CN110610730A - 灵敏放大器 - Google Patents

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Abstract

本发明公开了一种灵敏放大器，包括：位线调整单元，参考电流路径单元，输出单元；位线调整单元的第一端连接存储单元的位线节点，第二端连接到读出数据线节点，位线调整单元提供一开关使位线节点和数据线节点连接；输出单元读取数据线节点并输出读取信号；参考电流路径单元包括参考电流源以及电压产生单元，电压产生单元的输入端接电源电压并在输出端输出大于电源电压的第一电压并作为参考电流源的工作电压，参考电流源的输出端输出参考电流到数据线节点；在放大阶段中，数据线节点的数据电压最大值提高到第一电压，使数据电压的工作窗口增加。本发明能提高读取窗口。

Description

灵敏放大器
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种灵敏放大器(SenseAmplifier，SA)。
背景技术
如图1所示，是现有灵敏放大器的电路图；现有灵敏放大器包括：
预充电单元101，由PMOS管PM101组成，栅极连接预充电信号PREB。
位线钳位单元102，由NMOS管NM101和反相器107组成。反相器107为由NMOS管NM102和PMOS管PM102连接形成的CMOS反相器。
存储阵列103，存储阵列103通常是由多个存储单元进行排列而成且通常是排列成多行和多列结构。存储单元则根据采用的存储管不同而相应变化，例如，存储单元能采用由SONOS管和选择管组成的结构，SONOS管的浮栅用于存储数据，SONOS管的栅极通常会连接第一字线(WLS)，选择管的栅极会连接第二字线(WL)，当需要对所述SONOS管的进行擦除或编程时，需要在第一字线上加电压，在读取过程中，会在第二字线上加电压，用以选定所读取的存储单元对应的行；SONOS管的漏区通常会连接到位线上。
为了读取对应列的位线，列多路选择器(CMUX)104，列多路选择器104选择所述存储阵列103中对应的位线和位线钳位单元102连接，图1中是采用位线钳位单元102的NMOS管NM101的源极和对应的位线连接。
现有灵敏放大器还包括参考电流源105，参考电流源105形成参考电流IREF表示。通常，参考电流源105能采用PMOS管组成，通过在PMOS管的栅极上加偏置电压实现对参考电流IREF的大小调节。
现有灵敏放大器还包括比较器106，图1中比较器106采用电压比较器，比较器106的第一输入端连接数据电压VE，第二输入端连接参考电压VREF，比较器106的输出端输出灵敏放大信号SOUT。
其中数据电压VE由位线钳位单元102和参考电流源105的连接节点处输出，通过比较参考电流IREF和对存储单元进行读取的读取电流进行比较得到数据电压VE。
现有灵敏放大器在对选取的存储单元进行读取(read)的工作过程包括预充电过程(Pre-charge)和放大过程。
预充电过程中：预充电信号PREB为低电平从而使PMOS管PM101导通，电源电压VDD通过PMOS管PM101和NMOS管NM101对选定的位线进行充电并使位线电压VB增加。当位线电压VB为低电压时，反相器107的输出端为高电平使NMOS管NM101导通，这会继续使位线电压VB增加，位线电压VB会从低电平一直上升直到箝位在反相器107的翻转点附近。
预充电结束后进入放大过程：数据电压VE对应的节点到地之间会通过NMOS管NM101、列多路选择器104和对应的存储单元形成下拉电流，数据电压VE对应的节点到电源电压VDD之间则是形成参考电流IREF，参考电流IREF和下拉电流会进行比较使数据电压VE改变，且数据电压VE的大小会根据存储单元所存储的信息不同而不同，当存储单元为擦除单元(Erase Cell,E Cell)时，存储单元会流过大电流，这样下拉电流大于参考电流IREF，从而使数据电压VE降低，当数据电压VE降低到低于参考电压VREF时，比较器106的输出信号SOUT会为0，即SOUT＝0，实现读0。
当存储单元为编程单元(Program Cell,P Cell)时，存储单元没有电流，这样参考电流IREF会使数据电压VE向电源电压VDD升高，当数据电压VE升高到高于参考电压VREF时，比较器106的输出信号SOUT会为1，即Dout＝1，实现读1。
随着半导体制造工艺节点的等比例缩小，电源电压VDD也会降低。通常，在读0时，数据电压VE会逐渐降低到低电平；在读1时，数据电压VE会保持为电源电压VDD。而增加读取窗口需要增加电源电压VDD和参考电压VREF之间的第一电压差以及参考电压VREF和读0时数据电压VE放低到的低电平之间的第一电压差，由于电源电压VDD降低，这会使得读取窗口将会缩小。
发明内容
本发明是提供一种灵敏放大器，能提高读取窗口。
本发明提供的灵敏放大器包括：位线调整单元，参考电流路径单元，输出单元。
所述位线调整单元的第一端连接存储单元的位线节点，所述位线调整单元的第二端连接到读出数据线节点，所述位线调整单元提供一开关使所述位线节点和所述数据线节点连接。
所述输出单元读取所述数据线节点并输出读取信号。
所述参考电流路径单元包括参考电流源以及电压产生单元，所述电压产生单元的输入端接电源电压，所述电压产生单元的输出端输出第一电压，所述第一电压大于所述电源电压，所述第一电压作为所述参考电流源的工作电压，所述参考电流源的输出端连接到所述数据线节点且所述参考电流源输出参考电流到所述数据线节点，所述参考电流用于放大阶段和所述存储单元的位线电流相比较；在放大阶段中，所述数据线节点的数据电压最大值提高到所述第一电压，使所述数据电压的工作窗口增加。
进一步的改进是，所述灵敏放大器还包括预充电单元，所述预充电单元连接在电源电压和所述位线调整单元的第二端之间，所述预充电单元用于在预充电阶段对所述位线节点进行预充电。
进一步的改进是，所述位线调整单元包括第一NMOS管，所述第一NMOS管的源极作为所述位线调整单元的第一端，所述第一NMOS管的漏极作为所述位线调整单元的第二端。
所述第一NMOS管的栅极连接钳位控制电压，所述钳位控制电压使所述位线节点的位线电压钳位。
进一步的改进是，所述位线调整单元还包括反相器电路模块，所述反相器电路模块的输入端连接所述位线节点，所述反相器电路模块的输出端信号作为所述钳位控制电压并连接到所述第一NMOS管的栅极。
进一步的改进是，所述反相器电路模块包括第一PMOS管和第二NMOS管，所述第二NMOS管的栅极连接所述第一NMOS管的源极，所述第二NMOS管的源极接地；所述第一PMOS管的源极连接电源电压，所述第一PMOS管的栅极接地。
所述第一PMOS管的漏极和所述第二NMOS管的漏极相连接且在所述第一PMOS管的漏极输出所述钳位控制电压。
进一步的改进是，所述反相器电路模块还包括第二PMOS管，所述第二PMOS管连接在所述第一PMOS管的漏极和所述第二NMOS管的漏极之前，且所述第二PMOS管的源极连接所述第一PMOS管的漏极，所述第二PMOS管的漏极连接所述第二NMOS管的漏极，所述第二PMOS管的栅极接地。
进一步的改进是，所述输出单元由第一比较器组成，所述第一比较器的第一输入端连接所述数据线节点，所述第一比较器的第二输入端连接第一参考电压，所述第一比较器的输出端输出读取信号。
进一步的改进是，所述预充电单元包括第三PMOS管，所述第三PMOS管的源极连接电源电压，所述第三PMOS管的漏极连接到所述位线调整单元的第二端，所述第三PMOS管的栅极连接预充电控制信号。
进一步的改进是，所述第一NMOS管为native NMOS管，native NMOS管为阈值电压接近0V的NMOS管。
进一步的改进是，所述参考电流路径单元中还包括第三NMOS管，所述第三NMOS管的漏极连接所述数据线节点，所述第三NMOS管的源极连接所述位线调整单元的第二端，所述第三NMOS管的栅极连接电源电压。
进一步的改进是，所述第三NMOS管为native NMOS管。
进一步的改进是，所述电压产生单元包括：由MOS晶体管组成的驱动管，分压电路，运算放大器。
所述驱动管的输入端连接电源电压，所述驱动管的输出端输出所述第一电压；所述驱动管的栅极连接所述运算放大器的输出端。
所述分压电路连接在所述第一电压和地之间，所述分压电路输出所述第一电压的分压作为反馈电压，所述反馈电压输入到所述运算放大器的第一输入端，所述运算放大器的第二输入端连接第二参考电压。
进一步的改进是，所述驱动管为PMOS管，所述驱动管的源极作为输入端，漏极作为输出端。
进一步的改进是，所述分压电路由2个以上的电阻串联形成的电阻串，所述分压从所述电阻串中的相邻电阻的连接处输出。
进一步的改进是，所述电压产生单元还包括带隙基准电路，由所述带隙基准电路输出所述第二参考电压。
本发明在灵敏放大器的参考电流路径单元中设置了电压产生单元，通过电压产生电路输出的大于电源电压的第一参考电压作为参考电流源的工作电压，从而能在放大阶段中使数据线节点的数据电压最大值提高到第一电压，所以本发明能提高数据电压的工作窗口，并从而能提高读取窗口。
本发明还能对位线调整单元进行设置，在位线调整单元设置反相器电路模块，将反相器电路模块中的第一PMOS管接地，能提高反相器电路模块的翻转电压从而能提高位线节点的钳位电压；进一步在反相器电路模块中设置连接在第一PMOS管的漏极和第二NMOS管的漏极之间的第二PMOS管，能进一步提高反相器电路模块的翻转电压从而能进一步提高位线节点的钳位电压，钳位电压的增加能增加存储单元的位线电流，从而能提高读取窗口。
所以本发明能在电源电压不断降低时提高提高读取窗口。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有灵敏放大器的电路图；
图2是本发明实施例灵敏放大器的电路图；
图3是本发明实施例中电压产生单元的电路图。
具体实施方式
如图2所示，是本发明实施例灵敏放大器的电路图；本发明实施例灵敏放大器包括：预充电单元1，位线调整单元2，参考电流IREF路径单元5，输出单元7。
所述预充电单元1连接在电源电压VDD和位线调整单元2的第二端之间，所述预充电单元1用于在预充电阶段对位线节点进行预充电。本发明实施例中，所述预充电单元1包括第三PMOS管PM3，所述第三PMOS管PM3的源极连接电源电压VDD，所述第三PMOS管PM3的漏极连接到所述位线调整单元2的第二端，所述第三PMOS管PM3的栅极连接预充电控制信号PREB。
所述位线节点对应于图2中的位线电压VB对应的节点，所述位线节点位于存储阵列3中，所述存储阵列3通常是由多个存储单元进行排列而成且通常是排列成多行和多列结构。存储单元则根据采用的存储管不同而相应变化，例如，存储单元能采用由SONOS管和选择管组成的结构，SONOS管的浮栅用于存储数据，SONOS管的栅极通常会连接第一字线(WLS)，选择管的栅极会连接第二字线(WL)，当需要对所述SONOS管的进行擦除或编程时，需要在第一字线上加电压，在读取过程中，会在第二字线上加电压，用以选定所读取的存储单元对应的行；SONOS管的漏区通常会连接到位线即对应的所述位线节点上。
为了读取对应列的位线，列多路选择器(CMUX)4，列多路选择器4选择所述存储阵列3中对应的位线。
所述位线调整单元2的第一端连接存储单元的位线节点，图2中所述位线调整单元2的第一端通过所述列多路选择器4连接存储单元的位线节点。所述位线调整单元2的第二端连接到读出数据线节点，所述数据线节点对应于数据电压VE对应的节点。所述位线调整单元2提供一开关使所述位线节点和所述数据线节点连接。
本发明实施例中，所述位线调整单元2包括第一NMOS管NM1，所述第一NMOS管NM1的源极作为所述位线调整单元2的第一端，所述第一NMOS管NM1的漏极作为所述位线调整单元2的第二端。
所述第一NMOS管NM1的栅极连接钳位控制电压VCLAMP，所述钳位控制电压VCLAMP使所述位线节点的位线电压VB钳位。
较佳选择为，所述第一NMOS管NM1为native NMOS管。
所述位线调整单元2还包括反相器电路模块8，所述反相器电路模块8的输入端连接所述位线节点，所述反相器电路模块8的输出端信号作为所述钳位控制电压VCLAMP并连接到所述第一NMOS管NM1的栅极。
所述反相器电路模块8包括第一PMOS管PM1和第二NMOS管NM2，所述第二NMOS管NM2的栅极连接所述第一NMOS管NM1的源极，所述第二NMOS管NM2的源极接地VSS；所述第一PMOS管PM1的源极连接电源电压VDD，所述第一PMOS管PM1的栅极接地VSS。所述第一PMOS管PM1的栅极接地VSS能提高所述反相器电路模块8的翻转电压，从而能提高所述位线节点的钳位电压。
所述第一PMOS管PM1的漏极和所述第二NMOS管NM2的漏极相连接且在所述第一PMOS管PM1的漏极输出所述钳位控制电压VCLAMP。
更优选择为，所述反相器电路模块8还包括第二PMOS管PM2，所述第二PMOS管PM2连接在所述第一PMOS管PM1的漏极和所述第二NMOS管NM2的漏极之前，且所述第二PMOS管PM2的源极连接所述第一PMOS管PM1的漏极，所述第二PMOS管PM2的漏极连接所述第二NMOS管NM2的漏极，所述第二PMOS管PM2的栅极接地VSS。串联在所述第二NMOS管NM2的漏极到所述钳位控制电压VCLAMP之间的所述第二PMOS管PM2进一步增加了所述钳位控制电压VCLAMP到地VSS的下拉难度，从而会进一步提高所述位线节点的钳位电压，所述位线节点的钳位电压的增加能增加存储单元的电流，从而能提高存储单元的读窗口。
所述输出单元7读取所述数据线节点并输出读取信号SOUT。
本发明实施例中，所述输出单元7由第一比较器7组成，所述第一比较器7为电压比较器，所述第一比较器7的第一输入端连接所述数据线节点，所述第一比较器7的第二输入端连接第一参考电压VREF1，所述第一比较器7的输出端输出读取信号SOUT。
所述参考电流IREF路径单元5包括参考电流源6以及电压产生单元9，所述电压产生单元9的输入端接电源电压VDD，所述电压产生单元9的输出端输出第一电压VDDSA，，所述第一电压VDDSA大于所述电源电压VDD，所述第一电压VDDSA作为所述参考电流源6的工作电压，所述参考电流源6的输出端连接到所述数据线节点且所述参考电流源6输出参考电流IREF到所述数据线节点，所述参考电流IREF用于放大阶段和所述存储单元的位线电流相比较；在放大阶段中，所述数据线节点的数据电压VE最大值提高到所述第一电压VDDSA，使所述数据电压VE的工作窗口增加，最后能提高读取窗口。
本发明实施例中，所述参考电流IREF路径单元5中还包括第三NMOS管NM3，较佳为，所述第三NMOS管NM3为native NMOS管。所述第三NMOS管NM3的漏极连接所述数据线节点，所述第三NMOS管NM3的源极连接所述位线调整单元2的第二端，所述第三NMOS管NM3的栅极连接电源电压VDD。所述第三NMOS管NM3在电路中起隔离作用。
如图3所示，是本发明实施例中电压产生单元9的电路图；所述电压产生单元9包括：由MOS晶体管组成的驱动管201，分压电路202，运算放大器203。
所述驱动管201的输入端连接电源电压VDD，所述驱动管201的输出端输出所述第一电压VDDSA；所述驱动管201的栅极连接所述运算放大器203的输出端。
所述分压电路202连接在所述第一电压VDDSA和地VSS之间，所述分压电路202输出所述第一电压VDDSA的分压作为反馈电压VFB，所述反馈电压VFB输入到所述运算放大器203的第一输入端，所述运算放大器203的第二输入端连接第二参考电压VREF2。
更优选择为，所述驱动管201为PMOS管，所述驱动管201的源极作为输入端，漏极作为输出端。
所述分压电路202由2个以上的电阻串联形成的电阻串，所述分压从所述电阻串中的相邻电阻的连接处输出。图3中的电阻串由电阻R1和R2串联而成，所述分压即所述反馈电压VFB由电阻R1和R2的连接处输出。
所述电压产生单元9还包括带隙基准电路204，由所述带隙基准电路204输出所述第二参考电压VREF2。
本发明实施例在灵敏放大器的参考电流IREF路径单元5中设置了电压产生单元9，通过电压产生电路输出的大于电源电压VDD的第一参考电压VREF1作为参考电流源6的工作电压，从而能在放大阶段中使数据线节点的数据电压VE最大值提高到第一电压VDDSA，所以本发明实施例能提高数据电压VE的工作窗口，并从而能提高读取窗口。
本发明实施例还能对位线调整单元2进行设置，在位线调整单元2设置反相器电路模块8，将反相器电路模块8中的第一PMOS管PM1接地VSS，能提高反相器电路模块8的翻转电压从而能提高位线节点的钳位电压；进一步在反相器电路模块8中设置连接在第一PMOS管PM1的漏极和第二NMOS管NM2的漏极之间的第二PMOS管PM2，能进一步提高反相器电路模块8的翻转电压从而能进一步提高位线节点的钳位电压，钳位电压的增加能增加存储单元的位线电流，从而能提高读取窗口。
所以本发明实施例能在电源电压VDD不断降低时提高提高读取窗口。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种灵敏放大器，其特征在于，包括：位线调整单元，参考电流路径单元，输出单元；
所述位线调整单元的第一端连接存储单元的位线节点，所述位线调整单元的第二端连接到读出数据线节点，所述位线调整单元提供一开关使所述位线节点和所述数据线节点连接；
所述输出单元读取所述数据线节点并输出读取信号；
所述参考电流路径单元包括参考电流源以及电压产生单元，所述电压产生单元的输入端接电源电压，所述电压产生单元的输出端输出第一电压，所述第一电压大于所述电源电压，所述第一电压作为所述参考电流源的工作电压，所述参考电流源的输出端连接到所述数据线节点且所述参考电流源输出参考电流到所述数据线节点，所述参考电流用于放大阶段和所述存储单元的位线电流相比较；在放大阶段中，所述数据线节点的数据电压最大值提高到所述第一电压，使所述数据电压的工作窗口增加。
2.如权利要求1所述的灵敏放大器，其特征在于：所述灵敏放大器还包括预充电单元，所述预充电单元连接在电源电压和所述位线调整单元的第二端之间，所述预充电单元用于在预充电阶段对所述位线节点进行预充电。
3.如权利要求2所述的灵敏放大器，其特征在于：所述位线调整单元包括第一NMOS管，所述第一NMOS管的源极作为所述位线调整单元的第一端，所述第一NMOS管的漏极作为所述位线调整单元的第二端；
所述第一NMOS管的栅极连接钳位控制电压，所述钳位控制电压使所述位线节点的位线电压钳位。
4.如权利要求3所述的灵敏放大器，其特征在于：所述位线调整单元还包括反相器电路模块，所述反相器电路模块的输入端连接所述位线节点，所述反相器电路模块的输出端信号作为所述钳位控制电压并连接到所述第一NMOS管的栅极。
5.如权利要求4所述的灵敏放大器，其特征在于：所述反相器电路模块包括第一PMOS管和第二NMOS管，所述第二NMOS管的栅极连接所述第一NMOS管的源极，所述第二NMOS管的源极接地；所述第一PMOS管的源极连接电源电压，所述第一PMOS管的栅极接地；
所述第一PMOS管的漏极和所述第二NMOS管的漏极相连接且在所述第一PMOS管的漏极输出所述钳位控制电压。
6.如权利要求5所述的灵敏放大器，其特征在于：所述反相器电路模块还包括第二PMOS管，所述第二PMOS管连接在所述第一PMOS管的漏极和所述第二NMOS管的漏极之前，且所述第二PMOS管的源极连接所述第一PMOS管的漏极，所述第二PMOS管的漏极连接所述第二NMOS管的漏极，所述第二PMOS管的栅极接地。
7.如权利要求1所述的灵敏放大器，其特征在于：所述输出单元由第一比较器组成，所述第一比较器的第一输入端连接所述数据线节点，所述第一比较器的第二输入端连接第一参考电压，所述第一比较器的输出端输出读取信号。
8.如权利要求2所述的灵敏放大器，其特征在于：所述预充电单元包括第三PMOS管，所述第三PMOS管的源极连接电源电压，所述第三PMOS管的漏极连接到所述位线调整单元的第二端，所述第三PMOS管的栅极连接预充电控制信号。
9.如权利要求3所述的灵敏放大器，其特征在于：所述第一NMOS管为native NMOS管。
10.如权利要求3所述的灵敏放大器，其特征在于：所述参考电流路径单元中还包括第三NMOS管，所述第三NMOS管的漏极连接所述数据线节点，所述第三NMOS管的源极连接所述位线调整单元的第二端，所述第三NMOS管的栅极连接电源电压。
11.如权利要求10所述的灵敏放大器，其特征在于：所述第三NMOS管为native NMOS管。
12.如权利要求10所述的灵敏放大器，其特征在于：所述电压产生单元包括：由MOS晶体管组成的驱动管，分压电路，运算放大器；
所述驱动管的输入端连接电源电压，所述驱动管的输出端输出所述第一电压；所述驱动管的栅极连接所述运算放大器的输出端；
所述分压电路连接在所述第一电压和地之间，所述分压电路输出所述第一电压的分压作为反馈电压，所述反馈电压输入到所述运算放大器的第一输入端，所述运算放大器的第二输入端连接第二参考电压。
13.如权利要求12所述的灵敏放大器，其特征在于：所述驱动管为PMOS管，所述驱动管的源极作为输入端，漏极作为输出端。
14.如权利要求12所述的灵敏放大器，其特征在于：所述分压电路由2个以上的电阻串联形成的电阻串，所述分压从所述电阻串中的相邻电阻的连接处输出。
15.如权利要求12所述的灵敏放大器，其特征在于：所述电压产生单元还包括带隙基准电路，由所述带隙基准电路输出所述第二参考电压。
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