CN110444548A - 像素结构 - Google Patents
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Abstract
一种像素结构，包括通道层、栅极绝缘层、第一栅极、第二栅极、介电层以及连接电极。通道层设置在基板之上，并具有第一区、第二区与第三区，其中第二区位在第一区与第三区之间，且第二区的导电性大于第一区及第三区的导电性。栅极绝缘层覆盖在通道层上。第一栅极及第二栅极设置在栅极绝缘层之上，并分别位在第一区及该第三区之上。介电层设置在栅极绝缘层之上。连接电极设置在介电层之上，并电性连接第一栅极及第二栅极，且连接电极于通道层的垂直投影与第一区、第二区及第三区至少部分重叠。
Description
技术领域
本发明是关于一种像素结构。
背景技术
于家用电器设备的各式电子产品之中，应用薄膜晶体管(thin film transistor；TFT)的液晶显示器已经被广泛地使用。薄膜晶体管式的液晶显示器主要是由薄膜晶体管阵列基板、彩色滤光层以及液晶层所构成，其中薄膜晶体管阵列基板包含多个设置以阵列排列的薄膜晶体管，以及与每一个薄膜晶体管对应配置的像素电极，以构成像素结构。此外，薄膜晶体管阵列基板上也会设置金属层，以做为数据线或扫描线使用。
于像素结构之中，若不透光的层体有遮蔽到光线，将会影响到开口率并致使开口率下降，而当开口率下降的时候，液晶显示器的影像显示品质将可能连带受到影响。因此，对于液晶显示器的像素结构的布局配置已是当前相关领域的研发课题之一。
发明内容
本发明的一实施方式提供一种像素结构，包括通道层、栅极绝缘层、第一栅极、第二栅极、介电层以及连接电极。通道层设置在基板之上，并具有第一区、第二区与第三区，其中第二区位在第一区与第三区之间，且第二区的导电性大于第一区及第三区的导电性。栅极绝缘层覆盖在通道层上。第一栅极及第二栅极设置在栅极绝缘层之上，并分别位在第一区及该第三区之上。介电层设置在栅极绝缘层之上。连接电极设置在介电层之上，并电性连接第一栅极及第二栅极，且连接电极于通道层的垂直投影与第一区、第二区及第三区至少部分重叠。
于部分实施方式中，第一区、第二区及第三区为沿着同一方向排列。
于部分实施方式中，第一区及第二区沿着第一方向排列，而第二区及第三区沿着第二方向排列，且第一方向与第二方向相异。
于部分实施方式中，像素结构更包含扫描线。扫描线沿着一方向延伸并连接第一栅极，其中第一区、第二区及第三区的排列方向平行此方向。
于部分实施方式中，像素结构更包含扫描线以及像素电极。扫描线沿着一方向延伸并连接第一栅极。像素电极设置在介电层之上，并连接至通道层，以与通道层形成交界面，其中第一区、第二区、第三区以及交界面的排列方向异于该方向，且第二栅极于通道层的垂直投影位在交界面与第一栅极于通道层的垂直投影之间。
于部分实施方式中，像素结构更包含扫描线以及像素电极。扫描线沿着一方向延伸并连接第二栅极。像素电极设置在介电层之上，并连接至通道层，以与通道层形成交界面，其中第一区、第二区、第三区以及交界面的排列方向异于该方向，且第二栅极于通道层的垂直投影位在交界面与第一栅极于通道层的垂直投影之间。
于部分实施方式中，通道层更具有第四区及第五区，第四区位在第三区与第五区之间，且第四区的导电性大于第五区的导电性。像素结构更包含第三栅极，其中第三栅极设置在栅极绝缘层之上，并位在第五区之上。连接电极更电性连接第三栅极，且连接电极于通道层的垂直投影与第三区、第四区及第五区至少部分重叠。
于部分实施方式中，像素结构更包含源极/漏极电极及平坦层。源极/漏极电极设置在介电层之上，并连接通道层，其中源极/漏极电极及连接电极包含相同的材料。平坦层，设置在介电层之上，并覆盖源极/漏极电极及连接电极。
于部分实施方式中，像素结构更包含平坦层及像素电极。平坦层设置在介电层之上，其中连接电极位在平坦层之上。像素电极设置在平坦层之上，并连接至通道层，其中像素电极及连接电极包含相同的材料。
于部分实施方式中，像素结构更包含导电垫。导电垫设置在介电层之上，并分别连接第一栅极以及第二栅极，其中连接电极位在介电层以及导电垫之上，并通过导电垫分别电性连接第一栅极以及第二栅极，且连接电极包含金属材料。
于部分实施方式中，连接电极包含连接部以及一对电极垫，连接部位在电极垫之间，且连接部的宽度小于电极垫的宽度。
于部分实施方式中，第一栅极及第二栅极于基板的垂直投影面积分别大于第一区及第三区于基板的垂直投影面积。
藉由上述配置，第一栅极及第二栅极可与通道层共同形成超过一个晶体管，而像素电极可通过所形成的晶体管来驱动。由于是利用超过一个晶体管来驱动像素电极，故可抑制漏电流产生。在连接电极于通道层的垂直投影会落在通道层的边界范围内的情况下，连接电极可在不影响开口率的情况下就达成将第一栅极电性连接至第二栅极，因此连接电极的配置位置不会排挤到像素电极的配置位置及面积，使得像素电极可以有更弹性的配置位置及面积，从而提升像素结构的开口率。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1A为依据本发明的第一实施方式示出像素结构的上视示意图。
图1B示出沿图1A的线段1B-1B’的剖面示意图。
图2为依据本发明的第二实施方式示出像素结构的剖面示意图。
图3为依据本发明的第三实施方式示出像素结构的剖面示意图。
图4为根据本发明的第四实施方式示出像素结构的上视示意图。
图5为根据本发明的第五实施方式示出像素结构的上视示意图。
图6为根据本发明的第六实施方式示出像素结构的上视示意图。
图7为根据本发明的第七实施方式示出像素结构的上视示意图。
图8A为依据本发明的第八实施方式示出像素结构的上视示意图。
图8B示出沿图8A的线段8B-8B’的剖面示意图。
图9为依据本发明的第九实施方式示出像素结构的上视示意图。
其中，附图标记：
100A、100B、100C、100D、100E、100F、100G、100H、100I 像素结构
102 基板
104 像素区域
110A、110B 扫描线
112A、112B 数据线
120 通道层
130 栅极绝缘层
132 第一栅极
134 第二栅极
136、152 介电层
138 源极/漏极电极
140 连接电极
140A 连接部
140B、140C 电极垫
142 平坦层
144 像素电极
150A、150B 导电垫
160 第三栅极
1B-1B’、8B-8B’ 线段
A1 第一区
A2 第二区
A3 第三区
A4 第四区
A5 第五区
A6 第六区
A7 第七区
D1 第一方向
D2 第二方向
I1 交界面
P+ 重掺杂区
P- 轻掺杂区
TH1 第一接触孔
TH2 第二接触孔
TH3 第三接触孔
TH4 第四接触孔
TH5 第五接触孔
TH6 第六接触孔
TH7 第七接触孔
TH8 第八接触孔
TH9 第九接触孔
W1、W2、W3、W4 宽度
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节为非必要的。此外，为简化图式起见，一些习知惯用的结构与元件在图式中将以简单示意的方式示出。在本文中，使用第一、第二与第三等等的词汇，为用于辨别不同元件、区域、层，而非用以限制本发明。
在附图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。在整个说明书中，相同的附图标记表示相同的元件。应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电连接。
本文使用的“约”或“近似”或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。
请看到图1A及图1B，图1A为依据本发明的第一实施方式示出像素结构100A的上视示意图，而图1B示出沿图1A的线段1B-1B’的剖面示意图。为了方便说明，图1A中示出了第一方向D1与第二方向D2，且第一方向D1与第二方向D2相异，例如第一方向D1与第二方向D2分别为图1A的横向方向与纵向方向，且其彼此呈正交关系。
像素结构100A可应用成为显示面板(未示出)，例如可与液晶层(未示出)及彩色滤光基板(未示出)结合成为显示面板。像素结构100A设置于基板102，其中基板102可以是透光基板，例如像是玻璃基板。像素结构100A包括扫描线110A及110B、数据线112A及112B、通道层120、栅极绝缘层130、第一栅极132、第二栅极134、介电层136、源极/漏极电极138、连接电极140、平坦层142以及像素电极144。
扫描线110A及110B沿第一方向D1延伸并沿第二方向D2配置，而数据线112A及112B则沿第二方向D2延伸并沿第一方向D1配置，且如此配置的扫描线110A及110B与数据线112A及112B会互相交错，以定义出像素区域104于其之间。
通道层120设置在基板102之上，且于俯视视角(如图1A所绘)中，通道层120会自数据线112A延伸至像素区域104内，并与扫描线110A交错。通道层120具有第一区A1、第二区A2、第三区A3、第四区A4及第五区A5(为了不使图1A过于复杂，此些区域的标号标记在图1B中)，其中第二区A2位在第一区A1与第三区A3之间，且第一区A1、第二区A2及第三区A3位在第四区A4与第五区A5之间。具体而言，通道层120的第四区A4会与数据线112A重叠，且第四区A4会自此重叠处沿着第一方向D1延伸，并转向再沿着第二方向D2延伸。第一区A1连接第四区A4并与扫描线110A重叠，且第一区A1、第二区A2、第三区A3及第五区A5为沿着第二方向D2依序排列，即通道层120的第一区A1、第二区A2及第三区A3及第五区A5的排列方向为沿着同一方向排列且异于扫描线110A及110B的延伸方向。
通道层120的材料可包含晶硅材料或非晶硅材料，像是单晶硅、微晶硅、多晶硅、金属氧化物或类似物，且通道层120可藉由进行扩散、离子注入、等离子处理或是其他合适制程，来改变其部分区域的导电性，以定义出导体区(可做为通道区使用)及半导体区。以图1B为例，第二区A2、第四区A4以及第五区A5可包括重掺杂区P+及轻掺杂区P-，且重掺杂区P+及轻掺杂区P-的掺杂浓度大于第一区A1及第三区A3的掺杂浓度，以使得第二区A2、第四区A4以及第五区A5的导电性大于第一区A1及第三区A3的导电性。此配置仅为示例，于其他实施方式中，也可省略轻掺杂区或是采其他掺杂分布配置。于此配置下，第一区A1及第三区A3可为半导体区并可做为通道区使用，而第二区A2、第四区A4以及第五区A5则可为导体区并可做为源极/漏极区使用。于其他实施方式中，第二区A2、第四区A4以及第五区A5也可以是带有N型掺杂物而形成重掺杂区N+及轻掺杂区N-，在此不再赘述。
栅极绝缘层130覆盖在通道层120上，其中栅极绝缘层130的材料可包含无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述的组合)。第一栅极132及第二栅极134设置在栅极绝缘层130之上，且第一栅极132及第二栅极134分别位在通道层120的第一区A1及第三区A3之上，亦即第一栅极132于通道层120的垂直投影会与第一区A1重叠，而第二栅极134于通道层120的垂直投影会与第三区A3重叠。
此外，第一栅极132及第二栅极134于基板102的垂直投影面积可分别大于第一区A1及第三区A3于基板102的垂直投影面积。举例来说，第二栅极134的宽度W1(即其在第一方向D1上的长度)会大于像素区域104内的通道层120的宽度W2(即其在第一方向D1上的长度)，以使第二栅极134适于做为通道层130于掺杂时的掩模。换言之，于对通道层120进行掺杂的时候，通道层120的第一区A1及第三区A3的边界位置可由第一栅极132及第二栅极134定义，也因此，于进行掺杂之后，如图1B所示，第一栅极132及第二栅极134的边界分别会与通道层120的第一区A1及第三区A3切齐。此外，可依据设计规则(design rule)来决定各层体的宽度，例如于部分实施方式中，通道层120的宽度W2可以是介于2μm至3μm之间，像是可为2.5μm。扫描线110A及110B、第一栅极132与第二栅极134可以是藉由同一金属层经图案化后形成，其中扫描线110A与第一栅极132为相互连接，或是也可将第一栅极132视作是扫描线110A的一部分。
介电层136设置在栅极绝缘层130之上，且与栅极绝缘层130共同具有第一接触孔TH1，其中第一接触孔TH1位在通道层120的第四区A4之上。介电层136的材料可以是有机材料或无机材料，像是环氧树脂、氧化硅(SiOx)、氮化硅(SiNx)、由氧化硅及氮化硅共同组成的复合层或是其他合适的介电材料。
源极/漏极电极138设置在介电层136之上。源极/漏极电极138与数据线112A为相互连接，或是也可将源极/漏极电极138视作是数据线112A的一部分，例如数据线112A在与通道层120的第四区A4重叠之处即可视为是源极/漏极电极138。源极/漏极电极138可通过第一接触孔TH1连接通道层120的第四区A4，并形成交界面。
连接电极140设置在介电层136之上，并与源极/漏极电极138彼此分离。介电层136可更具有第二接触孔TH2以及第三接触孔TH3，其分别位在第一栅极132及第二栅极134之上，以使连接电极140可通过第二接触孔TH2以及第三接触孔TH3分别连接第一栅极132及第二栅极134并形成交界面，从而电性连接第一栅极132及第二栅极134。由于连接电极140可电性连接第一栅极132及第二栅极134，故当藉由扫描线110A施加电压予第一栅极132的时候，所施予的电压可通过连接电极140传至第二栅极134，从而使通道层120的第一区A1及第三区A3呈现导通的状态。
于俯视视角(即如图1A所绘的视角)中，连接电极140会与通道层120重叠，并且落在通道层120的边界范围内。具体而言，连接电极140于通道层120的垂直投影会与通道层120的第一区A1、第二区A2及第三区A3至少部分重叠。对此，由于连接电极140于俯视视角为落在通道层120的边界范围内，故可在不影响像素结构100A的开口率的情况下，即达成电性连接第一栅极132与第二栅极134。
此外，数据线112A及112B、源极/漏极电极138与连接电极140可以是藉由图案化同一金属层形成，因此像素结构100A的制程不会因有形成连接电极140的需求而致使制程过于复杂。在数据线112A及112B、源极/漏极电极138与连接电极140是藉由同一金属层形成的情况下，数据线112A及112B、源极/漏极电极138与连接电极140可包含相同的材料，例如金属材料，像是铜、钼、钨或其他合适的金属。
平坦层142设置在介电层136之上，并覆盖源极/漏极电极138及连接电极140，且平坦层142的材料可以是有机材料或无机材料，像是环氧树脂、氧化硅(SiOx)、氮化硅(SiNx)、由氧化硅及氮化硅共同组成的复合层或是其他合适的介电材料。栅极绝缘层130、介电层136以及平坦层142可共同具有第四接触孔TH4，且第四接触孔TH4位在通道层120的第五区A5之上。
像素电极144设置在介电层136及平坦层142之上，并位在像素区域104内。像素电极144的材料可包含透明导电材料，像是氧化铟锡、氧化铟锌、氧化锌、氧化铟镓锌或其它合适的材料。像素电极144可通过第四接触孔TH4连接至通道层120的第五区A5，并与通道层120形成交界面I1，且第二栅极134于通道层120的垂直投影位在交界面I1与第一栅极132于通道层120的垂直投影之间。
藉由上述配置，通道层120可与第一栅极132及第二栅极134共同形成两个晶体管，而由于第二栅极134于通道层120的垂直投影位在交界面I1与第一栅极132于通道层120的垂直投影之间，故此两个晶体管与像素电极144会是串联关系，通过使用两个晶体管与像素电极144串联，可抑制漏电流产生。当扫描线110A提供电压予与其连接的第一栅极132的时候，可通过连接电极140将电压也提供予第二栅极134，以驱动由通道层120所形成的晶体管，从而可使像素电极144耦合出电场。
由于连接电极140可在不影响开口率的情况下就达成将第一栅极132电性连接至第二栅极134，故连接电极140的配置位置不会干涉到像素电极144的配置面积。更进一步来说，若将第一栅极132电性连接至第二栅极134是要利用会降低开口率的层体才可达成，则此层体将会排挤到像素电极144的配置面积。也就是说，相对于利用会降低开口率的层体，上述配置可提升像素电极144的配置面积，从而提升利用像素结构100A的显示面板的影像显示品质。虽图1B未在像素电极144之上绘出其他结构，然而在其他实施方式中，尚可于像素电极144之上配置显示介质层(例如液晶层)、滤光层、遮光层或其他层体。
请参照图2，图2为依据本发明的第二实施方式示出像素结构100B的剖面示意图。图2所绘的剖面位置为沿着通道层120，即雷同图1B的剖面位置。本实施方式与第一实施方式的至少一个差异点在于，本实施方式的连接电极140可位在平坦层142之上。具体来说，连接电极140及像素电极144为设置在平坦层142之上并彼此分离。介电层136以及平坦层142可共同具有第五接触孔TH5及第六接触孔TH6，且第五接触孔TH5及第六接触孔TH6分别位在第一栅极132及第二栅极134之上。连接电极140可通过第五接触孔TH5及第六接触孔TH6分别连接第一栅极132及第二栅极134并形成交界面。
连接电极140与像素电极144可以是通过图案化同一层体形成，且因此其会包含相同的材料。举例来说，连接电极140与像素电极144可包含相同的透明导电材料，并具有相同的厚度(位在平坦层142之上的厚度)。而由于连接电极140与像素电极144可以是通过图案化同一层体形成，故像素结构100B的制程不会因有形成连接电极140的需求而致使制程过于复杂。
请参照图3，图3为依据本发明的第三实施方式示出像素结构100C的剖面示意图。图3所绘的剖面位置为沿着通道层120，即雷同图1B的剖面位置。本实施方式与第一实施方式的至少一个差异点在于，像素结构100C更包含导电垫150A及150B以及介电层152，其中介电层152位在介电层136与平坦层142之间，而导电垫150A及150B与源极/漏极电极138共同位在介电层136之上，并共同由介电层152覆盖。此外，导电垫150A及150B与源极/漏极电极138可以是藉由图案化同一金属层形成，且因此其会包含相同的材料并具有相同的厚度(位在介电层136之上的厚度)。导电垫150A及150B可通过第二接触孔TH2以及第三接触孔TH3分别连接第一栅极132及第二栅极134并形成交界面，从而电性连接第一栅极132及第二栅极134。
介电层152可具有第七接触孔TH7及第八接触孔TH8，且第七接触孔TH7及第八接触孔TH8分别位在导电垫150A及150B之上，并也分别位在第一栅极132及第二栅极134之上。连接电极140位在介电层152以及导电垫150A及150B之上，并通过第七接触孔TH7及第八接触孔TH8分别连接导电垫150A及150B，以通过导电垫150A及150B分别电性连接第一栅极132以及第二栅极134。连接电极140可包含金属材料，像是铜、钼、钨或其他合适的金属。连接电极140可以是通过图案化金属层形成，而对于经图案化后所剩余的金属层而言，一部分剩余的金属层会是连接电极140，而另一部分剩余的金属层则可以是线路层，此线路层例如可以是用来连接触控电极(未示出)的线路层或是用来连接其他层体的线路层。也就是说，连接电极140可以是与其他使用于像素结构100C的线路层共同形成，因此像素结构100C的制程同样不会因有形成连接电极140的需求而致使制程过于复杂。
请参照图4，图4为根据本发明的第四实施方式示出像素结构100D的上视示意图。本实施方式与第一实施方式的至少一个差异点在于，本实施方式的通道层120的第一区A1及第二区A2是沿着第一方向D1排列，而通道层120的第二区A2及第三区A3则是沿着第二方向D2排列。也就是说，本实施方式的通道层120会在第二区A2处呈现弯折外观。同样地，连接电极140会与通道层120重叠，并且落在通道层120的边界范围内，且连接电极140于通道层120的垂直投影与第一区A1、第二区A2及第三区A3至少部分重叠。而由于通道层120会在第二区A2处呈现弯折外观，故连接电极140也会在对应通道层120的在第二区A2处，呈现弯折外观。换言之，可对应通道层120的图案形状调整连接电极140的图案，使得即使布局配置有发生变动，连接电极140仍不会因变动而导致影响到开口率。
请参照图5，图5为根据本发明的第五实施方式示出像素结构100E的上视示意图。本实施方式与第一实施方式的至少一个差异点在于，本实施方式的通道层120的第一区A1、第二区A2及第三区A3的排列方向为平行扫描线110A及110B的延伸方向。具体来说，扫描线110A及110B为沿着第一方向D1延伸，而通道层120的第一区A1、第二区A2及第三区A3也沿着第一方向D1排列。同样地，连接电极140会与通道层120重叠，并且落在通道层120的边界范围内，且连接电极140于通道层130的垂直投影与第一区A1、第二区A2及第三区A3至少部分重叠。而由于通道层120的第一区A1、第二区A2及第三区A3沿着第一方向D1排列，故连接电极140也会对应地沿着第一方向D1延伸并与扫描线110A及110B平行。换言之，即使布局配置有变动，连接电极140仍不会因变动而影响到开口率。
请参照图6，图6为根据本发明的第六实施方式示出像素结构100F的上视示意图。本实施方式与第一实施方式的至少一个差异点在于，扫描线110A与第二栅极(未标记元件符号；其为对应通道层120的第三区A3，并与连接电极140重叠)为相互连接，或是也可将第二栅极视作是扫描线110A的一部分。此外，同样地，连接电极140会与通道层120重叠，并且落在通道层120的边界范围内，且连接电极140于通道层120的垂直投影与第一区A1、第二区A2及第三区A3至少部分重叠。换言之，即使布局配置有变动，连接电极140仍不会因变动而影响到开口率。
请参照图7，图7为根据本发明的第七实施方式示出像素结构100G的上视示意图。本实施方式与第一实施方式的至少一个差异点在于，本实施方式的连接电极140的中间部位的宽度可小于两端部位的宽度。具体来说，连接电极140包含连接部140A以及一对电极垫140B及140C，其中连接部140A位在电极垫140B与140C之间。连接电极140的连接部140A于通道层120的垂直投影会与通道层120的第二区A2部分重叠，而连接电极140的电极垫140B及140C于通道层120的垂直投影会分别与通道层120的第一区A1及第三区A3部分重叠。连接部140A的宽度W3小于电极垫140B及140C的宽度W4，进一步来说，连接部140A在第一方向D1上的长度会小于电极垫140B及140C在第一方向D1上的长度。本实施方式中，可依据像素结构100G的尺寸或是解析度来对应调整连接电极140的形状。进一步来说，在设计规则允许的情况下，可将连接电极140的形状设计为如图7所绘的样子，从而降低因由连接电极140耦合的寄生电容。
请参照图8A及图8B，图8A为根据本发明的第八实施方式示出像素结构100H的上视示意图，而图8B示出沿图8A的线段8B-8B’的剖面示意图。本实施方式与第一实施方式的至少一个差异点在于，本实施方式的通道层120可形成超过两个的晶体管。具体来说，通道层120更具有第六区A6及第七区A7，其中第三区A3、第六区A6、第七区A7及第五区A5为沿着第二方向D2依序排列，即第六区A6及第七区A7会位在第三区A3与第五区A5之间，而第六区A6会位在第三区A3与第七区A7之间。第六区A6的导电性可大于第七区A7的导电性，其中第六区A6及第七区A7的导电性差异可以是藉由进行扩散、离子注入、等离子处理或是其他合适制程来达成。
像素结构100H更包含第三栅极160，其中第三栅极160设置在栅极绝缘层130之上且由介电层136覆盖，并位在第七区A7之上。通道层120可与第一栅极132、第二栅极134及第三栅极160共同形成三个晶体管，以进一步防止漏电流的产生。介电层136可更具有第九接触孔TH9，且第九接触孔TH9位在第七区A7之上。连接电极140可自第一区A1的上方，经第二区A2、第三区A3、第六区A6，延伸至第七区A7的上方，且连接电极140于通道层120的垂直投影与第二区A2、第三区A3、第六区A6及第七区A7至少部分重叠。延伸至第七区A7的连接电极140可通过第九接触孔TH9连接至第三栅极160并形成交界面，以电性连接第三栅极160。像素电极144仍是通过第四接触孔TH4连接至通道层120的第五区A5，并与通道层120形成交界面I1，其中第二栅极134及第三栅极160于通道层120的垂直投影会位在此交界面I1与第一栅极132于通道层120的垂直投影之间。
藉由此配置，当扫描线110A提供电压予与其连接的第二栅极134的时候，可通过连接电极140将电压也提供予第一栅极132及第三栅极160，以驱动由通道层120所形成的晶体管，从而可使像素电极144耦合出电场。而在将通道层120设计为可形成超过两个晶体管的情况下，在俯视视角中，连接电极140仍是与通道层120重叠并落在通道层120的边界范围内，因此，连接电极140仍不会因布局配置有变动而影响到开口率。
请参照图9，图9为根据本发明的第九实施方式示出像素结构100I的上视示意图。本实施方式与第八实施方式的至少一个差异点在于，本实施方式的扫描线110A为与第一栅极(未标记元件符号；其为对应通道层120的第一区A1，并与连接电极140重叠)为相互连接，或是也可将第一栅极视作是扫描线110A的一部分。而同样地，连接电极140会与通道层120重叠，并且落在通道层120的边界范围内。因此，即使像素结构100I的布局配置有变动，连接电极140仍不会因布局配置有变动而影响到开口率。
综上所述，本发明的像素结构，包括通道层、第一栅极、第二栅极、连接电极以及像素电极。第一栅极及第二栅极设置在通道层之上，并与通道层共同形成超过一个晶体管。像素电极电性连接通道层，并可通过通道层、第一栅极及第二栅极所形成的晶体管驱动。由于是利用超过一个晶体管来驱动像素电极，故可抑制漏电流产生。连接电极设置在通道层之上，并电性连接第一栅极及第二栅极，且连接电极于通道层的垂直投影会落在通道层的边界范围内，使得连接电极可在不影响开口率的情况下就达成将第一栅极电性连接至第二栅极，因此连接电极的配置位置不会排挤到像素电极的配置位置及面积。除此之外，在连接电极于通道层的垂直投影是落在通道层的边界范围内的情况下，即使当像素结构的布局配置发生变动，连接电极可对应变动调整其图案形状，而使得连接电极不会因变动而影响到开口率。因此，如此配置的连接电极可适于多种不同的像素结构布局，并且提升不同布局的开口率。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (12)
1.一种像素结构，其特征在于，包括：
一通道层，设置在一基板之上，并具有一第一区、一第二区与一第三区，其中该第二区位在该第一区与该第三区之间，且该第二区的导电性大于该第一区及该第三区的导电性；
一栅极绝缘层，覆盖在该通道层上；
一第一栅极及一第二栅极，设置在该栅极绝缘层之上，并分别位在该第一区及该第三区之上；
一介电层，设置在该栅极绝缘层之上；以及
一连接电极，设置在该介电层之上，并电性连接该第一栅极及一第二栅极，且该连接电极于该通道层的垂直投影与该第一区、该第二区及该第三区至少部分重叠。
2.如权利要求1所述的像素结构，其特征在于，其中该第一区、该第二区及该第三区为沿着同一方向排列。
3.如权利要求1所述的像素结构，其特征在于，其中该第一区及该第二区沿着一第一方向排列，而该第二区及该第三区沿着一第二方向排列，且该第一方向与该第二方向相异。
4.如权利要求1所述的像素结构，其特征在于，更包含：
一扫描线，沿着一方向延伸并连接该第一栅极，其中该第一区、该第二区及该第三区的排列方向平行该方向。
5.如权利要求1所述的像素结构，其特征在于，更包含：
一扫描线，沿着一方向延伸并连接该第一栅极；以及
一像素电极，设置在该介电层之上，并连接至该通道层，以与该通道层形成一交界面，其中该第一区、该第二区、该第三区以及该交界面的排列方向异于该方向，且该第二栅极于该通道层的垂直投影位在该交界面与该第一栅极于该通道层的垂直投影之间。
6.如权利要求1所述的像素结构，其特征在于，更包含：
一扫描线，沿着一方向延伸并连接该第二栅极；以及
一像素电极，设置在该介电层之上，并连接至该通道层，以与该通道层形成一交界面，其中该第一区、该第二区、该第三区以及该交界面的排列方向异于该方向，且该第二栅极于该通道层的垂直投影位在该交界面与该第一栅极于该通道层的垂直投影之间。
7.如权利要求1所述的像素结构，其特征在于，其中该通道层更具有一第四区及一第五区，该第四区位在该第三区与该第五区之间，且该第四区的导电性大于该第五区的导电性，其中该像素结构更包含：
一第三栅极，设置在该栅极绝缘层之上，并位在该第五区之上，其中该连接电极更电性连接该第三栅极，且该连接电极于该通道层的垂直投影与该第三区、该第四区及该第五区至少部分重叠。
8.如权利要求1至7所述的像素结构，其特征在于，更包含：
一源极/漏极电极，设置在该介电层之上，并连接该通道层，其中该源极/漏极电极及该连接电极包含相同的材料；以及
一平坦层，设置在该介电层之上，并覆盖该源极/漏极电极及该连接电极。
9.如权利要求1至7所述的像素结构，其特征在于，更包含：
一平坦层，设置在该介电层之上，其中该连接电极位在该平坦层之上；以及
一像素电极，设置在该平坦层之上，并连接至该通道层，其中该像素电极及该连接电极包含相同的材料。
10.如权利要求1至7所述的像素结构，其特征在于，更包含：
多个导电垫，设置在该介电层之上，并分别连接该第一栅极以及该第二栅极，其中该连接电极位在该介电层以及该些导电垫之上，并通过该些导电垫分别电性连接该第一栅极以及该第二栅极，且该连接电极包含金属材料。
11.如权利要求1所述的像素结构，其特征在于，其中该连接电极包含一连接部以及一对电极垫，该连接部位在该对电极垫之间，且该连接部的宽度小于该对电极垫的宽度。
12.如权利要求1所述的像素结构，其特征在于，其中该第一栅极及该第二栅极于该基板的垂直投影面积分别大于该第一区及该第三区于该基板的垂直投影面积。
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