TWI691757B - 畫素結構 - Google Patents
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Abstract
一種畫素結構，包括通道層、閘極絕緣層、第一閘極、第二閘極、介電層以及連接電極。通道層設置在基板之上，並具有第一區、第二區與第三區，其中第二區位在第一區與第三區之間，且第二區的導電性大於第一區及第三區的導電性。閘極絕緣層覆蓋在通道層上。第一閘極及第二閘極設置在閘極絕緣層之上，並分別位在第一區及該第三區之上。介電層設置在閘極絕緣層之上。連接電極設置在介電層之上，並電性連接第一閘極及第二閘極，且連接電極於通道層的垂直投影係與第一區、第二區及第三區至少部分重疊。
Description
本揭露內容是關於一種畫素結構。
於家用電器設備的各式電子產品之中，應用薄膜電晶體(thin film transistor；TFT)的液晶顯示器已經被廣泛地使用。薄膜電晶體式的液晶顯示器主要是由薄膜電晶體陣列基板、彩色濾光層以及液晶層所構成，其中薄膜電晶體陣列基板包含多個設置以陣列排列的薄膜電晶體，以及與每一個薄膜電晶體對應配置的畫素電極，以構成畫素結構。此外，薄膜電晶體陣列基板上也會設置金屬層，以做為資料線或掃描線使用。
於畫素結構之中，若不透光的層體有遮蔽到光線，將會影響到開口率並致使開口率下降，而當開口率下降的時候，液晶顯示器的影像顯示品質將可能連帶受到影響。因此，對於液晶顯示器的畫素結構的布局配置已是當前相關領域的研發課題之一。
本發明之一實施方式提供一種畫素結構，包括通
道層、閘極絕緣層、第一閘極、第二閘極、介電層以及連接電極。通道層設置在基板之上，並具有第一區、第二區與第三區，其中第二區位在第一區與第三區之間，且第二區的導電性大於第一區及第三區的導電性。閘極絕緣層覆蓋在通道層上。第一閘極及第二閘極設置在閘極絕緣層之上，並分別位在第一區及該第三區之上。介電層設置在閘極絕緣層之上。連接電極設置在介電層之上，並電性連接第一閘極及第二閘極，且連接電極於通道層的垂直投影係與第一區、第二區及第三區至少部分重疊。
於部分實施方式中，第一區、第二區及第三區為沿著同一方向排列。
於部分實施方式中，第一區及第二區沿著第一方向排列，而第二區及第三區沿著第二方向排列，且第一方向與第二方向相異。
於部分實施方式中，畫素結構更包含掃描線。掃描線沿著一方向延伸並連接第一閘極，其中第一區、第二區及第三區的排列方向平行此方向。
於部分實施方式中，畫素結構更包含掃描線以及畫素電極。掃描線沿著一方向延伸並連接第一閘極。畫素電極設置在介電層之上，並連接至通道層，以與通道層形成交界面，其中第一區、第二區、第三區以及交界面的排列方向異於該方向，且第二閘極於通道層的垂直投影係位在交界面與第一閘極於通道層的垂直投影之間。
於部分實施方式中，畫素結構更包含掃描線以及
畫素電極。掃描線沿著一方向延伸並連接第二閘極。畫素電極設置在介電層之上，並連接至通道層，以與通道層形成交界面，其中第一區、第二區、第三區以及交界面的排列方向異於該方向，且第二閘極於通道層的垂直投影係位在交界面與第一閘極於通道層的垂直投影之間。
於部分實施方式中，通道層更具有第四區及第五區，第四區位在第三區與第五區之間，且第四區的導電性大於第五區的導電性。畫素結構更包含第三閘極，其中第三閘極設置在閘極絕緣層之上，並位在第五區之上。連接電極更電性連接第三閘極，且連接電極於通道層的垂直投影係與第三區、第四區及第五區至少部分重疊。
於部分實施方式中，畫素結構更包含源極/汲極電極及平坦層。源極/汲極電極設置在介電層之上，並連接通道層，其中源極/汲極電極及連接電極包含相同的材料。平坦層，設置在介電層之上，並覆蓋源極/汲極電極及連接電極。
於部分實施方式中，畫素結構更包含平坦層及畫素電極。平坦層設置在介電層之上，其中連接電極位在平坦層之上。畫素電極設置在平坦層之上，並連接至通道層，其中畫素電極及連接電極包含相同的材料。
於部分實施方式中，畫素結構更包含導電墊。導電墊設置在介電層之上，並分別連接第一閘極以及第二閘極，其中連接電極位在介電層以及導電墊之上，並透過導電墊分別電性連接第一閘極以及第二閘極，且連接電極包含金屬材料。
於部分實施方式中，連接電極包含連接部以及一
對電極墊，連接部位在電極墊之間，且連接部的寬度小於電極墊的寬度。
於部分實施方式中，第一閘極及第二閘極於基板的垂直投影面積分別大於第一區及第三區於基板的垂直投影面積。
藉由上述配置，第一閘極及第二閘極可與通道層共同形成超過一個電晶體，而畫素電極可透過所形成的電晶體來驅動。由於是利用超過一個電晶體來驅動畫素電極，故可抑制漏電流產生。在連接電極於通道層的垂直投影會落在通道層的邊界範圍內之情況下，連接電極可在不影響開口率的情況下就達成將第一閘極電性連接至第二閘極，因此連接電極的配置位置不會排擠到畫素電極的配置位置及面積，使得畫素電極可以有更彈性的配置位置及面積，從而提升畫素結構的開口率。
100A、100B、100C、100D、100E、100F、100G、100H、100I‧‧‧畫素結構
102‧‧‧基板
104‧‧‧畫素區域
110A、110B‧‧‧掃描線
112A、112B‧‧‧資料線
120‧‧‧通道層
130‧‧‧閘極絕緣層
132‧‧‧第一閘極
134‧‧‧第二閘極
136、152‧‧‧介電層
138‧‧‧源極/汲極電極
140‧‧‧連接電極
140A‧‧‧連接部
140B、140C‧‧‧電極墊
142‧‧‧平坦層
144‧‧‧畫素電極
150A、150B‧‧‧導電墊
160‧‧‧第三閘極
1B-1B’、8B-8B’‧‧‧線段
A1‧‧‧第一區
A2‧‧‧第二區
A3‧‧‧第三區
A4‧‧‧第四區
A5‧‧‧第五區
A6‧‧‧第六區
A7‧‧‧第七區
D1‧‧‧第一方向
D2‧‧‧第二方向
I1‧‧‧交界面
P+‧‧‧重摻雜區
P-‧‧‧輕摻雜區
TH1‧‧‧第一接觸洞
TH2‧‧‧第二接觸洞
TH3‧‧‧第三接觸洞
TH4‧‧‧第四接觸洞
TH5‧‧‧第五接觸洞
TH6‧‧‧第六接觸洞
TH7‧‧‧第七接觸洞
TH8‧‧‧第八接觸洞
TH9‧‧‧第九接觸洞
W1、W2、W3、W4‧‧‧寬度
第1A圖為依據本揭露內容的第一實施方式繪示畫素結構的上視示意圖。
第1B圖繪示沿第1A圖的線段1B-1B’的剖面示意圖。
第2圖為依據本揭露內容的第二實施方式繪示畫素結構的剖面示意圖。
第3圖為依據本揭露內容的第三實施方式繪示畫素結構的剖面示意圖。
第4圖為根據本揭露內容的第四實施方式繪示畫素結構的
上視示意圖。
第5圖為根據本揭露內容的第五實施方式繪示畫素結構的上視示意圖。
第6圖為根據本揭露內容的第六實施方式繪示畫素結構的上視示意圖。
第7圖為根據本揭露內容的第七實施方式繪示畫素結構的上視示意圖。
第8A圖為依據本揭露內容的第八實施方式繪示畫素結構的上視示意圖。
第8B圖繪示沿第8A圖的線段8B-8B’的剖面示意圖。
第9圖為依據本揭露內容的第九實施方式繪示畫素結構的上視示意圖。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節為非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。在本文中，使用第一、第二與第三等等之詞彙，為用於辨別不同元件、區域、層，而非用以限制本揭露內容。
在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的附圖標記表示相同的
元件。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件”上”或”連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為”直接在另一元件上”或”直接連接到”另一元件時，不存在中間元件。如本文所使用的，”連接”可以指物理及/或電連接。
本文使用的”約”或”近似”或”實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，”約”可以表示在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。
請看到第1A圖及第1B圖，第1A圖為依據本揭露內容的第一實施方式繪示畫素結構100A的上視示意圖，而第1B圖繪示沿第1A圖的線段1B-1B’的剖面示意圖。為了方便說明，第1A圖中繪示了第一方向D1與第二方向D2，且第一方向D1與第二方向D2相異，例如第一方向D1與第二方向D2分別為第1A圖的橫向方向與縱向方向，且其彼此呈正交關係。
畫素結構100A可應用成為顯示面板(未繪示)，例如可與液晶層(未繪示)及彩色濾光基板(未繪示)結合成為顯示面板。畫素結構100A設置於基板102，其中基板102可以是透光基板，例如像是玻璃基板。畫素結構100A包括掃描線110A及110B、資料線112A及112B、通道層120、閘極絕緣層130、第一閘極132、第二閘極134、介電層136、源極/汲極
電極138、連接電極140、平坦層142以及畫素電極144。
掃描線110A及110B沿第一方向D1延伸並沿第二方向D2配置，而資料線112A及112B則沿第二方向D2延伸並沿第一方向D1配置，且如此配置的掃描線110A及110B與資料線112A及112B會互相交錯，以定義出畫素區域104於其之間。
通道層120設置在基板102之上，且於俯視視角(如第1A圖所繪)中，通道層120會自資料線112A延伸至畫素區域104內，並與掃描線110A交錯。通道層120具有第一區A1、第二區A2、第三區A3、第四區A4及第五區A5(為了不使第1A圖過於複雜，此些區域的標號係標記在第1B圖中)，其中第二區A2位在第一區A1與第三區A3之間，且第一區A1、第二區A2及第三區A3位在第四區A4與第五區A5之間。具體而言，通道層120的第四區A4會與資料線112A重疊，且第四區A4會自此重疊處沿著第一方向D1延伸，並轉向再沿著第二方向D2延伸。第一區A1係連接第四區A4並與掃描線110A重疊，且第一區A1、第二區A2、第三區A3及第五區A5為沿著第二方向D2依序排列，即通道層120的第一區A1、第二區A2及第三區A3及第五區A5的排列方向為沿著同一方向排列且異於掃描線110A及110B的延伸方向。
通道層120的材料可包含晶矽材料或非晶矽材料，像是單晶矽、微晶矽、多晶矽、金屬氧化物或類似物，且通道層120可藉由進行擴散、離子佈植、電漿處理或是其他合適製程，來改變其部分區域的導電性，以定義出導體區(可做
為通道區使用)及半導體區。以第1B圖為例，第二區A2、第四區A4以及第五區A5可包括重摻雜區P+及輕摻雜區P-，且重摻雜區P+及輕摻雜區P-的掺雜濃度大於第一區A1及第三區A3的掺雜濃度，以使得第二區A2、第四區A4以及第五區A5的導電性大於第一區A1及第三區A3的導電性。此配置僅為示例，於其他實施方式中，也可省略輕摻雜區或是採其他摻雜分布配置。於此配置下，第一區A1及第三區A3可為半導體區並可做為通道區使用，而第二區A2、第四區A4以及第五區A5則可為導體區並可做為源極/汲極區使用。於其他實施方式中，第二區A2、第四區A4以及第五區A5也可以是帶有N型摻雜物而形成重摻雜區N+及輕摻雜區N-，在此不再贅述。
閘極絕緣層130覆蓋在通道層120上，其中閘極絕緣層130的材料可包含無機材料(例如：氧化矽、氮化矽、氮氧化矽、其它合適的材料、或上述之組合)。第一閘極132及第二閘極134設置在閘極絕緣層130之上，且第一閘極132及第二閘極134係分別位在通道層120的第一區A1及第三區A3之上，亦即第一閘極132於通道層120的垂直投影係會與第一區A1重疊，而第二閘極134於通道層120的垂直投影係會與第三區A3重疊。
此外，第一閘極132及第二閘極134於基板102的垂直投影面積可分別大於第一區A1及第三區A3於基板102的垂直投影面積。舉例來說，第二閘極134的寬度W1(即其在第一方向D1上的長度)會大於畫素區域104內的通道層120的寬度W2(即其在第一方向D1上的長度)，以使第二閘極134適於
做為通道層130於摻雜時的遮罩。換言之，於對通道層120進行摻雜的時候，通道層120的第一區A1及第三區A3的邊界位置係可由第一閘極132及第二閘極134定義，也因此，於進行摻雜之後，如第1B圖所示，第一閘極132及第二閘極134的邊界分別會與通道層120的第一區A1及第三區A3切齊。此外，可依據設計規則(design rule)來決定各層體的寬度，例如於部分實施方式中，通道層120的寬度W2可以是介於2μm至3μm之間，像是可為2.5μm。掃描線110A及110B、第一閘極132與第二閘極134可以是藉由同一金屬層經圖案化後形成，其中掃描線110A與第一閘極132為相互連接，或是也可將第一閘極132視作是掃描線110A的一部分。
介電層136設置在閘極絕緣層130之上，且與閘極絕緣層130共同具有第一接觸洞TH1，其中第一接觸洞TH1位在通道層120的第四區A4之上。介電層136的材料可以是有機材料或無機材料，像是環氧樹脂、氧化矽(SiOx)、氮化矽(SiNx)、由氧化矽及氮化矽共同組成的複合層或是其他合適的介電材料。
源極/汲極電極138設置在介電層136之上。源極/汲極電極138與資料線112A為相互連接，或是也可將源極/汲極電極138視作是資料線112A的一部分，例如資料線112A在與通道層120的第四區A4重疊之處即可視為是源極/汲極電極138。源極/汲極電極138可透過第一接觸洞TH1連接通道層120的第四區A4，並形成交界面。
連接電極140設置在介電層136之上，並與源極/
汲極電極138彼此分離。介電層136可更具有第二接觸洞TH2以及第三接觸洞TH3，其分別位在第一閘極132及第二閘極134之上，以使連接電極140可透過第二接觸洞TH2以及第三接觸洞TH3分別連接第一閘極132及第二閘極134並形成交界面，從而電性連接第一閘極132及第二閘極134。由於連接電極140可電性連接第一閘極132及第二閘極134，故當藉由掃描線110A施加電壓予第一閘極132的時候，所施予的電壓可透過連接電極140傳至第二閘極134，從而使通道層120的第一區A1及第三區A3呈現導通的狀態。
於俯視視角(即如第1A圖所繪的視角)中，連接電極140會與通道層120重疊，並且落在通道層120的邊界範圍內。具體而言，連接電極140於通道層120的垂直投影係會與通道層120的第一區A1、第二區A2及第三區A3至少部分重疊。對此，由於連接電極140於俯視視角為落在通道層120的邊界範圍內，故可在不影響畫素結構100A的開口率的情況下，即達成電性連接第一閘極132與第二閘極134。
此外，資料線112A及112B、源極/汲極電極138與連接電極140可以是藉由圖案化同一金屬層形成，因此畫素結構100A的製程不會因有形成連接電極140的需求而致使製程過於複雜。在資料線112A及112B、源極/汲極電極138與連接電極140是藉由同一金屬層形成的情況下，資料線112A及112B、源極/汲極電極138與連接電極140可包含相同的材料，例如金屬材料，像是銅、鉬、鎢或其他合適的金屬。
平坦層142設置在介電層136之上，並覆蓋源極/
汲極電極138及連接電極140，且平坦層142的材料可以是有機材料或無機材料，像是環氧樹脂、氧化矽(SiOx)、氮化矽(SiNx)、由氧化矽及氮化矽共同組成的複合層或是其他合適的介電材料。閘極絕緣層130、介電層136以及平坦層142可共同具有第四接觸洞TH4，且第四接觸洞TH4位在通道層120的第五區A5之上。
畫素電極144設置在介電層136及平坦層142之上，並位在畫素區域104內。畫素電極144的材料可包含透明導電材料，像是氧化銦錫、氧化銦鋅、氧化鋅、氧化銦鎵鋅或其它合適的材料。畫素電極144可透過第四接觸洞TH4連接至通道層120的第五區A5，並與通道層120形成交界面I1，且第二閘極134於通道層120的垂直投影係位在交界面I1與第一閘極132於通道層120的垂直投影之間。
藉由上述配置，通道層120可與第一閘極132及第二閘極134共同形成兩個電晶體，而由於第二閘極134於通道層120的垂直投影係位在交界面I1與第一閘極132於通道層120的垂直投影之間，故此兩個電晶體與畫素電極144會是串聯關係，透過使用兩個電晶體與畫素電極144串聯，可抑制漏電流產生。當掃描線110A提供電壓予與其連接的第一閘極132的時候，可透過連接電極140將電壓也提供予第二閘極134，以驅動由通道層120所形成的電晶體，從而可使畫素電極144耦合出電場。
由於連接電極140可在不影響開口率的情況下就達成將第一閘極132電性連接至第二閘極134，故連接電極140
的配置位置不會干涉到畫素電極144的配置面積。更進一步來說，若將第一閘極132電性連接至第二閘極134是要利用會降低開口率的層體才可達成，則此層體將會排擠到畫素電極144的配置面積。也就是說，相對於利用會降低開口率的層體，上述配置可提升畫素電極144的配置面積，從而提升利用畫素結構100A之顯示面板的影像顯示品質。雖第1B圖未在畫素電極144之上繪出其他結構，然而在其他實施方式中，尚可於畫素電極144之上配置顯示介質層(例如液晶層)、濾光層、遮光層或其他層體。
請參照第2圖，第2圖為依據本揭露內容的第二實施方式繪示畫素結構100B的剖面示意圖。第2圖所繪的剖面位置為沿著通道層120，即雷同第1B圖的剖面位置。本實施方式與第一實施方式的至少一個差異點在於，本實施方式的連接電極140可位在平坦層142之上。具體來說，連接電極140及畫素電極144為設置在平坦層142之上並彼此分離。介電層136以及平坦層142可共同具有第五接觸洞TH5及第六接觸洞TH6，且第五接觸洞TH5及第六接觸洞TH6分別位在第一閘極132及第二閘極134之上。連接電極140可透過第五接觸洞TH5及第六接觸洞TH6分別連接第一閘極132及第二閘極134並形成交界面。
連接電極140與畫素電極144可以是透過圖案化同一層體形成，且因此其會包含相同的材料。舉例來說，連接電極140與畫素電極144可包含相同的透明導電材料，並具有相同的厚度(位在平坦層142之上的厚度)。而由於連接電極
140與畫素電極144可以是透過圖案化同一層體形成，故畫素結構100B的製程不會因有形成連接電極140的需求而致使製程過於複雜。
請參照第3圖，第3圖為依據本揭露內容的第三實施方式繪示畫素結構100C的剖面示意圖。第3圖所繪的剖面位置為沿著通道層120，即雷同第1B圖的剖面位置。本實施方式與第一實施方式的至少一個差異點在於，畫素結構100C更包含導電墊150A及150B以及介電層152，其中介電層152位在介電層136與平坦層142之間，而導電墊150A及150B與源極/汲極電極138共同位在介電層136之上，並共同由介電層152覆蓋。此外，導電墊150A及150B與源極/汲極電極138可以是藉由圖案化同一金屬層形成，且因此其會包含相同的材料並具有相同的厚度(位在介電層136之上的厚度)。導電墊150A及150B可透過第二接觸洞TH2以及第三接觸洞TH3分別連接第一閘極132及第二閘極134並形成交界面，從而電性連接第一閘極132及第二閘極134。
介電層152可具有第七接觸洞TH7及第八接觸洞TH8，且第七接觸洞TH7及第八接觸洞TH8分別位在導電墊150A及150B之上，並也分別位在第一閘極132及第二閘極134之上。連接電極140位在介電層152以及導電墊150A及150B之上，並透過第七接觸洞TH7及第八接觸洞TH8分別連接導電墊150A及150B，以透過導電墊150A及150B分別電性連接第一閘極132以及第二閘極134。連接電極140可包含金屬材料，像是銅、鉬、鎢或其他合適的金屬。連接電極140可以
是透過圖案化金屬層形成，而對於經圖案化後所剩餘的金屬層而言，一部分剩餘的金屬層會是連接電極140，而另一部分剩餘的金屬層則可以是線路層，此線路層例如可以是用來連接觸控電極(未繪示)的線路層或是用來連接其他層體的線路層。也就是說，連接電極140可以是與其他使用於畫素結構100C的線路層共同形成，因此畫素結構100C的製程同樣不會因有形成連接電極140的需求而致使製程過於複雜。
請參照第4圖，第4圖為根據本揭露內容的第四實施方式繪示畫素結構100D的上視示意圖。本實施方式與第一實施方式的至少一個差異點在於，本實施方式的通道層120的第一區A1及第二區A2是沿著第一方向D1排列，而通道層120的第二區A2及第三區A3則是沿著第二方向D2排列。也就是說，本實施方式的通道層120會在第二區A2處呈現彎折外觀。同樣地，連接電極140會與通道層120重疊，並且落在通道層120的邊界範圍內，且連接電極140於通道層120的垂直投影與第一區A1、第二區A2及第三區A3至少部分重疊。而由於通道層120會在第二區A2處呈現彎折外觀，故連接電極140也會在對應通道層120的在第二區A2處，呈現彎折外觀。換言之，可對應通道層120的圖案形狀調整連接電極140的圖案，使得即使布局配置有發生變動，連接電極140仍不會因變動而導致影響到開口率。
請參照第5圖，第5圖為根據本揭露內容的第五實施方式繪示畫素結構100E的上視示意圖。本實施方式與第一實施方式的至少一個差異點在於，本實施方式的通道層120的
第一區A1、第二區A2及第三區A3的排列方向係平行掃描線110A及110B的延伸方向。具體來說，掃描線110A及110B為沿著第一方向D1延伸，而通道層120的第一區A1、第二區A2及第三區A3係也沿著第一方向D1排列。同樣地，連接電極140會與通道層120重疊，並且落在通道層120的邊界範圍內，且連接電極140於通道層130的垂直投影與第一區A1、第二區A2及第三區A3至少部分重疊。而由於通道層120的第一區A1、第二區A2及第三區A3係沿著第一方向D1排列，故連接電極140也會對應地沿著第一方向D1延伸並與掃描線110A及110B平行。換言之，即使布局配置有變動，連接電極140仍不會因變動而影響到開口率。
請參照第6圖，第6圖為根據本揭露內容的第六實施方式繪示畫素結構100F的上視示意圖。本實施方式與第一實施方式的至少一個差異點在於，掃描線110A與第二閘極(未標記元件符號；其為對應通道層120的第三區A3，並與連接電極140重疊)為相互連接，或是也可將第二閘極視作是掃描線110A的一部分。此外，同樣地，連接電極140會與通道層120重疊，並且落在通道層120的邊界範圍內，且連接電極140於通道層120的垂直投影與第一區A1、第二區A2及第三區A3至少部分重疊。換言之，即使布局配置有變動，連接電極140仍不會因變動而影響到開口率。
請參照第7圖，第7圖為根據本揭露內容的第七實施方式繪示畫素結構100G的上視示意圖。本實施方式與第一實施方式的至少一個差異點在於，本實施方式的連接電極140
的中間部位的寬度可小於兩端部位的寬度。具體來說，連接電極140包含連接部140A以及一對電極墊140B及140C，其中連接部140A位在電極墊140B與140C之間。連接電極140的連接部140A於通道層120的垂直投影會與通道層120的第二區A2部分重疊，而連接電極140的電極墊140B及140C於通道層120的垂直投影會分別與通道層120的第一區A1及第三區A3部分重疊。連接部140A的寬度W3小於電極墊140B及140C的寬度W4，進一步來說，連接部140A在第一方向D1上的長度會小於電極墊140B及140C在第一方向D1上的長度。本實施方式中，可依據畫素結構100G的尺寸或是解析度來對應調整連接電極140的形狀。進一步來說，在設計規則允許的情況下，可將連接電極140的形狀設計為如第7圖所繪的樣子，從而降低因由連接電極140耦合的寄生電容。
請參照第8A圖及第8B圖，第8A圖為根據本揭露內容的第八實施方式繪示畫素結構100H的上視示意圖，而第8B圖繪示沿第8A圖的線段8B-8B’的剖面示意圖。本實施方式與第一實施方式的至少一個差異點在於，本實施方式的通道層120可形成超過兩個的電晶體。具體來說，通道層120更具有第六區A6及第七區A7，其中第三區A3、第六區A6、第七區A7及第五區A5為沿著第二方向D2依序排列，即第六區A6及第七區A7會位在第三區A3與第五區A5之間，而第六區A6會位在第三區A3與第七區A7之間。第六區A6的導電性可大於第七區A7的導電性，其中第六區A6及第七區A7的導電性差異可以是藉由進行擴散、離子佈植、電漿處理或是其他合適製程來
達成。
畫素結構100H更包含第三閘極160，其中第三閘極160設置在閘極絕緣層130之上且由介電層136覆蓋，並位在第七區A7之上。通道層120可與第一閘極132、第二閘極134及第三閘極160共同形成三個電晶體，以進一步防止漏電流的產生。介電層136可更具有第九接觸洞TH9，且第九接觸洞TH9位在第七區A7之上。連接電極140可自第一區A1的上方，經第二區A2、第三區A3、第六區A6，延伸至第七區A7的上方，且連接電極140於通道層120的垂直投影係與第二區A2、第三區A3、第六區A6及第七區A7至少部分重疊。延伸至第七區A7的連接電極140可透過第九接觸洞TH9連接至第三閘極160並形成交界面，以電性連接第三閘極160。畫素電極144仍是透過第四接觸洞TH4連接至通道層120的第五區A5，並與通道層120形成交界面I1，其中第二閘極134及第三閘極160於通道層120的垂直投影係會位在此交界面I1與第一閘極132於通道層120的垂直投影之間。
藉由此配置，當掃描線110A提供電壓予與其連接的第二閘極134的時候，可透過連接電極140將電壓也提供予第一閘極132及第三閘極160，以驅動由通道層120所形成的電晶體，從而可使畫素電極144耦合出電場。而在將通道層120設計為可形成超過兩個電晶體的情況下，在俯視視角中，連接電極140仍是與通道層120重疊並落在通道層120的邊界範圍內，因此，連接電極140仍不會因布局配置有變動而影響到開口率。
請參照第9圖，第9圖為根據本揭露內容的第九實施方式繪示畫素結構100I的上視示意圖。本實施方式與第八實施方式的至少一個差異點在於，本實施方式的掃描線110A為與第一閘極(未標記元件符號；其為對應通道層120的第一區A1，並與連接電極140重疊)為相互連接，或是也可將第一閘極視作是掃描線110A的一部分。而同樣地，連接電極140會與通道層120重疊，並且落在通道層120的邊界範圍內。因此，即使畫素結構100I的布局配置有變動，連接電極140仍不會因布局配置有變動而影響到開口率。
綜上所述，本揭露內容的畫素結構，包括通道層、第一閘極、第二閘極、連接電極以及畫素電極。第一閘極及第二閘極設置在通道層之上，並與通道層共同形成超過一個電晶體。畫素電極電性連接通道層，並可透過通道層、第一閘極及第二閘極所形成的電晶體驅動。由於是利用超過一個電晶體來驅動畫素電極，故可抑制漏電流產生。連接電極設置在通道層之上，並電性連接第一閘極及第二閘極，且連接電極於通道層的垂直投影會落在通道層的邊界範圍內，使得連接電極可在不影響開口率的情況下就達成將第一閘極電性連接至第二閘極，因此連接電極的配置位置不會排擠到畫素電極的配置位置及面積。除此之外，在連接電極於通道層的垂直投影是落在通道層的邊界範圍內的情況下，即使當畫素結構的布局配置發生變動，連接電極可對應變動調整其圖案形狀，而使得連接電極不會因變動而影響到開口率。因此，如此配置的連接電極可適於多種不同的畫素結構布局，並且提升不同布局的開口率。
雖然本發明已以多種實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧基板
120‧‧‧通道層
130‧‧‧閘極絕緣層
132‧‧‧第一閘極
134‧‧‧第二閘極
136‧‧‧介電層
138‧‧‧源極/汲極電極
140‧‧‧連接電極
142‧‧‧平坦層
144‧‧‧畫素電極
A1‧‧‧第一區
A2‧‧‧第二區
A3‧‧‧第三區
A4‧‧‧第四區
A5‧‧‧第五區
I1‧‧‧交界面
P+‧‧‧重摻雜區
P-‧‧‧輕摻雜區
TH1‧‧‧第一接觸洞
TH2‧‧‧第二接觸洞
TH3‧‧‧第三接觸洞
TH4‧‧‧第四接觸洞
1B-1B’‧‧‧線段
Claims (12)
- 一種畫素結構，包括：一通道層，設置在一基板之上，並具有一第一區、一第二區與一第三區，其中該第二區位在該第一區與該第三區之間，且該第二區的導電性大於該第一區及該第三區的導電性；一閘極絕緣層，覆蓋在該通道層上；一第一閘極及一第二閘極，各自獨立設置在該閘極絕緣層之上，並分別位在該第一區及該第三區之上；一介電層，設置在該閘極絕緣層之上；以及一連接電極，設置在該介電層之上，並電性連接該第一閘極及一第二閘極，且該連接電極於該通道層的垂直投影係與該第一區、該第二區及該第三區至少部分重疊。
- 如申請專利範圍第1項所述的畫素結構，其中該第一區、該第二區及該第三區為沿著同一方向排列。
- 如申請專利範圍第1項所述的畫素結構，其中該第一區及該第二區沿著一第一方向排列，而該第二區及該第三區沿著一第二方向排列，且該第一方向與該第二方向相異。
- 如申請專利範圍第1項所述的畫素結構，更包含：一掃描線，沿著一方向延伸並連接該第一閘極，其中該 第一區、該第二區及該第三區的排列方向平行該方向。
- 如申請專利範圍第1項所述的畫素結構，更包含：一掃描線，沿著一方向延伸並連接該第一閘極；以及一畫素電極，設置在該介電層之上，並連接至該通道層，以與該通道層形成一交界面，其中該第一區、該第二區、該第三區以及該交界面的排列方向異於該方向，且該第二閘極於該通道層的垂直投影係位在該交界面與該第一閘極於該通道層的垂直投影之間。
- 如申請專利範圍第1項所述的畫素結構，更包含：一掃描線，沿著一方向延伸並連接該第二閘極；以及一畫素電極，設置在該介電層之上，並連接至該通道層，以與該通道層形成一交界面，其中該第一區、該第二區、該第三區以及該交界面的排列方向異於該方向，且該第二閘極於該通道層的垂直投影係位在該交界面與該第一閘極於該通道層的垂直投影之間。
- 如申請專利範圍第1項所述的畫素結構，其中該通道層更具有一第四區及一第五區，該第四區位在該第三區與該第五區之間，且該第四區的導電性大於該第五區的導電性，其中該畫素結構更包含： 一第三閘極，設置在該閘極絕緣層之上，並位在該第五區之上，其中該連接電極更電性連接該第三閘極，且該連接電極於該通道層的垂直投影係與該第三區、該第四區及該第五區至少部分重疊。
- 如申請專利範圍第1項至第7項之任一項所述的畫素結構，更包含：一源極/汲極電極，設置在該介電層之上，並連接該通道層，其中該源極/汲極電極及該連接電極包含相同的材料；以及一平坦層，設置在該介電層之上，並覆蓋該源極/汲極電極及該連接電極。
- 如申請專利範圍第1項至第7項之任一項所述的畫素結構，更包含：一平坦層，設置在該介電層之上，其中該連接電極位在該平坦層之上；以及一畫素電極，設置在該平坦層之上，並連接至該通道層，其中該畫素電極及該連接電極包含相同的材料。
- 如申請專利範圍第1項至第7項之任一項所述的畫素結構，更包含：複數個導電墊，設置在該介電層之上，並分別連接該第一閘極以及該第二閘極，其中該連接電極位在該介電層以及 該些導電墊之上，並透過該些導電墊分別電性連接該第一閘極以及該第二閘極，且該連接電極包含金屬材料。
- 如申請專利範圍第1項所述的畫素結構，其中該連接電極包含一連接部以及一對電極墊，該連接部位在該對電極墊之間，且該連接部的寬度小於該對電極墊的寬度。
- 如申請專利範圍第1項所述的畫素結構，其中該第一閘極及該第二閘極於該基板的垂直投影面積分別大於該第一區及該第三區於該基板的垂直投影面積。
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