CN110764645B

CN110764645B - 像素阵列基板

Info

Publication number: CN110764645B
Application number: CN201910994975.3A
Authority: CN
Inventors: 纪佑旻; 苏松宇
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2019-03-13
Filing date: 2019-10-18
Publication date: 2023-03-31
Anticipated expiration: 2039-10-18
Also published as: TWI690917B; CN110764645A; TW202034303A

Abstract

一种像素阵列基板，包括基底、像素及触控走线。像素设置于基底上。像素包括薄膜晶体管、数据线、扫描线、导电图案、像素电极及共用电极。薄膜晶体管具有栅极、半导体图案、设置于栅极与半导体图案之间的栅绝缘层、源极及漏极。数据线电性连接至薄膜晶体管的源极。扫描线电性连接至薄膜晶体管的栅极。导电图案电性连接至薄膜晶体管的漏极。栅绝缘层设置于导电图案上。像素电极电性连接至导电图案，且设置于栅绝缘层与基底之间。共用电极设置于栅绝缘层上。触控走线电性连接至共用电极且跨越像素的导电图案。

Description

像素阵列基板

技术领域

本发明涉及一种半导体基板，且特别涉及一种像素阵列基板。

背景技术

显示器的应用日益广泛，举凡家用的视听娱乐、公共场合的信息显示看板、电竞用的显示器及便携式电子产品都可见其踪迹。为了使用方便，显示器多具有触控功能。具有触控及显示功能的电子装置称为触控显示装置。一般而言，触控显示装置可分为外挂式(outcell)、晶胞上式(on cell)及内嵌式(In-cell)。内嵌式触控显示装置具有易超薄化的优势，因此，近几年逐渐成为触控显示装置的主流。

内嵌式触控显示装置包括具有像素、数据线及扫描线的像素阵列基板以及整合在像素阵列基板中的触控走线。为了将触控走线整合在像素阵列基板中的触控走线，大多使用另一道工序制作触控走线，造成像素阵列基板的工艺繁多。此外，触控走线多设置于数据线上方，触控走线与数据线之间的耦合电容大，影响触控功能。

发明内容

本发明提供一种像素阵列基板，制造工序少且性能佳。

本发明的像素阵列基板，包括基底、至少一像素以及触控走线。至少一像素设置于基底上。至少一像素的每一者包括薄膜晶体管、数据线、扫描线、导电图案、像素电极及共用电极。薄膜晶体管具有栅极、半导体图案、设置于栅极与半导体图案之间的栅绝缘层、源极及漏极。数据线电性连接至薄膜晶体管的源极。扫描线电性连接至薄膜晶体管的栅极。导电图案电性连接至薄膜晶体管的漏极，其中栅绝缘层设置于导电图案上。像素电极电性连接至导电图案，且设置于栅绝缘层与基底之间。共用电极设置于栅绝缘层上。触控走线电性连接至共用电极。特别是，触控走线跨越像素的导电图案。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。

附图说明

图1为本发明一实施例的像素阵列基板的俯视示意图。

图2为本发明第一实施例的像素阵列基板100的局部R的放大示意图。

图3为本发明第一实施例的像素阵列基板100的剖面示意图。

图4为本发明第二实施例的像素阵列基板100A的局部R的放大示意图。

图5为本发明第二实施例的像素阵列基板100A的剖面示意图。

附图标记说明：

100、100A：像素阵列基板

110：基底

121：栅极

122：导电图案

123：共用线

130：像素电极

140：栅绝缘层

140a、140b、140c、140d、170b、170d：接触窗

150：半导体图案

161：源极

162：漏极

163：触控走线

170：介电层

180：共用电极

180a：狭缝

181：主要部

182：延伸部

190：驱动芯片

d1、d2：方向

DL：数据线

PX、PX1、PX2：像素

R：局部

SP：触控感测垫

SL：扫描线

T：薄膜晶体管

Ι-Ι’、П-П’：剖线

具体实施方式

应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”是可为二元件间存在其它元件。

本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。

图1为本发明一实施例的像素阵列基板的俯视示意图。

图2为本发明第一实施例的像素阵列基板100的局部R的放大示意图。图2对应图1的像素阵列基板100的局部R。

图3为本发明第一实施例的像素阵列基板100的剖面示意图。图3对应图2的剖线Ι-Ι’及剖线П-П’。

图1示出像素阵列基板100的基底110、触控感测垫SP、触控走线163及驱动芯片190，而省略像素阵列基板100的其它构件；被图1省略的像素阵列基板100的其它构件绘于图2及图3。此外，图2省略图3的多个接触窗140a、140b、170b、140c、140d、170d。

请参照图1、图2及图3，像素阵列基板100包括基底110及设置于基底110上的多个像素PX。基底110主要是用来承载像素阵列基板100的元件之用。举例而言，在本实施例中，基底110的材质可以是玻璃、石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。

每一像素PX包括薄膜晶体管T、数据线DL及扫描线SL。薄膜晶体管T具有栅极121、半导体图案150、设置于栅极121与半导体图案150之间的栅绝缘层140、源极161与漏极162。扫描线SL电性连接至薄膜晶体管T的栅极121。数据线DL电性连接至薄膜晶体管T的源极161。源极161和漏极162分别电性连接至半导体图案150的不同两区。

在本实施例中，栅极121可位于半导体图案150的下方，而薄膜晶体管T可为底部栅极型晶体管。然而，本发明不限于此，根据其它实施例，薄膜晶体管T也可以是其它形式的晶体管。举例而言，在另一实施例中，栅极121也可位于半导体图案150的上方，而薄膜晶体管T也可以是顶部栅极型晶体管。

像素PX还包括导电图案122。栅绝缘层140设置于导电图案122上。导电图案122设置于栅绝缘层140与基底110之间。薄膜晶体管T的漏极162电性连接至导电图案122。具体而言，在本实施例中，栅绝缘层140具有接触窗140a，而薄膜晶体管T的漏极162通过接触窗140a电性连接至导电图案122。

像素PX还包括像素电极130，电性连接至导电图案122。像素电极130通过导电图案122电性连接至薄膜晶体管T的漏极162。特别是，像素电极130设置于栅绝缘层140与基底110之间。

举例而言，在本实施例中，可选择性地依序形成导电图案122、像素电极130及栅绝缘层140。部分的像素电极130可直接设置于导电图案122上，以使像素电极130与导电图案122电性连接。在本实施例中，部分的像素电极130设置于栅绝缘层140与导电图案122之间，但本发明不以此为限。

在本实施例中，导电图案122、栅极121及扫描线SL可形成于同一第一导电层。也就是说，导电图案122的材质、栅极121的材质及扫描线SL的材质可相同。另外，在本实施例中，源极161、漏极162和数据线DL可形成于同一第二导电层。也就是说，源极161的材质、漏极162的材质及数据线DL的材质可相同。基于导电性的考量，所述第一导电层及所述第二导电层一般是金属。然而，本发明不限于此，根据其他实施例，所述第一导电层及所述第二导电层也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。

在本实施例中，像素电极130例如是透明导电层，其包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明不以此为限。

在本实施例中，像素PX还包括共用电极180，设置于栅绝缘层140上。具体而言，在本实施例中，像素阵列基板100还包括设置于源极161、漏极162和部分的栅绝缘层140上的介电层170，而共用电极180可设置于介电层170上。

在本实施例中，共用电极180具有多个狭缝180a，共用电极180的狭缝180a与像素电极130重叠。像素阵列基板100、对向基板(未示出)及设置于像素阵列基板100与对向基板之间的显示介质(例如：液晶；未示出)可组成显示面板，而共用电极180与像素电极130之间的电位差是用以驱动显示介质，以使显示面板能显示画面。

在本实施例中，共用电极180除了用以显示外，相邻的多个像素PX的多个共用电极180还可彼此电性连接，以形成一触控感测垫SP(标示于图1)。触控感测垫SP可通过触控走线163电性连接至一驱动芯片190。也就是说，本实施例的像素阵列基板100除了可用以形成显示面板外，像素阵列基板100本身还内建有触控功能。

以下具体说明本实施例的多个像素PX的多个共用电极180如何彼此电性连接以形成触控感测垫SP，而做为触控感测垫SP的多个共用电极180又如何与触控走线163电性连接。

请参照图2及图3，像素阵列基板100还包括共用线123。栅绝缘层140设置于共用线123上。在本实施例中，共用线123大致上可与扫描线SL平行，共用线123与扫描线SL可皆形成于前述的第一导电层，但本发明不以此为限。

在本实施例中，共用电极180包括主要部181及延伸部182。主要部181重叠于像素电极130。延伸部182沿第一方向d1延伸至像素电极130的面积外。共用线123沿第二方向d2延伸。第一方向d1与第二方向d2交错。像素阵列基板100的多个像素PX包括相邻的第一像素PX1及第二像素PX2。栅绝缘层140设置于共用线123上且具有分别重叠于共用线123的不同两处的第一接触窗140b及第三接触窗140d。第一像素PX1的共用电极180的延伸部182通过栅绝缘层140的第一接触窗140b及介电层170的接触窗170b电性连接至共用线123。第二像素PX2的共用电极180的延伸部182通过栅绝缘层140的第三接触窗140d及介电层170的接触窗170d电性连接至共用线123。也就是说，相邻的多个像素PX的多个共用电极180是利用设置在主动区(active area)的部分共用线123彼此电性连接，以形成一触控感测垫SP(标示于图1)。

像素阵列基板100还包括触控走线163，电性连接至触控感测垫SP。具体而言，在本实施例中，触控走线163设置于栅绝缘层140上且通过栅绝缘层140的第二接触窗140c电性连接至共用线123，触控走线163通过部分的共用线123连接至由多个共用电极180所组成的触控感测垫SP。

特别是，在本实施例中，触控走线163直接设置于栅绝缘层140上，而与栅绝缘层140接触。设置于栅绝缘层140上的触控走线163可跨越设置于栅绝缘层140下的像素PX的导电图案122上。在本实施例中，触控走线163的材质与数据线DL的材质可相同；也就是说，触控走线163与数据线DL可形成于同一膜层，但本发明不以此为限。

在本实施例中，第一接触窗140b于基底110上的垂直投影位于第一像素PX1的数据线DL于基底110上的垂直投影和第二接触窗140c于基底110上的垂直投影之间。第二接触窗140c于基底110上的垂直投影位于第一接触窗140b于基底110上的垂直投影和第三接触窗140d于基底110上的垂直投影之间。

在本实施例中，第一像素PX1的主动元件T的源极161和第二像素PX2的主动元件T的源极161是电性连接至同一条数据线DL，而第一像素PX1的主动元件T的栅极121和第二像素PX2的主动元件T的栅极121是电性连接至不同的两条扫描线SL。也就是说，本实施例的像素阵列基板100是半源极驱动(half source driving；HSD)架构。

在本实施例中，第一像素PX1的共用电极180的延伸部182跨越第二像素PX2的导电图案122。此外，触控走线163于基底110上的垂直投影可位于第一像素PX1的像素电极130及第二像素PX2的像素电极130于基底110上的两垂直投影之间。

在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。

图4为本发明第二实施例的像素阵列基板100A的局部R的放大示意图。图4对应图1的像素阵列基板100A的局部R。

图5为本发明第二实施例的像素阵列基板100A的剖面示意图。图5对应图4的剖线Ι-Ι’及剖线П-П’。

图1示出像素阵列基板100A的基底110、触控感测垫SP、触控走线163及驱动芯片190，而省略像素阵列基板100A的其它构件；被图1省略的像素阵列基板100A的其它构件绘于图4及图5。此外，图4省略图5的多个接触窗140a、140b、170b、140c、140d、170d。

第二实施例的像素阵列基板100A与第一实施例的像素阵列基板100类似，两者的差异如下述。请参照图4及图5，在本实施例中，是依序形成像素电极130、导电图案122及栅绝缘层140，而部分的导电图案122设置于栅绝缘层140与像素电极130之间。

综上所述，本发明一实施例的像素阵列基板包括基底、至少一像素及触控走线。每一像素的每一者包括薄膜晶体管、数据线、扫描线、导电图案、像素电极及共用电极。薄膜晶体管具有栅极、半导体图案、设置于栅极与半导体图案之间的栅绝缘层、源极及漏极。导电图案电性连接至薄膜晶体管的漏极，其中栅绝缘层设置于导电图案上。像素电极电性连接至导电图案，且设置于栅绝缘层与基底之间。共用电极设置于栅绝缘层上。触控走线电性连接至共用电极。特别是，触控走线跨越像素的导电图案。借此，触控走线不须与数据线重叠，触控走线与数据线之间的耦合电容小，且触控走线的设置不会过度影响像素阵列基板的开口率，而能实现触控功能及开口率俱佳的像素阵列基板。

此外，在一实施例中，像素电极设置于栅绝缘层与基底之间，像素电极通过设置于栅绝缘层下的导电图案与薄膜晶体管的漏极电性连接，触控走线设置于栅绝缘层上，且触控走线与数据线可形成于同一膜层。因此，像素阵列基板的制造工序少。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims

1.一种像素阵列基板，包括：

一基底；

至少一像素，设置于该基底上，其中该至少一像素的每一者包括：

一薄膜晶体管，具有一栅极、一半导体图案、设置于该栅极与该半导体图案之间的一栅绝缘层、一源极及一漏极；

一数据线，电性连接至该薄膜晶体管的该源极；

一扫描线，电性连接至该薄膜晶体管的该栅极；

一导电图案，电性连接至该薄膜晶体管的该漏极，其中该栅绝缘层设置于该导电图案上；

一像素电极，电性连接至该导电图案，且设置于该栅绝缘层与该基底之间；以及

一共用电极，设置于该栅绝缘层上；以及

一触控走线，电性连接至该共用电极，其中该触控走线跨越该导电图案，使得该触控走线与数据线不重叠。

2.如权利要求1所述的像素阵列基板，其中该导电图案的材质与该栅极的材质相同。

3.如权利要求1所述的像素阵列基板，其中该触控走线的材质与该数据线的材质相同。

4.如权利要求1所述的像素阵列基板，其中该触控走线接触于该栅绝缘层。

5.如权利要求1所述的像素阵列基板，其中部分的该像素电极设置于该栅绝缘层与该导电图案之间。

6.如权利要求1所述的像素阵列基板，其中部分的该导电图案设置于该栅绝缘层与该像素电极之间。

7.如权利要求1所述的像素阵列基板，其中该至少一像素的该每一者的该共用电极包括：

一主要部，重叠于该像素电极；以及

一延伸部，沿一第一方向延伸至该像素电极的面积外；

该像素阵列基板还包括：

一共用线，沿一第二方向延伸，其中该栅绝缘层设置于该共用线上且具有分别重叠于该共用线的不同两处的一第一接触窗及一第二接触窗，该至少一像素包括一第一像素，该第一像素的该共用电极的该延伸部通过该第一接触窗电性连接至该共用线，该触控走线设置于该栅绝缘层上且通过该栅绝缘层的该第二接触窗电性连接至该共用线。

8.如权利要求7所述的像素阵列基板，其中该至少一像素还包括一第二像素，该栅绝缘层更具有重叠于该共用线的另一处的一第三接触窗，该第二像素的该共用电极的该延伸部通过该第三接触窗电性连接至该共用线，且该第二接触窗于该基底上的垂直投影位于该第一接触窗于该基底上的垂直投影与该第三接触窗于该基底上的垂直投影之间。