CN110391137B - 半导体晶圆减薄系统和相关方法 - Google Patents

半导体晶圆减薄系统和相关方法 Download PDF

Info

Publication number
CN110391137B
CN110391137B CN201910315313.9A CN201910315313A CN110391137B CN 110391137 B CN110391137 B CN 110391137B CN 201910315313 A CN201910315313 A CN 201910315313A CN 110391137 B CN110391137 B CN 110391137B
Authority
CN
China
Prior art keywords
semiconductor substrate
damaged layer
substrate
laser
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910315313.9A
Other languages
English (en)
Other versions
CN110391137A (zh
Inventor
M·J·塞登
T·内耶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of CN110391137A publication Critical patent/CN110391137A/zh
Application granted granted Critical
Publication of CN110391137B publication Critical patent/CN110391137B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475Changing the shape of the semiconductor body, e.g. forming recesses
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
    • B24B37/11Lapping tools
    • B24B37/20Lapping pads for working plane surfaces
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • B24B7/20Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
    • B24B7/22Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
    • B24B7/228Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain for grinding thin, brittle parts, e.g. semiconductors, wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02013Grinding, lapping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02016Backside treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/268Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67115Apparatus for thermal treatment mainly by radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Laser Beam Processing (AREA)

Abstract

本发明题为“半导体晶圆减薄系统和相关方法”。本公开提供了半导体衬底减薄系统和方法。减薄半导体衬底的方法的实施方式可以包括:提供具有第一表面和与第一表面相对的第二表面的半导体衬底;以及引起对半导体衬底的与第二表面相邻的一部分的损伤,从而形成损伤层。该方法还可以包括背磨半导体衬底的第二表面。

Description

半导体晶圆减薄系统和相关方法
技术领域
本文档的各方面整体涉及用于减薄晶圆的系统和方法,诸如用于减薄半导体衬底的系统和方法。更具体的实施方式涉及用于减薄碳化硅衬底的系统和方法。
背景技术
半导体衬底通常在使用背磨工艺从晶锭分离之后减薄。背磨工艺常常涉及使用砂轮磨削衬底的表面,该砂轮包括多个齿并在衬底的表面上方旋转。
发明内容
减薄半导体衬底的方法的实施方式可以包括:提供具有第一表面和与第一表面相对的第二表面的半导体衬底;以及引起对半导体衬底的与第二表面相邻的一部分的损伤,从而形成损伤层。该方法还可以包括背磨半导体衬底的第二表面。
该减薄方法的实施方式可以包括以下项中的一项、全部或任一项:
通过损伤层的存在可以增加背磨轮的寿命。
在背磨半导体衬底的第二表面之后,该方法可以包括:引起对半导体衬底的与第二表面相邻的一部分的损伤,从而形成第二损伤层;以及背磨半导体衬底的第二表面,以去除至少第二损伤层。
在引起对半导体衬底的一部分的损伤之后,该方法可以包括:在背磨半导体衬底的第二表面之前,再次引起对半导体衬底的与第二表面相邻的一部分的损伤。
当背磨轮磨削损伤层时,可以增加减薄速率。
引起对半导体衬底的部分的损伤还可以包括沿着第二表面位于多个间隔开的位置处在半导体衬底内的焦点处用激光束辐照第二表面,以形成损伤层。
该方法还可以包括环绕多个间隔开的位置中的每个位置在半导体衬底中形成一个或多个裂纹。
半导体可以是碳化硅。
位于多个间隔开的位置处在半导体衬底内的焦点处用激光束辐照第二表面还可以包括使用预定义路径辐照多个间隔开的位置。
在各种方法实施方式中,预定义路径可以是交替单遍路径、交叉单遍路径、螺旋单遍路径、交替双遍路径、交叉双遍路径、螺旋双遍路径、随机单遍路径、随机双遍路径、单遍路径、两遍或更多遍路径、交叉单遍路径、交叉双遍路径、重叠单遍路径、重叠双遍路径或它们的任何组合。
引起对半导体衬底的部分的损伤还可以包括用来自与第二表面相邻的等离子体的多个离子轰击第二表面以形成损伤层。
引起对半导体衬底的部分的损伤还可以包括用多个离子注入第二表面以形成损伤层。
引起对半导体衬底的部分的损伤还可以包括将第二表面暴露于蚀刻剂以形成损伤层。
引起对半导体衬底的部分的损伤还可以包括局部地快速冷却第二表面以形成损伤层。
引起对半导体衬底的部分的损伤还可以包括局部地快速加热第二表面以形成损伤层。
该方法可以包括在局部地快速冷却第二表面的同时,局部地快速加热第一表面,以形成损伤层。
该方法可以包括在局部地快速冷却第一表面的同时,局部地快速加热第二表面,以形成损伤层。
制备用于减薄的半导体衬底的方法的实施方式可以包括提供具有第一表面和与第一表面相对的第二表面的半导体衬底。该方法可以包括:在半导体衬底的与第二表面相邻的一部分中形成损伤层,其中该损伤层被配置为在背磨轮磨削损伤层时增加减薄速率。
制备用于减薄的半导体衬底的该方法的实施方式可以包括以下项中的一项、全部或任一项:
在半导体衬底的与第二表面相邻的部分中形成损伤层还可以包括沿着第二表面位于多个间隔开的位置处在半导体衬底内的焦点处用激光束辐照第二表面,以形成损伤层。
衬底可以是碳化硅。
该方法还可以包括环绕多个间隔开的位置中的每个位置在半导体衬底中形成一个或多个裂纹。
在半导体衬底的与第二表面相邻的部分中形成损伤层还可以包括:用多个离子轰击第二表面以形成损伤层;用多个离子注入第二表面以形成损伤层;将第二表面暴露于蚀刻剂以形成损伤层;局部地快速冷却第二表面以形成损伤层;局部地快速加热第二表面以形成损伤层;在局部地快速冷却第二表面的同时,局部地快速加热第一表面,以形成损伤层;在局部地快速冷却第一表面的同时,局部地快速加热第二表面,以形成损伤层;或它们的任何组合。
对于本领域的普通技术人员而言,通过说明书和附图并且通过权利要求书,上述以及其他方面、特征和优点将会显而易见。
附图说明
将在下文中结合附图来描述实施方式,在附图中类似标号表示类似元件,并且:
图1是半导体衬底(在这种情况下为碳化硅)的剖视图,该半导体衬底使用激光进行辐照,从而形成多个间隔开的位置;
图2是另一个半导体衬底的剖视图,其中在第一表面上的成品器件层在第二表面上使用激光进行辐照;
图3是碳化硅半导体衬底(碳化硅衬底)的剖视图,该碳化硅半导体衬底在第二表面已经与晶锭分离之后在第二表面上使用激光进行辐照;
图4是另一个碳化硅衬底的剖视图,该另一个碳化硅衬底在第二表面上使用激光进行辐照,碳化硅衬底的第二表面上具有激光色散减少层;
图5是另一个碳化硅衬底的剖视图,该另一个碳化硅衬底在衬底的第二侧的辐照之后在第一侧上由激光进行辐照;
图6是另一个碳化硅衬底的剖视图,该另一个碳化硅衬底在衬底的相对部分上同时地进行在第一侧上由激光进行的辐照和在第二侧上由激光进行的辐照;
图7是另一个碳化硅衬底的剖视图,该另一个碳化硅衬底在衬底的对准定位的部分上同时地进行在第一侧上由激光进行的辐照和在第二侧上由激光进行的辐照;
图8是另一个碳化硅衬底的剖视图,该另一个碳化硅衬底在衬底的第二侧上由两个激光束进行辐照,两个激光束跨衬底的中点而间隔开;
图9是另一个碳化硅衬底的剖视图,该另一个碳化硅衬底由紧密地间隔在一起的两个激光束进行辐照;
图10是半导体衬底的示意图,其中该半导体衬底上示出有交替单遍激光辐照路径(单遍路径);
图11是半导体衬底的示意图,其中该半导体衬底上示出有交叉双遍路径;
图12是半导体衬底的示意图,其中该半导体衬底上示出有螺旋单遍路径;
图13是半导体衬底的示意图,其中该半导体衬底上示出有成角度的交叉双遍路径;
图14是半导体衬底的示意图,其中该半导体衬底上示出有交叉双遍路径;
图15是半导体衬底的示意图,其中该半导体衬底上示出有另一个交叉双遍路径;
图16是半导体衬底的剖视图,该半导体衬底进行背磨以去除损伤层;
图17是在去除损伤层之后的图16的半导体衬底的剖视图,该半导体衬底在第二表面上使用激光进行二次辐照以形成损伤层;
图18是半导体衬底的剖视图,该半导体衬底用来自等离子体的多个离子轰击以形成损伤层;
图19是半导体衬底的剖视图,该半导体衬底被注入有多个离子以形成损伤层;
图20是半导体衬底的第二表面的剖视图,该第二表面暴露于湿蚀刻剂,在第一侧上具有保护层,以形成损伤层;
图21是半导体衬底的第二表面的剖视图,该第二表面暴露于气态蚀刻剂,在第一侧上具有保护层,以形成损伤层;
图22是半导体衬底的第二表面的剖视图,该第二表面快速地局部冷却以形成损伤层;
图23是半导体衬底的第二表面的剖视图,该第二表面快速地局部加热以形成损伤层;并且
图24是半导体衬底的第二表面的剖视图,在第一表面快速地局部加热的同时,该第二表面快速地局部冷却,以形成损伤层。
具体实施方式
本公开、其各方面以及实施方式并不限于本文所公开的具体部件、组装工序或方法元素。本领域已知的符合预期半导体衬底及相关方法的许多附加部件、组装工序和/或方法元素将显而易见地与本公开的特定实施方式一起使用。因此,例如,尽管本发明公开了特定实施方式,但是此类实施方式和实施部件可以包括符合预期操作和方法的针对此类半导体衬底及相关方法的本领域已知的任何形状、尺寸、样式、类型、型号、版本、量度、浓度、材料、数量、方法元素、步骤等,以及实施部件和方法。
存在各种各样的半导体衬底类型,并且该半导体衬底类型在制造半导体器件过程中使用。可使用本文档中公开的原理处理的半导体衬底的非限制性示例包括单晶硅、二氧化硅、玻璃、绝缘体上硅、砷化镓、蓝宝石、红宝石、碳化硅、前述中的任一个的多晶形式或无定形形式,以及用于构造半导体器件的任何其他衬底类型。本文公开的特定实施方式可以使用碳化硅半导体衬底(碳化硅衬底)。在本文档中,术语“晶圆”也与“衬底”一起使用,因为晶圆是常见类型的衬底,但不是用于指代所有半导体衬底类型的专门术语。在各种实施方式中,作为非限制性示例,本文档中公开的各种半导体衬底类型可以是圆形、圆化、方形、矩形或任何其他封闭形状。
参见图1,示出了半导体衬底2的剖视图。如图所示,衬底2具有原始厚度4,该原始厚度在该衬底与最初从其切割下来或以其他方式与之分离的晶锭分离时产生。在处理衬底2以在该衬底上形成半导体器件之前或在处理之后,期望衬底2被减薄到厚度6。减薄的衬底可以为半导体器件的性能提供各种期望的特性,作为非限制性示例,诸如更低的导通电阻、更好的热性能、小的封装形状因数/厚度等。衬底的减薄也可以是由包括如下的因素驱使:由于衬底形成工艺限制或晶圆加工设备限制而无法使衬底与晶锭分离以产生低于一定厚度的衬底,以防止加工低于一定厚度的晶圆。可能存在许多原因促成对减薄半导体衬底的需要/兴趣。
半导体衬底的减薄通常使用背磨来完成,其中背磨轮被施加到半导体衬底的背面(“背面”是指衬底的没有在该衬底上形成半导体器件的一侧)并在圆形偏心的情况下操作以从晶圆的整个背侧均匀地去除材料。然而,一些背面研磨技术,诸如Taiko研磨,不会从晶圆的整个背侧去除所有材料,而是在减薄的晶圆周围留下了一个环(Taiko环),以给予该减薄的晶圆附加的支撑。在背磨之后的半导体衬底的最终厚度由各种因素决定,包括衬底本身的材料性质。
在本文档中使用碳化硅衬底作为示例给出了用于减薄半导体衬底的处理方法的各种示例。然而,这些原理可应用于许多其他半导体衬底类型,包括本文档中公开的任一种半导体衬底类型。
参见图1,衬底2具有第一表面(侧面)8和第二表面(侧面)10。在各种实施方式中,第一表面8可以是具有或将具有在其上形成的半导体器件的表面,并且第二表面10可以是可以被称为晶圆的“背侧”的表面。如图所示,激光束12辐照衬底2的第二表面10。激光束12的焦点14被设定为使其位于半导体衬底内的第二表面10下方。用于辐照第二表面10的激光的波长是特定半导体衬底的材料至少部分地光学透射的波长,无论是半透明的还是透明的。焦点14在衬底2中在焦点14处及该焦点周围产生损伤区域。损伤程度由许多因素决定,作为非限制性示例,包括激光的功率、材料的曝光持续时间、衬底的材料的吸附、衬底材料相对于激光方向的晶体学取向、衬底的原子结构,以及调节光能的吸收和/或引起的损伤或热向衬底中的传递的任何其他因素。
图1中所示的衬底2是碳化硅(SiC)衬底,并且因此可采用的激光波长可以是能够透射到SiC衬底材料中的任何波长。在特定实施方式中,波长可为1064nm。在各种实施方式中,激光光源可以是Nd:YAG脉冲激光或YVO4脉冲激光。在使用Nd:YAG激光的一个实施方式中,可以使用10微米的光斑尺寸和3.2W的平均功率以及80kHz的重复频率、4ns的脉冲宽度、聚焦透镜的0.45的数值孔径(NA)。在另一个实施方式中,可以以400kHz的重复频率、16W的平均功率、4ns的脉冲宽度、10微米的光斑直径和0.45的NA使用Nd:YAG激光。在各种实施方式中,激光的功率可以从约2W变化到约4.5W。然而,在其他实施方式中,激光功率可以小于2W或大于4.5W。
如图所示,激光的焦点14形成快速加热位置,并且可能造成焦点14处的材料完全或部分熔融。在SiC衬底的六边形单晶结构上的快速加热点和所得应力造成衬底材料沿着衬底的c平面开裂。取决于用于制造晶锭的单个SiC晶体的类型,c平面可以与第二表面成约1度至约6度的偏离角取向。在各种实施方式中,这个角度在制造晶锭时确定。在特定实施方案中,偏离角可以为约4度。
在操作期间,激光以脉冲操作操作,以在通过衬底的表面时产生许多重叠的脉冲光点。因此,在晶圆内形成连续/半连续改性材料层/带。在其他实施方式中,激光可以连续波模式而不是脉冲模式操作以产生改性材料带。如图所示,由焦点14引起的应力导致沿着c平面在一个或两个方向上或在两个方向上沿着SiC衬底2的c平面的材料开裂。在图1中,这些裂纹被示出为从以偏离角成角度的焦点14区域(其中改性层/带位于其中)扩散。在各种实施方式中,裂纹可以位于焦点14下方、焦点14上方,或从焦点14直接地扩散,这取决于激光的特性和将激光施加到材料的方法。在各种实施方式中,裂纹进入衬底的长度是所施加的激光的功率的函数。作为非限制性示例,焦点的深度被设定为在衬底中500μm;在激光功率为3.2W的情况下,从改性层/带的裂纹传播约为250μm;在激光功率为2W时,裂纹长度约为100μm;在激光功率设定为4.5W的情况下,裂纹长度为约350μm。
如图所示,衬底2可以在激光束12下方转位(或激光束12可以在衬底2上方转位,或者该衬底可以在该激光束下方和该激光束上方一起转位)以产生多个间隔开的位置16,其中已经引起对衬底的损伤。在多个间隔开的位置之间的宽度可以是进入晶圆的材料的裂纹长度的函数,和/或在最初扫描晶圆时形成的损伤层的量。作为非限制性示例,宽度可以设定在约进入晶圆的裂纹的长度与进入晶圆的裂纹的长度的约两倍之间。在晶圆的一侧上在晶圆上方扫描期间最初形成损伤层的情况下,可以最初减小间隔开的位置之间的宽度。通过非限制性示例,最初宽度可以设定为200μm,直到裂纹开始从改性层扩散,此时宽度(转位量)可以设定为400μm。作为非限制性示例,在激光(或在晶圆上方的激光)下方的晶圆的馈送速度可以是400mm/秒,但是在各种实施方式中可以使用更慢或更快的馈送速度。
尽管示出了多个间隔开的位置16,但是在各种实施方式中,激光束12可以不以转位方式施加,而是可以连续或基本上连续的方式施加到衬底的材料以在衬底中产生连续或基本上连续的损伤区/区域。这些损伤区域可以包括衬底材料的对应的连续裂纹或不连续的裂纹。在激光已经完成转位/通过半导体衬底材料之后,受激光辐照影响的多个间隔开的位置16或连续线/区域在半导体衬底内形成损伤层。
形成损伤层的目的是破坏半导体衬底材料的结构(在SiC的情况下,衬底的六方晶体结构)。然后在背磨操作期间通过背磨轮更容易地去除所得的破碎结构,因为半导体衬底的受损材料不再能够均匀地抵抗磨蚀/腐蚀过程。在各种实施方式中,可以在各种背磨参数中观察到损伤层的影响,作为非限制性示例,该各种背磨参数诸如增加半导体衬底的减薄速率、增加背磨轮的寿命、减少将半导体衬底减薄到所期望的厚度所需的时间、降低背磨轮上的磨损速率,或任何其他背磨工艺参数。对背磨参数的影响可以恰好在背磨工艺期间去除损伤层时观察到,或可以扩展超过与损伤层相关联的材料去除。
在各种实施方式中,在背磨之后已经去除损伤层之后可以重复用激光辐照半导体衬底的过程一次或多次,之后进行在每次激光辐照之后进行附加的背磨以去除新形成的损伤层,直到半导体衬底已经减薄到所期望的厚度。然而,在其他实施方式中,可以采用用激光进行两遍或更多遍来产生损伤层。在一些实施方式中,可以采用用焦点进行两遍或更多遍(其中焦点在半导体衬底中的不同深度处)以在半导体衬底的材料中形成多个损伤层或更大厚度的损伤层。这些不同的处理选项(包括多遍选项)将在本文档后面更深入地进行讨论。
参见图2,示出了SiC衬底18的另一个实施方式。像图1中的衬底一样,已经在跨衬底18的第二表面24转位的焦点22处使用激光辐照形成多个间隔开的位置20。如图所示,损伤层26通过多个间隔开的位置20和远离形成向附图页面中延伸的改性材料的线/层的位置20延伸的对应的裂纹28的作用形成。图2示出了在各种实施方式中损伤层26的形成如何发生在在其上形成有如器件层30所示的半导体器件的衬底上。取决于器件层中的材料性质,在各种实施方式中,穿过衬底的激光可以被反射回衬底18中,如由从器件层材料反射的反射线32所示。
图3示出了SiC衬底34,该SiC衬底是已经恰好使用如本文档中公开的激光辐照工艺与SiC晶锭分离的SiC晶圆。如图所示,c平面的作用是在分离之后在晶圆的表面上产生各种条纹36,这些条纹以偏离角(在这种情况下为约4度)延伸到SiC晶圆的材料中。晶圆的横截面上的条纹36的实际形状不是如图3所示的那样均匀的或均匀地间隔的,因为图3中的横截面的形状仅例示了条纹36的存在而不是这些条纹的形状。而且,在SiC晶圆的材料沿着形成到晶圆的材料中的裂纹的形状与晶锭分离时,随机地形成条纹,因此图3和本专利申请中的其他附图中所示的规则图案仅旨在示出条纹36在晶圆上的定位而不是这些条纹的实际形状。如图3所示,已经使用焦点设在位置40的一定深度处的激光在SiC衬底34的材料中形成第一多个间隔开的位置40。在焦点44在衬底34中小于第一深度的第二深度处的激光在衬底34上转位时,即将形成第二多个间隔开的位置38。如图所示,在两个不同的深度处使用不同的两遍的效果是形成比在仅一遍中形成的损伤层更厚的损伤层42。
参见图4,示出了在先前晶圆与SiC晶锭的先前分离之后已经与SiC晶锭分离的SiC晶圆46。该过程(假设在处理SiC晶圆46的去除之前未对SiC晶锭的顶表面进行磨削和抛光)造成晶圆46在晶圆46的第二表面50和第一表面52上都具有条纹48。如图所示,已经通过在焦点56处使用激光经由跨晶圆的第二表面50转位来辐照到晶圆的材料中来形成多个间隔开的位置54。多个间隔开的位置54通过裂纹60从位置58的形成/传播形来形成损伤层58。图4示出了在特定实施方式中已经如何将色散防止层62施加到晶圆56的第二表面50。该色散防止层62包括被设计成在激光穿过条纹48进入第二表面50的材料时减少或基本上消除激光的色散效应的材料。在各种实施方式中,该材料可以被设计成具有针对特定波长的激光的基本上类似于SiC(或正在处理的任何其他半导体衬底材料)的折射率的折射率。在其他实施方式中,基于用于减少和/或消除激光衍射的特定波长的激光来确定在第二表面上方的色散防止层的厚度。在特定实施方式中,在激光波长由λ表示的情况下,用于厚度(t)的公式可以是t=(λ/4)*(2n+1),其中n的范围在0与正整数之间。
在各种实施方式中,作为非限制性示例,色散防止层的材料可以是聚乙烯醇、非水溶性聚合物、水溶性聚合物、水溶性聚酯、水溶性苯酚、双酚氟、聚(甲基丙烯酸五溴苯基酯)、聚(甲基丙烯酸五溴苄基酯)、碘萘、溴萘、凝胶、膜、具有光透射性的聚酰亚胺、油和能够施加在晶圆上的任何其他具有光透射性的水或有机基材料。在色散防止层的各种实施方式中,可以使用纳米粒子,作为非限制性示例,该纳米粒子包括折射率为2.1的TiO2、折射率为2.3的ZrO2、或具有与衬底类似的折射率的任何其他材料。然而,在其他实施方式中,可不使用色散防止层62。
参见图5,示出了另一个SiC衬底64,在衬底64的第二表面70和第一表面72上具有与图4中所示的那些条纹的类似的条纹66、68。由于这个衬底64将在第二表面70和第一表面72上进行磨削和抛光,因此已经使用激光辐照来形成紧邻第二表面70的第一损伤层74和紧邻第一表面72的第二损伤层76。图5还示出了在各种实施方式中,激光78可以从衬底64的第一表面70侧施加而不使衬底翻转。图5示出了使用单个激光束连续地形成第一损伤层74和第二损伤层76(或反之亦然)的情况。在特定实施方式中,为了避免由损伤层中的裂纹和损伤层中的改性材料造成的衍射效应,首先将会形成第一损伤层74,接着形成第二损伤层76,其中激光从第二表面侧辐照。在激光从晶圆的第一表面侧辐照的情况下,将会使用相反路线。
图6示出了多个激光束80、82用于在衬底84的相对部分上通过跨晶圆转位来同时地形成第一损伤层86和第二损伤层88的情况。在各种实施方式中,这些激光束80、82在跨衬底84的中点间隔开的至少部分时间内转位。图7示出了衬底90,其中多个激光束92、94分别从第二侧96和第一侧98同时地辐照衬底,但是在衬底90的基本上在彼此上方(或下方)的对准定位的部分处。在从衬底的第二侧和第一侧进行辐照的各种实施方式中的激光束的特定对准可以由多种因素确定,作为非非限制性示例,包括激光功率、光学配置、吞吐量、损伤层厚度的改进,以及由工具配置、吞吐量或工艺有效性驱使的任何其他因素。
图8示出了另一个SiC衬底100,其中两个激光束102、104用于通过辐照衬底100的第二侧108来同时地形成损伤层106。如图所示,在该实施方式中,两个激光束102、104跨衬底的中点间隔开。在各种实施方式中,两个激光束102、104可以在衬底100的相对侧上开始并朝向中点朝向彼此转位;在其他情况下,它们可能在中点附近开始,并且远离彼此转位。图9示出了另一个SiC衬底110,其中两个激光束112、114用于在衬底110中同时地形成损伤层116,其中两个激光束紧密地间隔在一起。束112、114的间距可以像多个间隔开的位置120中的相邻位置一样接近,或可以是远离彼此的任何数量的间隔开的位置。在该实施方式中,并且在本文档中公开的所有其他多个激光束实施方式中,用于形成损伤层的两个或更多个激光束可以具有相同的特性,或作为非限制性示例,可以在以下方面中的一个或多个方面上彼此不同:激光类型、激光波长、光斑尺寸、功率、脉冲能量、脉冲宽度、重复速率/频率、转位速度、停留时间、进入衬底材料中的深度、数值孔径、平均功率和任何其他所期望的激光特性。而且,在各种实施方式中,两个或更多个激光束可以由相同或不同的激光设备生成。
参见图10,示出了半导体衬底122的示意图。这里示出的特定半导体衬底具有与SiC晶圆对应的两个晶圆平面,但是本文公开的原理可应用于许多不同的衬底类型。如图所示,示出了在用激光辐照衬底时激光所沿循的路径124,其中路径124指示发生光辐照和在衬底内形成焦点的位置。然而,在其他实施方式中,路径124可以示出激光在其跨衬底的表面行进以连续波而不是脉冲模式操作辐照晶圆时的路径。图10中所示的路径124是交替单遍路径,其中激光首先跨晶圆在y方向上转位,接着在x方向上转位,并且然后在跨晶圆的各阶中在相反的y方向上转位。在各种实施方式中,在x方向上的各阶的间距可以相同,如图10所示。然而,在其他实施方式中,各阶的间距可以在初始时段内或在x方向上跨晶圆的整个距离内在晶圆上发生变化,这取决于损伤层的形成方式。各阶的间距可以是本文档中公开的任何间距。
图11示出了已经使用交叉双遍路径30处理的半导体衬底128。在这里所示的路径的版本中,在第一遍期间首先由激光辐照路径,然后在第二遍期间再次由激光辐照路径。双遍路径的使用可以允许通过在各遍之间使衬底有时间进行冷却和/或以其他方式调整衬底结构来增强由激光辐射导致的裂纹扩散和其他损伤。这可以继而增强所形成的损伤层的厚度或其他所期望的特性。
参见图12,示出了已经使用螺旋单遍路径136处理的半导体衬底134。在各种实施方式中,可以采用螺旋路径的各种组合和布置,诸如多遍路径,并且可以使用各种形状和设计的螺旋(在螺旋的开始或结束处更紧密地布置的螺旋)和螺旋的各种重叠布置。此外,对于螺旋(和交替/交叉路径),沿着路径的激光辐照的脉冲频率可以沿着路径变化(在路径的开始、中间或结束处的更多的点,或在路径的不同于其他部分的部分中)。
图13示出了具有交叉双遍路径140的衬底138的另一个实施方式,其中第二遍成角度而不是与第一遍成约90度执行。可以通过各种因素确定第二遍相对于第一遍执行的角度,作为非限制性示例,包括在衬底中的结晶平面的取向、通过激光加工工具的所期望的吞吐速率、在损伤层中所期望的裂纹位置、以及影响激光处理的速度或功效的任何其他过程特性。需注意,在图13中,沿着激光辐照路径的位置中的一些在第一遍和第二遍之间是共同的,并且其他位置对于其中一遍是唯一的。
参见图14,示出了具有交叉双遍路径148的另一个实施方式的衬底146。如图所示,在该实施方式中,沿着第二遍的所有位置与第一遍的位置152基本上平行地取向,并且在两遍之间无共用的位置。在各种实施方式中,通过允许衬底材料在第二改性损伤层产生之前对第一遍的损伤作出反应,这种技术的使用可有助于在损伤层内扩散裂纹或其他损伤。图15示出了使用交叉双遍路径156处理衬底154的情况,该交叉双遍路径以与图14中所示的路径148相反的顺序执行。在各种实施方式中,双遍路径可以以不同的顺序从衬底到衬底执行,因为损伤层特性不受执行顺序影响。在其他实施方式中,执行双遍路径的顺序可能影响所形成的损伤层的特性,因此所有衬底必须以相同的顺序执行。在损伤层特性取决于双遍路径的执行顺序的情况下,这可能由多种因素引起,作为非限制性示例,包括衬底的晶面、相对于双遍路径的执行方向在一个平面中相对于在另一个平面中更高的原子量原子的对准、以及衬底和/或激光的任何其他材料特性。
可以使用本文档中公开的原理构造用于处理半导体衬底的许多不同单遍路径、双遍路径和多于两遍的路径。而且,可以使用本文公开的原理构造许多不同交叉、螺旋、交替、交替+螺旋、随机和半随机路径。采用何种路径取决于所期望的不同激光和衬底材料因素中的许多因素,以及用于加速背磨工艺的损伤层的所期望的特性。
参见图16,示出了衬底158的实施方式,该衬底上形成有损伤层160。由于在损伤层中存在成角度的裂纹162,因此这是SiC衬底。如图所示,衬底158在砂轮下方旋转,砂轮上具有多个齿164。砂轮的寿命取决于齿164在砂轮上保持可用长度(尺寸)多长时间。在图16中,示出了砂轮相对于衬底158的旋转方向。然而,在各种实施方式中,衬底可以相对于固定砂轮旋转,砂轮可以相对于固定衬底旋转,或砂轮和衬底可以相对于彼此旋转。在各种实施方式中,当砂轮使齿与衬底接触时,砂轮可以相对于衬底158执行各种轨道(圆形、偏心或其他)。因为损伤层的材料首先与齿接触,所以损伤层材料的减薄速率将快于未损伤材料的减薄速率,从而加快晶圆减薄的整体速率。而且,由于因损伤层材料在去除时磨损较少而造成对齿引起的磨损较少,因此砂轮的齿164的使用寿命可以增加。对于特定衬底类型,诸如碳化硅,衬底可以非常耐磨,因为它几乎与齿164本身的材料一样坚硬。因此,SiC衬底的背磨/减薄工艺花费大量时间并造成齿上的显著磨损,从而增加形成/减薄每个SiC晶圆的总成本。由于当前衬底形成技术一般产生比所需的更厚的SiC晶圆,该问题会加剧,因为所有晶圆厂处理设备被设计/校准成使用更厚的晶圆操作和/或晶圆分离工艺不能产生更薄的晶圆。由于这些因素,在磨削之前使用损伤层可以减少总循环时间和/或增加每个砂轮的寿命,从而在很大程度上降低每个晶圆的成本。
如先前所讨论,图17示出了在通过背磨去除损伤层之后的图16的衬底158,该衬底再次使用激光在第二表面166上进行二次辐照以形成第二损伤层168。图17示出了这个过程也可以重复附加的次数以使晶圆减到所期望的厚度,如由花括号170所示。因为损伤层160、168材料的去除速率可能远高于未受影响的整体材料的去除速率,所以在每个重复辐照步骤之间递归地/重复地背磨可以通过减少各种衬底、特别是SiC衬底的循环时间和/或可消耗的成本来适当地节省成本。
除了辐照半导体衬底的表面之外,可以采用各种其他方法来形成损伤层并相应地降低背磨成本。参见图18,示出了包括吸盘174的真空室172的横截面示意图,半导体衬底178已经联接到该吸盘。已经在衬底176上方激发/形成等离子体180,并且已经设定等离子体180中的操作条件以加速大量离子182从等离子体180下降到衬底176的第二表面178上。因为等离子体离子182的目标是在这些等离子体离子轰击表面时损伤衬底176的第二表面并损伤表面的内部结构,所以可以设定操作条件以使此类活动最大化。这些操作条件可能超出在蚀刻处理期间通常使用的操作条件,因为正常蚀刻处理必须避免对下面衬底材料的损伤,而在这里不成问题。可以采用各种气体来形成等离子体并进行离子轰击,作为非限制性示例,该各种气体包括He、Ne、Ar、Kr、Xe、氧体、氟、氮体、它们的任何组合,以及将不会趋于与衬底的材料进行化学反应而是通向衬底中的任何其他气体类型。当离子穿透衬底材料时,这些离子将与衬底的材料的结构进行相互作用并破坏衬底材料的结构,以形成更易去除的损伤层,如本文先前所述。在各种实施方式中,可以采用多个连续的等离子体处理和背磨步骤以使晶圆减薄,这类似于先前描述的多个激光辐照步骤。
参见图19,半导体衬底184的实施方式示出了使用离子注入工艺注入离子束186。在各种实施方式中,离子束具有>200keV的非常高的能量,并且与离子束相关联的电流可以最高至30mA或更高,以确保离子尽可能深地穿透到衬底的材料中并通过破坏衬底的材料的结构来产生那样宽的损伤层。可以采用各种注入工艺,并且在各种实施方式中,可以采用多个注入/背磨步骤。作为非限制性示例,可用于注入的离子的示例可以包括氮、硼、氩和不太可能与被注入的特定半导体衬底的材料发生化学反应的任何其他离子类型。还可以基于离子的破坏被注入的衬底的原子结构的能力来选择离子类型。在各种实施方式中,可以使用使用质子束或其他亚原子粒子束的注入。在各种实施方式中,可以利用实现离子或粒子穿透的基本上正方形(BOX)轮廓的注入参数组,以最大化损伤层的深度/均匀性。
图20示出了浸入充满液体192的槽190中的半导体衬底188。衬底188的一侧覆盖有保护层194(膜、片、沉积膜、喷涂或旋涂涂层等)以防止该衬底接触液体192。液体192可以包括各种化学化合物中的任一种化学化合物,该各种化学化合物设计成与衬底188的特定材料的结构发生化学相互作用,作为非限制性示例,诸如酸、碱、电子受体、电子供体、选择性地与碳发生反应的化合物、选择性地与硅发生反应的化合物、选择性地与半导体衬底188的材料的特定晶面发生反应的化合物、氢氟酸、磷酸、硝酸、乙酸和能够损伤衬底188的第二表面196的任何其他化学物质。在这些不同实施方式中,液体用于在衬底188的材料中产生损伤层,该损伤层然后如先前所讨论可以更容易地从衬底188背磨掉。在各种实施方式中,可以在减薄工艺中使用在晶圆上的多遍蚀刻/背磨。
参见图21,示出了半导体衬底198,该半导体衬底被支撑在加热炉202中,其中保护层204联接到晶圆的一侧以防止该半导体衬底接触加热炉202中的气体。将气态蚀刻剂204引入加热炉202中,并且该气态蚀刻剂被设计成与衬底198的第二表面206发生反应,以在衬底中形成损伤层。在各种实施方式中,可以采用各种气态蚀刻剂,作为非限制性示例,诸如可以在各种实施方式中利用盐酸、发烟硝酸、硫酸、氢氟酸、强碱和任何其他气态蚀刻剂。垂直扩散加热炉和水平扩散加热炉都可以用于一次处理许多个衬底,或在各种实施方式中,可以采用单个衬底室。而且,如先前所讨论,当衬底被减薄到所期望的厚度时,可以采用在衬底上的多遍蚀刻/背磨。
参见图22,示出了与快速局部冷却装置210联接的衬底208的实施方式。如图所示,快速热冷却装置210被设计成快速冷却衬底208在晶圆中的所期望的深度212处的一部分。基于衬底208的材料的热膨胀系数,冷却的结果可以使衬底208的材料的高应力达到所期望的深度。在短时间段内的高应力条件使衬底的材料的破裂和损伤达到所期望的深度212,从而形成损伤层。然后可以在衬底208通过背磨与快速局部冷却装置210脱离之后去除损伤层。与用于形成损伤层的其他方法一样,可以在减薄衬底208的过程中采用多个冷却和背磨循环。快速局部冷却装置210可以采取许多不同形式并采用各种结构。例如,在一个实施方式中,液氮、氨或另一种液化的冷却剂可以通向联接到衬底208的分配板214中。在各种实施方式中,分配板可以在接触衬底208之前预冷却,或可以在联接到衬底之后冷却。在各种实施方式中,可以使用中间材料/结构将衬底208联接到分配板/冷却板214,作为非限制性示例,该中间材料/结构包括导热油脂、水溶性凝胶、粘合剂、磁性联轴器、夹具、以及将衬底保持到分配板的任何其他系统或方法。
图23示出了由热源[由图23中的光源218表示,但是在各种实施方式中,热源也可以是导热/对流热源(电气、燃烧、等离子体等)]快速地局部加热的半导体衬底216。如图所示,由于基于热膨胀系数效应的材料的高应力,衬底216的快速局部加热造成衬底的结构的损伤下降到在衬底内的某个水平。这从衬底的第二侧222在衬底中形成损伤层220。如先前所讨论,在对损伤层220的材料的背磨之后,可以在将衬底216减薄到所期望的厚度的过程中利用附加的快速局部加热/背磨步骤。与本文档中讨论的其他损伤引发过程一样,背磨步骤的数量取决于通过所采用的特定损伤技术形成的损伤层的深度。可使用各种设备类型来进行快速热加热,作为非限制性示例,该各种设备类型包括使用光辐照、在预加热烤箱板上的短停留时间的快速热退火(RTA)设备,将过热气体射流施加到衬底的第二表面的烤箱,以及设计用于在非常短的时间段内快速加热衬底的第二侧的任何其他系统。
参见图24,示出了快速地局部加热半导体衬底224的第一侧230、同时快速地局部冷却衬底224的第二侧232的系统的实施方式。用于快速地局部冷却的系统可以是本文档中公开的任何系统,用于快速地局部加热衬底的系统也是如此。同时地采用快速局部加热和快速局部冷却的系统可以分别形成与衬底的第二侧232和第一侧230相邻的损伤层234、236。这可以简单地通过使背磨工具能够在两个单独的背磨步骤中从晶圆的两侧去除损伤层来允许晶圆更快地减薄,从而允许在每个减薄循环中可能去除多达两倍的损伤层材料。然而,在其他实施方式中,可以根据半导体衬底的材料的热膨胀系数来设计该技术的使用,以产生与衬底224的第一表面230或第二表面232相邻的更宽的损伤层238。作为非限制性示例,这个更宽的损伤层可以源于衬底的材料内的峰值温度的位置、在衬底的材料内产生的瞬态热梯度的峰值高温或峰值低温的位置、从低温到高温或从高温到低温的温度变化的持续时间、或衬底的材料内的任何其他瞬态热现象。
尽管已经参见图24描述了同时快速局部加热和快速局部冷却的使用,但是在其他实施方式中,加热或冷却可以不与快速冷却或快速加热同时地进行。相反,可以使用加热系统或冷却系统使衬底224达到相对于环境温度的稳态高温或低温,并且然后使衬底224分别经受快速局部冷却或快速局部加热过程。使用预加热或预冷却衬底可有助于加宽损伤层的宽度或通过增加快速热加热或冷却过程之间的局部温度梯度来增加晶圆被快速热处理的那侧的损伤层中的损伤。可以使用本文档中公开的原理构造各种潜在变化。
在本文档中已经公开了形成损伤层的各种方法和形成损伤层的技术。尽管这些已经分别进行了描述,但是在各种半导体衬底减薄方法和系统中,各种方法的任何组合可以在各种实施方式中以组合的形式一起利用。作为非限制性示例,可以首先使用本文档中公开的激光辐照方法中的任一种形成一个或多个损伤层,并且然后可以使用离子轰击、快速加热/快速冷却或它们的任何组合进一步形成损伤层。可以使用本文公开的原理构造使用本文档中公开的不同损伤层形成方法的各种组合的各种损伤层形成方法。
本文档中公开的各种方法实施方式包括通过存在本文公开的损伤层来增加背磨轮的寿命。
在本文公开的各种方法实施方式中,在背磨轮磨削损伤层时,减薄速率增加。
本文公开的方法实施方式可以包括环绕多个间隔开的位置中的每个位置在半导体衬底中形成一个或多个裂纹。
在本文公开的各种方法实施方式中使用的用于激光辐照的预定义路径可以是交替单遍路径、交叉单遍路径、螺旋单遍路径、交替双遍路径、交叉双遍路径、螺旋双遍路径、随机单遍路径、随机双遍路径、单遍路径、两遍或更多遍路径、交叉单遍路径、交叉双遍路径、重叠单遍路径、重叠双遍路径或它们的任何组合。
在以上描述中提到的半导体衬底减薄方法和系统的特定实施方式以及实施部件、子部件、方法和子方法的情况下,应当显而易见的是,可以在不脱离其实质的情况下作出多种修改,并且这些实施方式、实施部件、子部件、方法和子方法可应用于其他半导体衬底减薄方法和系统。

Claims (9)

1.一种减薄半导体衬底的方法,包括:
提供半导体衬底;
引起对所述半导体衬底的与所述半导体衬底的表面相邻的一部分的损伤,从而形成损伤层;
背磨所述半导体衬底的所述表面;以及
在背磨所述半导体衬底的所述表面之后,引起对所述半导体衬底的与所述表面相邻的一部分的损伤,从而形成第二损伤层,以及背磨所述半导体衬底的所述表面,以去除至少所述第二损伤层;或者在引起对所述半导体衬底的一部分的损伤之后,在背磨所述半导体衬底的所述表面之前,再次引起对所述半导体衬底的与所述表面相邻的一部分的损伤。
2.根据权利要求1所述的方法,其中引起对所述半导体衬底的所述部分的损伤还包括沿着所述表面在多个间隔开的位置处在所述半导体衬底内的焦点处用激光束辐照所述表面,以形成所述损伤层。
3.根据权利要求2所述的方法,其中所述半导体衬底是碳化硅。
4.根据权利要求1所述的方法,其中通过存在损伤层增加了背磨轮的寿命,或者在背磨轮磨削损伤层时减薄速率增加。
5.根据权利要求1所述的方法,其中形成所述损伤层还包括以下项中的一项:
用来自与第二表面相邻的等离子体的多个离子轰击所述表面,以形成所述损伤层;
用多个离子注入所述表面以形成所述损伤层;
将所述表面暴露于蚀刻剂以形成所述损伤层;
局部地快速冷却所述表面以形成所述损伤层;
局部地快速加热所述表面以形成所述损伤层;
在局部地快速冷却第二表面的同时,局部地快速加热第一表面,以形成所述损伤层;
在局部地快速冷却第一表面的同时,局部地快速加热第二表面,以形成所述损伤层;或者
以上各项的任何组合。
6.一种制备用于减薄的半导体衬底的方法,所述方法包括:
提供半导体衬底;
在所述半导体衬底的与所述半导体衬底的表面相邻的一部分中形成损伤层,所述损伤层被配置为在背磨轮磨削所述损伤层时增加减薄速率;以及
在背磨所述半导体衬底的所述表面之后,引起对所述半导体衬底的与所述表面相邻的一部分的损伤,从而形成第二损伤层,以及背磨所述半导体衬底的所述表面,以去除至少所述第二损伤层;或者在引起对所述半导体衬底的一部分的损伤之后,在背磨所述半导体衬底的所述表面之前,再次引起对所述半导体衬底的与所述表面相邻的一部分的损伤。
7.根据权利要求6所述的方法,其中在所述半导体衬底的与所述表面相邻的所述部分中形成所述损伤层还包括沿着所述表面在多个间隔开的位置处在所述半导体衬底内的焦点处用激光束辐照所述表面,以形成所述损伤层。
8.根据权利要求7所述的方法,其中所述衬底是碳化硅。
9.根据权利要求6所述的方法,其中在所述半导体衬底的与所述表面相邻的所述部分中形成所述损伤层还包括以下项中的一项:
用来自与第二表面相邻的等离子体的多个离子轰击所述表面,以形成所述损伤层;
用多个离子注入所述表面以形成所述损伤层;
将所述表面暴露于蚀刻剂以形成所述损伤层;
局部地快速冷却所述表面以形成所述损伤层;
局部地快速加热所述表面以形成所述损伤层;
在局部地快速冷却第二表面的同时,局部地快速加热第一表面,以形成所述损伤层;
在局部地快速冷却表面的同时,局部地快速加热第二表面,以形成所述损伤层;或者
以上各项的任何组合。
CN201910315313.9A 2018-04-20 2019-04-19 半导体晶圆减薄系统和相关方法 Active CN110391137B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/958,123 2018-04-20
US15/958,123 US10388526B1 (en) 2018-04-20 2018-04-20 Semiconductor wafer thinning systems and related methods

Publications (2)

Publication Number Publication Date
CN110391137A CN110391137A (zh) 2019-10-29
CN110391137B true CN110391137B (zh) 2023-10-27

Family

ID=67620743

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910315313.9A Active CN110391137B (zh) 2018-04-20 2019-04-19 半导体晶圆减薄系统和相关方法

Country Status (3)

Country Link
US (3) US10388526B1 (zh)
CN (1) CN110391137B (zh)
DE (1) DE102019002761A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388526B1 (en) * 2018-04-20 2019-08-20 Semiconductor Components Industries, Llc Semiconductor wafer thinning systems and related methods
JP7327920B2 (ja) * 2018-09-28 2023-08-16 株式会社ディスコ ダイヤモンド基板生成方法
KR20210081403A (ko) * 2018-10-30 2021-07-01 하마마츠 포토닉스 가부시키가이샤 레이저 가공 장치 및 레이저 가공 방법
US11897056B2 (en) 2018-10-30 2024-02-13 Hamamatsu Photonics K.K. Laser processing device and laser processing method
JP7120904B2 (ja) 2018-10-30 2022-08-17 浜松ホトニクス株式会社 レーザ加工装置及びレーザ加工方法
CN111180334A (zh) * 2020-01-15 2020-05-19 长江存储科技有限责任公司 半导体基底减薄方法
US20220020705A1 (en) 2020-07-20 2022-01-20 Western Digital Technologies, Inc. Semiconductor wafer thinned by stealth lasing
CN113858033B (zh) * 2021-09-09 2022-12-20 浙江富芯微电子科技有限公司 提升晶片研磨后平整度的方法及研磨机
CN115631994B (zh) * 2022-12-08 2023-02-28 苏州锴威特半导体股份有限公司 碳化硅肖特基二极管的衬底减薄方法和制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014011445A (ja) * 2012-07-03 2014-01-20 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2014033163A (ja) * 2012-08-06 2014-02-20 Disco Abrasive Syst Ltd ウェーハの分割方法
CN106064425A (zh) * 2015-04-15 2016-11-02 株式会社迪思科 晶片的生成方法
CN106363824A (zh) * 2015-07-21 2017-02-01 株式会社迪思科 晶片的薄化方法
JP2017024188A (ja) * 2015-07-16 2017-02-02 株式会社ディスコ ウエーハの生成方法
CN107293516A (zh) * 2016-04-12 2017-10-24 株式会社迪思科 晶片的加工方法
CN107649785A (zh) * 2017-09-22 2018-02-02 北京世纪金光半导体有限公司 一种晶圆减薄方法及装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4399960B2 (ja) 2000-05-31 2010-01-20 株式会社デンソー 工作物の切断方法
JP4860113B2 (ja) * 2003-12-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP6395632B2 (ja) 2015-02-09 2018-09-26 株式会社ディスコ ウエーハの生成方法
JP6395633B2 (ja) 2015-02-09 2018-09-26 株式会社ディスコ ウエーハの生成方法
JP6395634B2 (ja) 2015-02-09 2018-09-26 株式会社ディスコ ウエーハの生成方法
JP6444207B2 (ja) 2015-02-17 2018-12-26 株式会社ディスコ 六方晶単結晶基板の検査方法及び検査装置
JP6425606B2 (ja) 2015-04-06 2018-11-21 株式会社ディスコ ウエーハの生成方法
JP6429715B2 (ja) 2015-04-06 2018-11-28 株式会社ディスコ ウエーハの生成方法
JP6494382B2 (ja) 2015-04-06 2019-04-03 株式会社ディスコ ウエーハの生成方法
JP6548944B2 (ja) 2015-04-09 2019-07-24 株式会社ディスコ レーザー加工装置
JP6456228B2 (ja) 2015-04-15 2019-01-23 株式会社ディスコ 薄板の分離方法
JP6472333B2 (ja) 2015-06-02 2019-02-20 株式会社ディスコ ウエーハの生成方法
JP6482389B2 (ja) 2015-06-02 2019-03-13 株式会社ディスコ ウエーハの生成方法
JP6478821B2 (ja) 2015-06-05 2019-03-06 株式会社ディスコ ウエーハの生成方法
JP6552898B2 (ja) 2015-07-13 2019-07-31 株式会社ディスコ 多結晶SiCウエーハの生成方法
JP6482423B2 (ja) 2015-07-16 2019-03-13 株式会社ディスコ ウエーハの生成方法
JP6472347B2 (ja) 2015-07-21 2019-02-20 株式会社ディスコ ウエーハの薄化方法
JP6486239B2 (ja) 2015-08-18 2019-03-20 株式会社ディスコ ウエーハの加工方法
JP6486240B2 (ja) 2015-08-18 2019-03-20 株式会社ディスコ ウエーハの加工方法
JP6633326B2 (ja) 2015-09-15 2020-01-22 株式会社ディスコ 窒化ガリウム基板の生成方法
JP6562819B2 (ja) 2015-11-12 2019-08-21 株式会社ディスコ SiC基板の分離方法
JP6602207B2 (ja) 2016-01-07 2019-11-06 株式会社ディスコ SiCウエーハの生成方法
JP6654435B2 (ja) 2016-01-07 2020-02-26 株式会社ディスコ ウエーハ生成方法
JP6604891B2 (ja) 2016-04-06 2019-11-13 株式会社ディスコ ウエーハの生成方法
JP6690983B2 (ja) 2016-04-11 2020-04-28 株式会社ディスコ ウエーハ生成方法及び実第2のオリエンテーションフラット検出方法
JP6789675B2 (ja) 2016-06-02 2020-11-25 ローム株式会社 半導体発光素子およびその製造方法
JP6669594B2 (ja) 2016-06-02 2020-03-18 株式会社ディスコ ウエーハ生成方法
JP6636860B2 (ja) 2016-06-02 2020-01-29 三菱電機エンジニアリング株式会社 抵抗値測定回路
JP6678522B2 (ja) 2016-06-10 2020-04-08 株式会社ディスコ ウエーハ生成方法及び剥離装置
US10388526B1 (en) * 2018-04-20 2019-08-20 Semiconductor Components Industries, Llc Semiconductor wafer thinning systems and related methods

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014011445A (ja) * 2012-07-03 2014-01-20 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2014033163A (ja) * 2012-08-06 2014-02-20 Disco Abrasive Syst Ltd ウェーハの分割方法
CN106064425A (zh) * 2015-04-15 2016-11-02 株式会社迪思科 晶片的生成方法
JP2017024188A (ja) * 2015-07-16 2017-02-02 株式会社ディスコ ウエーハの生成方法
CN106363824A (zh) * 2015-07-21 2017-02-01 株式会社迪思科 晶片的薄化方法
CN107293516A (zh) * 2016-04-12 2017-10-24 株式会社迪思科 晶片的加工方法
CN107649785A (zh) * 2017-09-22 2018-02-02 北京世纪金光半导体有限公司 一种晶圆减薄方法及装置

Also Published As

Publication number Publication date
CN110391137A (zh) 2019-10-29
US11152211B2 (en) 2021-10-19
US20190326117A1 (en) 2019-10-24
US10665458B2 (en) 2020-05-26
US10388526B1 (en) 2019-08-20
US20200243337A1 (en) 2020-07-30
DE102019002761A1 (de) 2019-10-24

Similar Documents

Publication Publication Date Title
CN110391137B (zh) 半导体晶圆减薄系统和相关方法
TWI637433B (zh) 使用雷射處理及溫度引起之應力的組合式晶圓製造方法
KR101358672B1 (ko) 극초단 펄스 레이저를 이용한 투명시편 절단방법 및 다이싱 장치
US8212180B2 (en) Method for severing brittle flat materials by laser beam with previously produced traces
CN101454875A (zh) 使用辐照退火制造的绝缘体上半导体结构
TWI502764B (zh) The processing method of the substrate with LED pattern
WO2014030519A1 (ja) 加工対象物切断方法
CN102918642A (zh) 用于改善晶圆单一化的方法及装置
JP2010082645A (ja) レーザスクライブ方法及びレーザスクライブ装置
TW201523696A (zh) 用於增進自固體分離固體層的裂縫起始點或裂縫導引部的生成
WO2020130109A1 (ja) レーザ加工方法、及び、半導体部材製造方法
JP5942828B2 (ja) 半導体装置の製造方法
WO2014030517A1 (ja) 加工対象物切断方法
JP2008244435A (ja) 選択された注入角度を用いて線形加速器工程を使用した材料の自立膜の製造方法および構造
TW201137952A (en) Device and method for doping of semiconductor materials
US9704712B1 (en) Method of making a semiconductor device formed by thermal annealing
EP3467159A1 (en) Substrate manufacturing method
JP6875441B2 (ja) 炭化ケイ素含有結晶基板の処理方法、炭化ケイ素チップ、及び処理チャンバー
WO2020130108A1 (ja) レーザ加工方法、及び、半導体デバイス製造方法
JP5625184B2 (ja) チップの製造方法
WO2020129569A1 (ja) レーザ加工方法、半導体部材製造方法、及び半導体対象物
TWI843367B (zh) 晶圓的回收方法
Qiao Laser annealing on wafer
JP2012139700A (ja) レーザ加工方法およびレーザ加工装置
RU2035802C1 (ru) Способ лазерного геттерирования полупроводниковых пластин

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant