CN110047548B - 非易失性存储器装置及在其中执行擦除操作的方法 - Google Patents

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Abstract

公开一种非易失性存储器装置及在其中执行擦除操作的方法。将擦除电压施加到选择的串组的沟道以仅擦除选择的串组。通过对单元串进行分组来减少擦除操作的单位容量，以减少用于存储元数据的备用块的大小和数量，从而减小非易失性存储器装置的大小。通过控制擦除一些单元串而不擦除其他单元串来延长非易失性存储器装置的寿命。在一些实施例中，用于擦除的单元串的控制包括允许一些控制线浮置。在一些实施例中，具有不同的阈值和适当施加的电压的地选择晶体管用于控制特定单元串的擦除。在一些实施例中，字线偏置被不同地施加到特定单元串的部分，以仅擦除特定单元串的部分。

Description

非易失性存储器装置及在其中执行擦除操作的方法
本申请要求于2018年1月16日提交到韩国知识产权局的第10-2018-0005523号韩国专利申请的优先权，所述韩国专利申请的公开通过引用完整地包含于此。
技术领域
示例实施例总体涉及半导体集成电路，更具体地讲，涉及一种非易失性存储器装置及在非易失性存储器装置中执行擦除操作的方法。
背景技术
即使电源断开，非易失性存储器装置也可保持存储的数据。在易失性存储器装置广泛用作各种设备的主存储器的同时，非易失性存储器装置广泛用于在各种电子装置(诸如，计算机、移动装置等)中存储程序代码和/或数据。近来，已经开发了诸如垂直NAND存储器装置的三维结构的非易失性存储器装置，以增加非易失性存储器装置的集成度和存储容量。根据集成度和存储容量的增加，与同时擦除的存储单元的最小数量相应的擦除操作的单位容量增加。
发明内容
一些示例实施例可提供一种能够减少擦除操作的单位容量的非易失性存储器装置和执行擦除操作的方法。
根据示例实施例，在一种在非易失性存储器装置中执行擦除操作的方法中，存储块中的多个单元串被划分为多个串组，并且擦除电压被选择性地施加到所述多个单元串中与擦除地址相应的选择的串组的沟道，以仅擦除选择的串组。
单元串是存储单元的集合。在一些实施例中，存储单元是NAND存储单元。存储单元可以类似于晶体管。例如，存储单元可包括源极、栅极、漏极并且可以构建在基底上。源极和栅极之间的区域可被称为沟道。栅极可包括控制栅极和浮置栅极。通常，控制栅极可被称为存储单元的栅极。浮置栅极的状态确定存储单元是否已被编程。沟道可被称为基底。给定单元串的局部基底可被称为半导体基底中的阱。在一些实施例中，通过控制给定单元串的阱的局部电压，擦除给定单元串，而不擦除与其他阱相关联的单元串。因此，改善了擦除所需的时间。
此外，关于存储单元，靠近栅极、浮置栅极、源极和漏极的基底的部分可被称为存储单元的沟道。单元串的沟道的集合可被称为单元串的沟道。
根据示例实施例，在一种在非易失性存储器装置中执行擦除操作的方法中，存储块中的多个单元串被分成多个串组，擦除电压被施加到所述多个单元串的共源极线和位线中的至少一个，并且所述多个单元串中的与擦除地址相应的选择的串组的沟道电连接到共源极线和位线中的所述至少一个，以仅擦除选择的串组。
根据示例实施例，一种非易失性存储器装置包括存储块和控制电路。存储块包括多个单元串，多个存储单元沿垂直方向设置在所述多个单元串中的每个单元串中，并且所述多个单元串被划分为多个串组。控制电路选择性地将擦除电压施加到所述多个单元中与擦除地址相应的选择的串组的沟道，以仅擦除选择的串组。
在此提供一种在非易失性存储器装置中执行擦除操作的方法。所述非易失性存储器装置包括存储块，存储块包括多个单元串，所述多个单元串包括第一串组和第二串组，第一串组包括在垂直方向上设置的第一多个存储单元，第二串组包括在垂直方向上设置的第二多个存储单元，其中，第一串组与第一沟道相关联，第二串组与第二沟道相关联。所述方法包括：形成与第一串组相应的擦除地址；基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道。在一些实施例中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：将擦除电压施加到所述多个单元串的共源极线；在将擦除电压施加到共源极线的同时，导通第一串组的第一地选择晶体管；截止第二串组的第二地选择晶体管。
在一些实施例中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：将擦除电压施加到所述多个单元串的位线；在将擦除电压施加到位线的同时，导通第一串组的第一串选择晶体管；截止第二串组的第二串选择晶体管。
在一些实施例中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：将擦除电压施加到所述多个单元串的共源极线；将擦除电压施加到所述多个单元串的位线；导通第一串组的第一地选择晶体管；导通第一串组的第一串选择晶体管；截止第二串组的第二地选择晶体管；截止第二串组的第二串选择晶体管。
在一些实施例中，导通第一地选择晶体管的步骤包括：将第一控制信号施加到栅极层中的第一地选择线，其中，栅极层包括第一地选择晶体管；其中，第一地选择线结合到第一地选择晶体管的第一栅电极。
在一些实施例中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：将擦除电压施加到所述多个单元串的共源极线；将与第一串组相应的第一地选择线的第一电压保持在低于参考电压的导通电压，参考电压对应于擦除电压减去第一地选择晶体管的阈值电压；将与第二串组相应的第二地选择线的第二电压保持在高于参考电压的截止电压。
在一些实施例中，在从将擦除电压施加到共源极线的时间点过去参考延迟时间之后，将第一地选择线浮置，并且在参考延迟时间过去之前，将第二地选择线浮置。
在一些实施例中，在将擦除电压施加到共源极线的同时，将导通电压施加到第一地选择线作为偏置电压，并且在将擦除电压施加到共源极线的同时，将截止电压施加到第二地选择线作为偏置电压。
在一些实施例中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：将低于参考电压VREF的导通电压VGON施加到第一串组的第一地选择晶体管的第一栅电极，其中，VREF等于擦除电压减去晶体管阈值电压；将高于参考电压VREF的导通电压VGOFF施加到第二串组的第二地选择晶体管的第二栅电极。
在一些实施例中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：在施加VGOFF之后施加VGON。
在一些实施例中，第一串组包括在垂直方向上设置的多个子块，并且存储块包括设置在所述多个子块之间的边界层中的多个中间开关晶体管。
在一些实施例中，所述方法包括：基于擦除地址和施加擦除电压的存储块的末端，以串组为单位选择性地对所述多个中间开关晶体管进行开关；基于擦除地址，选择性地擦除边界层之下的第一串组的第一组部分和边界层之上的第一串组的第二组部分中的一个。
在一些实施例中，选择性地对所述多个中间开关晶体管进行开关的步骤包括：当将擦除电压施加到所述多个单元串的共源极线，并且仅擦除第一串组的第一组部分时，截止第一串组的中间开关晶体管；当将擦除电压施加到共源极线，并且擦除第一串组的第二组部分时，导通第一串组的中间开关晶体管。
在一些实施例中，选择性地对所述多个中间开关晶体管进行开关的步骤包括：当将擦除电压施加到所述多个单元串的位线，并且擦除第一串组的第一组部分时，导通第一串组的中间开关晶体管；当将擦除电压施加到位线，并且仅擦除第一串组的第二组部分时，截止第一串组的中间开关晶体管。
在一些实施例中，选择性地对所述多个中间开关晶体管进行开关的步骤包括：当将擦除电压施加到所述多个单元串的共源极线和位线，并且仅擦除第一串组的第一组部分和第一串组的第二组部分中的一个时，截止所述多个单元串的所有中间开关晶体管。
在一些实施例中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：当仅擦除第一串组的第一组部分时：i)导通第一串组的第一地选择晶体管，并且截止第一串组的第二选择的串选择晶体管；ii)将截止电压施加到设置在第一串组和第二串组之间的中间开关线；iii)将擦除电压施加到共源极线和位线。
在一些实施例中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：当仅擦除第一串组的第二组部分时：i)截止第一串组的第一地选择晶体管，并且导通第一串组的第一串选择晶体管；ii)将截止电压施加到设置在第一串组和第二串组之间的中间开关线；iii)将擦除电压施加到共源极线和位线。
在一些实施例中，将擦除许可电压施加到在第一组部分和第二组部分中将被擦除的选择的组部分的字线，并且将擦除禁止电压施加到未选择的组部分的字线。
在所述方法的附加实施例中，将擦除电压施加到第一沟道的至少一部分的步骤包括：将低于参考电压VREF的导通电压VGON施加到第一串组的第一地选择晶体管的第一栅电极，其中，VREF等于擦除电压减去晶体管阈值电压；将高于参考电压VREF导通电压VGOFF施加到第二串组的第二地选择晶体管的第二栅电极。此外，在一些实施例中，将擦除电压施加到第一沟道的至少一部分的步骤包括：在施加VGOFF之后施加VGON。
在所述方法的另一实施例中，第一串组包括在垂直方向上设置的多个子块；存储块包括在所述多个字块之间的边界层中设置的多个中间开关晶体管。此外，在一些实施例中，所述方法包括：基于擦除地址和施加擦除电压的存储块的末端，以串组为单位选择性地对所述多个中间开关晶体管进行开关；基于擦除地址，选择性地擦除边界层之下的第一串组的第一组部分和边界层之上的第一串组的第二组部分中的一个。此外，在一些实施例中，选择性地对所述多个中间开关晶体管进行开关的步骤包括：当将擦除电压施加到所述多个单元串的共源极线，并且仅擦除第一串组的第一组部分时，截止第一串组的中间开关晶体管；当将擦除电压施加到共源极线，并且擦除第一串组的第二组部分时，导通第一串组的中间开关晶体管。
在一些实施例中，选择性地对所述多个中间开关晶体管进行开关的步骤包括：当将擦除电压施加到所述多个单元串的位线，并且擦除第一串组的第一组部分时，导通第一串组的中间开关晶体管；当将擦除电压施加到位线，并且仅擦除第一串组的第二组部分时，截止第一串组的中间开关晶体管。此外，在一些实施例中，选择性地对所述多个中间开关晶体管进行开关的步骤包括：当将擦除电压施加到所述多个单元串的共源极线和位线，并且仅擦除第一串组的第一组部分和第一串组的第二组部分中的一个时，截止所述多个单元串的所有中间开关晶体管。此外，在一些实施例中，选择性地对所述多个中间开关晶体管进行开关的步骤包括：当仅擦除第一串组的第一组部分时：i)导通第一串组的第一地选择晶体管，并且截止第一串组的第二选择的串选择晶体管；ii)将截止电压施加到设置在第一串组和第二串组之间的中间开关线；iii)将擦除电压施加到共源极线和位线。
在其他实施例中，将擦除电压施加到第一沟道的至少一部分的步骤包括：当仅擦除第一串组的第二组部分时：i)截止第一串组的第一地选择晶体管，并且导通第一串组的第一串选择晶体管；ii)将截止电压施加到设置在第一串组和第二串组之间的中间开关线；iii)将擦除电压施加到共源极线和位线。
在一些实施例中，将擦除许可电压施加到在第一组部分和第二组部分中将被擦除的选择的组部分的字线，并且将擦除禁止电压施加到未选择的组部分的字线。
本公开还提供一种在非易失性存储器装置中执行擦除操作的方法，所述非易失性存储器装置包括一个或多个存储块，每个存储块包括多个单元串，多个存储单元沿垂直方向设置在每个单元串中，所述方法包括：将擦除电压施加到多个单元串的共源极线和位线中的至少一个；将在所述多个单元串中与擦除地址相应的选择的串组的沟道电连接到共源极线和位线中的所述至少一个，以仅擦除选择的串组。
此外，本公开提供一种非易失性存储器装置的描述，所述非易失性存储器装置包括：存储块，存储块包括多个单元串，多个存储单元沿垂直方向设置在所述多个单元串中的每个单元串中，所述多个单元串被划分为包括第一串组和第二串组的多个串组，第一串组包括第一沟道，第二串组包括第二沟道；控制电路，被配置为：选择性地将擦除电压施加到在所述多个单元串中与擦除地址相应的第一串组的第一沟道，以擦除第一串组而不擦除第二串组。
本公开还提供一种擦除闪存的第一单元串的方法，其中，所述闪存包括第一单元串和第二单元串，所述方法包括：将字线WL保持在地电平VERSWL；从第一时间到第二时间将第一地选择线保持在地电平，其中，第一地选择线与第一单元串相关联；在第一时间开始将第二地选择线浮置，其中，第二地选择线与第二单元串相关联；在第一时间开始将擦除电压VERS施加到共源极线，其中，共源极线与第一单元串相关联并与第二单元串相关联；在第二时间之后将第一地选择线浮置，其中，第二时间在第一时间之后。
提供了另一种方法，包括擦除闪存的第一单元串的第一部分的方法，其中，闪存包括第一单元串和第二单元串，所述方法包括：将截止电压VSOFF施加到第一单元串的第一源极选择线；将VSOFF施加到第二单元串的第二源极选择线；将擦除许可电压VERSWL施加到第一存储单元，其中，第一单元串的第一部分包括第一存储单元；将擦除禁止电压VINHWL施加到第二存储单元，其中，第一单元串的第二部分包括第二存储单元；将导通电压VGON施加到与第一单元串相关联的第一地选择线；将截止电压VGOFF施加到与第二单元串相关联的第二地选择线，其中，在VGON之前施加VGOFF；并且将擦除电压VERS施加到共源极线，其中，共源极线与第一单元串相关联并且与第二单元串相关联，其中，VERS的用于擦除第一存储单元而不擦除第二存储单元。
最后，提供了一种擦除闪存的第一单元串而不擦除闪存的第二单元串的方法，所述方法包括：将电压VGON施加到第一地选择线，其中，第一地选择线结合到以第一阈值电压VTH1为特征的位于第一单元串底部的第一地选择晶体管，其中，第一地选择线结合到以第二阈值电压VTH2为特征的位于第二单元串的底部的第二地选择晶体管，其中，VGON被配置为导通第一地选择晶体管并导通第二地选择晶体管；将电压VGOFF施加到第二地选择线，其中，第二地选择线结合到以VTH2为特征的在第一单元串底部附近的第三地选择晶体管，其中，第二地选择线结合到以VTH1为特征的在第二单元串底部附近的第四地选择晶体管，其中，VGOFF被配置为导通第三地选择晶体管并截止第四地选择晶体管；将擦除电压VERS施加到共源极线，其中，共源极线结合到第一地选择晶体管的漏极并且结合到第二地选择晶体管的漏极。
根据示例实施例的非易失性存储器装置和执行擦除操作的方法可通过对单元串进行分组来减小擦除操作的单位容量，以减小用于存储元数据的备用块的大小和数量，从而减小非易失性存储器装置的大小。此外，可通过对单元串进行分组来禁止不必要的擦除，以延长非易失性存储器装置的寿命。
附图说明
通过以下结合附图进行的详细描述，将会更清楚地理解本公开的示例实施例。
图1是示出根据示例实施例的在非易失性存储器装置中执行擦除操作的方法的流程图。
图2是示出根据示例实施例的存储器系统的框图。
图3是示出包括在图2的存储器系统中的非易失性存储器装置的示例实施例的框图。
图4是示出包括在图3的非易失性存储器装置中的存储单元阵列的框图。
图5是示出图4的多个存储块中的一个存储块的立体图。
图6是示出参照图5所述的存储块的等效电路的电路图。
图7是根据示例实施例的存储块。
图8和图9是示出执行图7的存储块的擦除操作的示例实施例的时序图。
图10是用于描述选择晶体管的开关操作的示图。
图11A至图13B是示出根据示例实施例的在非易失性存储器装置中执行擦除操作的方法的示图。
图14是示出根据示例实施例的存储块的立体图。
图15是用于描述包括在图14的存储块中的边界层的示例实施例的剖视图。
图16A至图20B是示出根据示例实施例的在非易失性存储器装置中执行擦除操作的方法的示图。
图21是示出根据示例实施例的固态盘或固态驱动器(SSD)的框图。
具体实施方式
在下文中，将参照示出了一些示例实施例的附图更充分地描述各种示例实施例。在附图中，相同的标号始终表示相同的元件。可省略重复的描述。
图1是示出根据示例实施例的在非易失性存储器装置中执行擦除操作的方法的流程图。
如下将参照图2至图6所述，非易失性存储器装置可包括至少一个存储块，每个存储块可包括多个单元串，每个单元串可包括在垂直方向上设置的多个存储单元。
参照图1，存储块中的多个单元串被划分为多个串组(S100)。擦除电压被选择性地施加到在多个单元串中与擦除地址相应的选择的串组的沟道，以仅擦除选择的串组(S200)。
一个存储块可被定义为在半导体基底中的同一个阱中形成的多个单元串。同一存储块中的多个单元串可经由共源极线通过同一阱偏置电压和同一源极线电压控制。根据示例实施例的对单元串分组与根据阱的分割对单元串分组不同。
在一些示例实施例中，如下将参照图7至图10所述，通过在形成地选择晶体管的一个栅极层中形成多条地选择线，并且通过以串组为单位将多条地选择线分别连接到地选择晶体管的栅电极，将存储块中的多个单元串划分为多个串组。在其他示例实施例中，如下将参照图11A和图11B所述，可通过将串选择晶体管分组为多个控制组，将存储块中的多个单元串划分为多个串组。在其他示例实施例中，如下将参照图13A和图13B所述，可通过在形成地选择晶体管的多个栅极层中分别形成多条地选择线，并且通过不同地设置地选择晶体管的阈值电压，将存储块中的多个单元串划分为多个串组。
对于垂直NAND闪存装置，存储块的大小根据堆叠的字线的数量和/或串选择线的数量的增加而增加，因此擦除操作的单位容量增加。通过整个存储块的预定比例分配的备用块的大小根据存储块的大小的增加而增加，从而整个存储器芯片的大小增加。擦除操作的单位容量的增加导致这样的问题：即使当需要修改仅存储在擦除操作的部分单位容量中的数据时，其他部分数据也必须被擦除。
根据示例实施例的非易失性存储器装置和执行擦除操作的方法可通过对单元串进行分组来减小擦除操作的单位容量，以减小用于存储元数据的备用块的大小和数量，从而减小非易失性存储器装置的大小。此外，可通过对单元串进行分组来禁止不必要的擦除，以延长非易失性存储器装置的寿命。
图2是示出根据示例实施例的存储器系统的框图。
参照图2，存储器系统10可包括存储器控制器20和存储器装置30。一般来说，可存在不止一个存储器装置。此外，存储器装置30可以是非易失性存储器装置。
存储器装置30可以是如在此所述的非易失性存储器装置。存储器系统10可包括基于闪存的数据存储介质，诸如，存储卡、通用串行总线(USB)存储器和固态驱动器(SSD)。
存储器装置30可在存储器控制器20的控制下执行读取操作、擦除操作和编程操作或写入操作。存储器装置30通过输入/输出线从存储器控制器20接收命令CMD、地址ADDR和数据DATA，以便执行这种操作。此外，存储器装置30通过控制线从存储器控制器20接收控制信号CTRL。此外，存储器装置30通过电源线从存储器控制器20接收电源PWR。
图3是示出包括在图2的存储器系统中的非易失性存储器装置的示例实施例的框图。
参照图3，存储器装置30包括存储单元阵列100、页缓冲器电路410、数据输入/输出电路420、地址解码器430、控制电路450和电压生成器460。
存储单元阵列100可通过多条串选择线SSL、多条字线WL和多条地选择线GSL结合到地址解码器430。此外，存储单元阵列100可通过多条位线BL结合到页缓冲器电路410。存储单元阵列100可包括结合到多条字线WL和多条位线BL的多个存储单元。在一些示例实施例中，存储单元阵列100可以是以三维结构(或垂直结构)形成在基底上的三维存储单元阵列。在这种情况下，存储单元阵列100可包括多个单元串，即，垂直朝向的多个NAND串，使得至少一个存储单元位于另一个存储单元之上。
控制电路450可从存储器控制器20接收命令(信号)CMD和地址(信号)ADDR，并且基于命令信号CMD和地址信号ADDR控制存储器装置30的擦除、编程和读取操作。擦除操作可包括执行一系列的擦除循环，编程操作可包括执行一系列的编程循环。每个编程循环可包括编程操作和编程验证操作。每个擦除循环可包括擦除操作和擦除验证操作。读取操作可包括正常读取操作和数据恢复读取操作。
例如，控制电路450可生成用于控制电压生成器460的控制信号CTL，可基于命令信号CMD生成用于控制页缓冲器电路410的页缓冲器控制信号PBC，并且可基于地址信号ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路450可将行地址R_ADDR提供给地址解码器430，并将列地址C_ADDR提供给数据输入/输出电路420。
地址解码器430可通过多条串选择线SSL、多条字线WL和多条地选择线GSL结合到存储单元阵列100。在编程操作或读取操作期间，地址解码器430可基于行地址R_ADDR，将多条字线WL中的一条确定为选择的字线，并且将多条字线WL中除了选择的字线之外的其余字线确定为未选择的字线。
此外，在编程操作或读取操作期间，地址解码器430可基于行地址R_ADDR，将多条串选择线SSL中的一条确定为选择的串选择线，并将多条串选择线SSL中除了选择的串选择线之外的其余串选择线确定为未选择的串选择线。
电压生成器460可基于控制信号CTL，生成存储器装置30的存储单元阵列100的操作所需的字线电压VWL。电压生成器460可从存储器控制器20接收电源PWR。可通过地址解码器430将字线电压VWL施加到多条字线WL。
例如，在擦除操作期间，电压生成器460可基于擦除地址，将擦除电压施加到存储块的阱和/或共源极线，并将擦除许可电压(例如，地电压)施加到存储块的所有字线或部分字线。此外，在擦除验证操作期间，电压生成器460可将擦除验证电压同时施加到存储块的所有字线或顺序地逐条施加到字线。
例如，在编程操作期间，电压生成器460可将编程电压施加到选择的字线，并且可将编程通过电压施加到未选择的字线。此外，在编程验证操作期间，电压生成器460可将编程验证电压施加到第一字线，并且可将验证通过电压施加到未选择的字线。
此外，在正常读取操作期间，电压生成器460可将读取电压施加到选择的字线，并且可将读取通过电压施加到未选择的字线。此外，在数据恢复读取操作期间，电压生成器460可将读取电压施加到与选择的字线邻近的字线，并且可将恢复读取电压施加到选择的字线。
页缓冲器电路410可通过多条位线BL结合到存储单元阵列100。页缓冲器电路410可包括多个缓冲器。在一些示例实施例中，每个缓冲器可仅连接到一条位线。在其他示例实施例中，每个缓冲器可连接到两条或更多条位线。页缓冲器电路410可临时存储将在存储单元阵列100的选择的页中编程的数据或从选择的页读出的数据。
数据输入/输出电路420可通过数据线DL结合到页缓冲器电路410。在编程操作期间，数据输入/输出电路420可接收从存储器控制器20接收的编程数据DATA，并且基于从控制电路450接收的列地址C_ADDR将编程数据DATA提供给页缓冲器电路410。在读取操作期间，数据输入/输出电路420可基于从控制电路450接收的列地址C_ADDR，将已经从存储单元阵列100读取并存储在页缓冲器电路410中的读取数据DATA提供给存储器控制器20。
此外，页缓冲器电路410和数据输入/输出电路420可从存储单元阵列100的第一区读取数据，并且将读取的数据写入到存储单元阵列100的第二区(例如，不需要将数据发送到存储器装置30外部的源(诸如，存储器控制器20))。也就是说，页缓冲器电路410和数据输入/输出电路420可执行回拷贝操作。
在下文中，第一方向D1指示垂直于半导体基底的上表面的方向，第二方向D2和第三方向D3指示平行于半导体基底的上表面的两个方向。例如，第二方向D2和第三方向D3可彼此垂直。第一方向D1可被称为垂直方向，第二方向D2可被称为行方向，第三方向D3可被称为列方向。由图中的箭头指示的方向和相反的方向可被认为是相同的方向。
图4是示出包括在图3的非易失性存储器装置中的存储单元阵列的框图，
图5是示出图4的多个存储块中的一个的立体图。
参照图4，存储单元阵列100可包括多个存储块BLK1至BLKz。在一个实施例中，存储块BLK1至BLKz由图3中的地址解码器430选择。例如，地址解码器430可在存储块BLK1至BLKz中选择与块地址相应的特定存储块BLK。
参照图5，存储块BLKi包括以三维结构(或垂直结构)形成在基底上的NAND串。存储块BLKi包括沿第一方向D1、第二方向D2和第三方向D3延伸的结构。
设置基底111。例如，基底111可具有第一类型(例如，第一导电类型)的阱。例如，基底111可具有通过注入诸如硼(B)的3族元素形成的p阱。例如，基底111可具有设置在n阱中的袋型p阱。在一个实施例中，基底111具有p型阱(或p型袋型阱)。然而，基底111的导电类型不限于p型。
沿第一方向D1延伸的多个掺杂区311至314设置在基底111中/上。例如，多个掺杂区311至314可具有与基底111的第一类型不同的第二类型(例如，第二导电类型)。在一个实施例中，第一掺杂区311至第四掺杂区314可具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。
沿第一方向D1延伸的多个绝缘材料112沿着第二方向D2顺序设置在基底111的第一掺杂区311和第二掺杂区312之间的区域中。例如，多个绝缘材料112沿着第二方向D2间隔特定距离来设置。例如，绝缘材料112可包括诸如氧化层的绝缘材料。
沿着第二方向D2穿透绝缘材料的多个柱113沿第一方向D1顺序设置在基底111的第一掺杂区311至第二掺杂区312之间的区域上。例如，多个柱113穿透绝缘材料112以接触基底111。
例如，多个柱113中的柱可包括多种材料。例如，多个柱113中的柱的沟道层114可包括具有第一类型的硅材料。例如，多个柱113中的柱的沟道层114可包括具有和基底111相同类型的硅材料。在一个实施例中，多个柱113中的柱的沟道层114包括p型硅。然而，多个柱113的沟道层114不限于p型硅。
多个柱113的内部材料115包括绝缘材料。例如，多个柱113的柱的内部材料115可包括诸如氧化硅的绝缘材料。在一些示例中，多个柱113的柱的内部材料115可包括气隙。
绝缘层116沿绝缘材料112、柱113和基底111的暴露表面设置在第一掺杂区311和第二掺杂区312之间的区域上。
多个第一导电材料211至291设置在第一掺杂区311和第二掺杂区312之间的区域中的绝缘层116的表面上。例如，沿着第二方向D2延伸的第一导电材料211设置在与基底111邻近的绝缘材料112和基底111之间。更详细地，沿着第二方向D2延伸的第一导电材料211设置在与基底111邻近的绝缘材料112底部的绝缘层116和基底111之间。
沿着第二方向D2延伸的第一导电材料设置在绝缘材料112中的特定绝缘材料的顶部的绝缘层116和绝缘材料112中的特定绝缘材料的底部的绝缘层116之间。例如，沿着第二方向D2延伸的多个第一导电层221至281设置在绝缘材料112之间，并且可以理解，绝缘层116设置在绝缘材料112和第一导电材料221至281之间。第一导电材料211至291可由导电金属形成。在一些示例中，第一导电材料211至291可包括诸如多晶硅的导电材料。
可在第二掺杂区312和第三掺杂区313之间的区域中设置与第一掺杂区311和第二掺杂区312上的结构相同的结构。在第二掺杂区312和第三掺杂区313之间的区域中，设置沿第二方向D2延伸的多个绝缘材料112、沿第二方向D2顺序设置并沿第一方向D1穿透多个绝缘材料112的多个柱113、在多个绝缘材料112和多个柱113的暴露表面上设置的绝缘层116以及沿第二方向D2延伸的多个导电材料213至293。
在多个柱113上分别设置漏极320。在漏极上，设置沿第三方向D3延伸的第二导电材料331至333。第二导电材料331至333沿第二方向D2间隔特定距离来设置。第二导电材料331至333分别连接到相应区域中的漏极320。漏极320和沿第三方向D3延伸的第二导电材料333可通过每个接触插塞连接。第二导电材料331至333可包括金属材料。第二导电材料331至333可包括诸如多晶硅的导电材料。
形成第一导电材料的层对应于栅极层，并且第一导电材料可形成诸如串选择线SSL、字线WL、中间开关线MSL、地选择线GSL等的栅极线。第二导电材料可形成位线BL。
图6是示出参照图5所述的存储块的等效电路的电路图。
图6的存储块BLKi可以以三维结构(或垂直结构)形成在基底上。例如，包括在存储块BLKi中的多个NAND串或单元串可沿垂直于基底的上表面的第一方向D1形成。
参照图6，存储块BLKi可包括结合在位线BL1、BL2和BL3以及共源极线CSL之间的NAND串NS11至NS33。NAND串NS11至NS33中的每个可包括串选择晶体管SST、多个存储单元MC1至MC8以及地选择晶体管GST。在图6中，NAND串NS11至NS33中的每个被示为包括八个存储单元MC1至MC8。然而，示例实施例不限于此。在一些示例实施例中，NAND串NS11至NS33中的每个可包括任意数量的存储单元。
每个串选择晶体管SST可连接到对应的串选择线(SSL1至SSL3之一)。多个存储单元MC1至MC8可分别连接到对应的栅极线GTL1至GTL8。栅极线GTL1至GTL8可以是字线，并且栅极线GTL1至GTL8中的一些可以是虚设字线。此外，栅极线GTL1至GTL8中的一些可以是如图14所示的中间开关线，并且连接到中间开关线的存储单元可被称为中间开关晶体管。每个地选择晶体管GST可连接到对应的地选择线(GSL1至GSL3之一)。每个串选择晶体管SST可连接到对应的位线(例如，BL1、BL2和BL3之一)，并且每个地选择晶体管GST可连接到共源极线CSL。
具有相同高度的字线(例如，WL)可共同连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可被分开。即使没有示出，但是与中间开关线相应的栅极线可如下所述地被分开。在图6中，存储块BLKi被示为结合到八条栅极线GTL1至GTL8和三条位线BL1至BL3。然而，示例实施例不限于此。存储单元阵列100中的每个存储块可结合到任意数量的字线和任意数量的位线。
在下文中，为了便于说明，存储单元或存储单元的参考标号可被省略，并且在存储块的图中仅示出在垂直方向上堆叠的栅极线。栅极线可包括串选择线SSL、字线WL、虚设字线DWL、中间开关线MSL和地选择线GSL。由中间开关线MSL驱动的晶体管可被称为中间开关晶体管。为了便于说明和描述，在下面的图中，仅有四个单元串STR1至STR4连接到同一条位线BL。然而，示例实施例不限于此，并且可不同地确定单元串的数量。
图7是根据示例实施例的存储块。
为了便于说明，图7仅示出了连接到单条位线BL的多个单元串STR1至STR4。如参照图6所述，在第三方向D3上延伸的多条位线可布置在第二方向上，并且分别连接到多条位线的单元串可连接到串选择线SSL1至SSL4中的每条。
参照图7，存储块可包括多个单元串STR1至STR4，并且每个单元串可包括在垂直方向或第一方向D1上设置的多个存储单元。
多个单元串STR1至STR4可被划分为多个串组SG1和SG2。为了便于说明和描述，图7示出了连接到一条位线的四个单元串被两两划分为两个串组SG1和SG2的非限制性示例。可不同地确定连接到每条位线的单元串的数量、串组的数量和每个串组中的单元串的数量。
串选择线SSL1至SSL4、虚设字线DWL、字线WL、地选择线GSL1和GSL2以及底部地选择线BGSL可形成在多个栅极层中。根据示例实施例，可设置两条或更多条邻近的虚设字线DWL和/或可省略底部地选择线BGSL。单元串STR1至STR4的漏极端连接到位线BL，单元串STR1至STR4的源极端连接到共源极线CSL。根据示例实施例，可将擦除电压VERS施加到共源极线CSL和/或施加到存储块的阱PPW作为阱偏置电压。
如图7所示，多条地选择线GSL1和GSL2可形成在一个栅极层中，并且多条地选择线GSL1和GSL2可以以串组为单位分别连接到地选择晶体管的栅电极。换句话说，第一串组SG1可对应于第一地选择线GSL1，第二串组SG2可对应于第二地选择线GSL2。使用这样的地选择线GSL1和GSL2，可仅将擦除电压VERS施加到选择的串组的沟道。
图7示出第一串组GS1对应于选择的串组并且第二串组SG2对应于未选择的串组的示例。图7中的箭头表示仅将擦除电压VERS施加到第一串组SG1的沟道，并且阻止将擦除电压VERS施加到第二串组SG2的沟道。
图8和图9是示出执行图7的存储块的擦除操作的示例实施例的时序图。
例如，如图7所示，第一串组SG1可对应于选择的串组，并且第二串组SG2可对应于未选择的串组。将被擦除的选择的串组的数量不限于一个，并且两个或更多个串组可对应于将被同时擦除的选择的串组。
如图7中的箭头所示，仅将擦除电压VERS施加到第一串组SG1的沟道，并且阻止将擦除电压VERS施加到第二串组SG2的沟道。在这种情况下，第一串选择线SSL1和第二串选择线SSL2对应于选择的串选择线SSLs，并且其他串选择线(即，第三串选择线SSL3和第四串选择线SSL4)对应于未选择的串选择线SSLu。此外，第一地选择线GSL1对应于选择的地选择线GSLs，第二地选择线GSL2对应于未选择的地选择线GSLu。
图7、图8和图9示出通过共源极线CSL施加擦除电压VERS的示例实施例。参照图7、图8和图9，对于擦除操作，可将擦除电压VERS施加到多个单元串STR1至STR4的共源极线CSL。
在将擦除电压VERS施加到共源极线CSL的同时，可将导通电压VGON施加到选择的地选择线GSLs，以导通选择的串组SG1的选择的地选择晶体管。此外，在将擦除电压VERS施加到共源极线CSL的同时，可将截止电压VGOFF施加到未选择的地选择线GSLu，以截止多个串组SG1和SG2中的除了选择的串组SG1之外的未选择的串组SG2的未选择的地选择晶体管。在将擦除电压施加到共源极线CSL的同时，可将导通电压VGON施加到底部地选择线BGSL，以导通连接到底部地选择线BGSL的地选择晶体管。如上所述，可省略底部地选择线BGSL和连接到底部地选择线BGSL的地选择晶体管。
在将擦除电压VERS施加到共源极线CSL的同时，可将截止电压VSOFF施加到选择的串选择线SSLs和未选择的串选择线SSLu，以截止存储块的所有的串选择晶体管。可将擦除许可电压VERSWL施加到字线WL，使得连接到字线WL的选择的串组SG1的存储单元可被擦除。即使图8和图9中未示出，但是可将擦除禁止电压施加到虚设字线DWL。擦除许可电压VERSWL可具有使得擦除许可电压VERSWL和擦除电压VERS之间的差可足够大以擦除存储单元的电压电平。例如，可将大约18V的擦除电压VERS施加到存储单元的沟道，在这种情况下，施加到字线WL的擦除许可电压VERSWL可被设置为地电压，即，0V。
图8示出通过浮置方案的擦除操作，图9示出偏置方案。一般来说，将控制线浮置是指既不将控制线拉高也不将控制线拉低，而是将连接到控制线的驱动输出电路置于高阻抗状态。在这样的条件下，给定的控制线将移动到由诸如漏电流和基底电位等的次级效应确定的电位。因此，“将”控制线“浮置”考虑漏电流和基底电位来确定控制线的电压电平。
如图8所示，可在时间点T1(也就是说，在从当开始将擦除电压VERS施加到共源极线CSL的时间点T0过去参考延迟时间之后)，将选择的地选择线GSLs浮置，并且可在参考延迟时间过去之前将未选择的地选择线GSLu浮置。在图8中，由虚线表示的电压电平指示对应的栅极线被浮置。被浮置的栅极线的实际电压电平可与对应的存储单元或晶体管的沟道电压相关联地变化。图8示出将未选择的地选择线GSLu浮置的时间点T0与施加擦除电压VERS的时间点T0一致的示例。如将参照图10所述，将未选择的地选择线GSLu浮置的时间点可略微落后于施加擦除电压VERS的时间点T0。
如图9所示，在将擦除电压VERS施加到共源极线CSL的同时，可将导通电压VGON施加到选择的地选择线GSLs作为偏置电压，并且在将擦除电压VERS施加到共源极线CSL的同时，可将截止电压VGOFF施加到未选择的地选择线GSLu作为偏置电压。
图10是用于描述选择晶体管的开关操作的示图。
参照图10，可基于地选择晶体管的阈值电压VTH来确定地选择晶体管的导通电压VGON和截止电压VGOFF的电压电平。参考电压VREF对应于擦除电压VERS减去地选择晶体管的阈值电压VTH。
如果在将擦除电压VERS施加到地选择晶体管的源电极的同时，将低于参考电压VREF的导通电压VGON施加到地选择晶体管的栅电极，则空穴或正电荷被注入到对应的单元串的沟道或在对应的单元串的沟道中生成，使得擦除电压VERS可被施加到该沟道。相反，如果在将擦除电压VERS施加到地选择晶体管的源电极的同时，将高于参考电压VREF的截止电压VGOFF施加到地选择晶体管的栅电极，则可阻止空穴的注入或生成。
如参照图10所述，在从施加擦除电压VERS的时间点T0过去参考延迟时间tRD的时间点T1，可将选择的地选择线GSLs浮置。在这种情况下，即使选择的地选择线GSLs的电压根据擦除电压VERS的增加而被提升，选择的地选择线GSLs的电压也可保持相对于擦除电压VERS大于阈值电压VTH的差。其结果是，选择的地选择线GSLs的电压可保持在低于参考电压VREF的导通电压VGON。相反，如果在参考延迟时间tRD过去之前将未选择的地选择线GSLu浮置，则未选择的地选择线GSLu的电压可保持在高于参考电压VREF的截止电压VGOFF。此外，如图10所示的导通电压VGON和截止电压VGOFF可通过如图9所示的偏置方案实现。
可通过保持导通电压VGON与擦除电压VERS之间的差以及截止电压VGOFF与擦除电压VERS之间的差来阻止擦除地选择晶体管。此外，串选择晶体管的导通电压VSON和截止电压VSOFF可以以如参照图10所述的相同的方式来控制。
这样，在将擦除电压VERS施加到共源极线CSL的同时，与选择的串组相应的选择的地选择线GSLs的电压可保持在低于参考电压VREF的导通电压VGON，其中，参考电压VREF对应于擦除电压VERS减去地选择晶体管的阈值电压VTH。此外，在将擦除电压VERS施加到共源极线CSL的同时，与多个串组中的除了选择的串组之外的未选择的串组相应的未选择的地选择线GSLu的电压可保持在高于参考电压VREF的截止电压VGOFF。
图11A至图13B是示出根据示例实施例的在非易失性存储器装置中执行擦除操作的方法的示图。
如参照图8至图10所示，可通过选择性地仅导通选择的串组SG1的选择的地选择晶体管，通过共源极线CSL仅将擦除电压VERS施加到选择的串组SG1的沟道。其结果是，可选择性地仅擦除选择的串组SG1的存储单元。在下文中，可省略与图7至图10重复的描述。尽管以下将基于如参照图9所述的偏置方案来描述示例实施例，但是将容易理解，也可采用参照图8所述的浮置方案。
图11A和图11B示出通过存储块的位线施加擦除电压VERS的示例实施例。图11A的存储块与图7的存储块基本相同，并且省略重复的描述。参照
图11A和图11B，对于擦除操作，可将擦除电压VERS施加到单元串STR1至STR4的位线BL。
在将擦除电压VERS施加到位线BL的同时，可将导通电压VSON施加到选择的串选择线SSLs，以导通选择的串组SG1的选择的串选择晶体管。此外，在将擦除电压VERS施加到位线BL的同时，可将截止电压VSOFF施加到未选择的串选择线SSLu，以截止未选择的串组SG2的未选择的串选择晶体管。可将截止电压VGOFF施加到选择的地选择线GSLs、未选择的地选择线GSLu和底部地选择线BGSL，以截止所有的地选择晶体管。此外，可将擦除电压VERS施加到共源极线CSL。可将擦除许可电压VERSWL施加到字线WL。
图12A和图12B示出通过存储块的共源极线CSL和位线BL施加擦除电压VERS的示例实施例。图12A的存储块与图7的存储块基本相同，并且将省略重复的描述。参照图12A和图12B，对于擦除操作，可将擦除电压VERS施加到单元串STR1至STR4的共源极线CSL和位线BL。
在将擦除电压VERS施加到共源极线CSL的同时，可将导通电压VGON施加到选择的地选择线GSLs，以导通选择的串组SG1的选择的地选择晶体管。此外，在将擦除电压VERS施加到位线BL的同时，可将导通电压VSON施加到选择的串选择线SSLs，以导通选择的串组SG1的选择的串选择晶体管。
在将擦除电压VERS施加到共源极线CSL的同时，可将截止电压VGOFF施加到未选择的地选择线GSLu，以截止多个串组SG1和SG2中的除了选择的串组SG1之外的未选择的串组SG2的未选择的地选择晶体管。此外，在将擦除电压VERS施加到位线BL的同时，可将截止电压VSOFF施加到未选择的串选择线SSLu，以截止未选择的串组SG2的未选择的串选择晶体管。
在将擦除电压VERS施加到共源极线CSL的同时，可将导通电压VGON施加到底部地选择线BGSL，以导通连接到底部地选择线BGSL的地选择晶体管。如上所述，可省略底部地选择线BGSL和连接到底部地选择线BGSL的地选择晶体管。可将擦除许可电压VERSWL施加到字线WL。
图13A和图13B示出多条地选择线分别形成在形成地选择晶体管的多个栅极层，并且地选择晶体管的阈值电压被不同地设置的示例实施例。图13A的存储块与图7的存储块基本相同，并且将省略重复的描述。
参照图13A，第一地选择线GSL1可形成在形成第一地选择晶体管的第一栅极层中，第二地选择线GSL2可形成在形成第二地选择晶体管的第二栅极层中。第一地选择线GSL1可共同连接到第一地选择晶体管的栅电极，第二地选择线GSL2可共同连接到第二地选择晶体管的栅电极。
第一串组SG1的第一地选择晶体管可被设置为第一阈值电压VTH1，第一串组SG1的第二地选择晶体管可被设置为高于第一阈值电压VTH1的第二阈值电压VTH2。相反，第二串组SG2的第一地选择晶体管可被设置为第二阈值电压VTH2，第二串组SG2的第二地选择晶体管可被设置为第一阈值电压VTH1。
参照图13A和图13B，在将擦除电压VERS施加到共源极线CSL的同时，可将导通电压VGON施加到第一地选择线GSL1，并且可将截止电压VGOFF施加到第二地选择线GSL2。这里，导通电压VGON对应于能够导通具有第一阈值电压VTH1和第二阈值电压VTH2的地选择晶体管的电压电平。相反，截止电压VGOFF对应于能够仅导通具有第二阈值电压VTH2的地选择晶体管并且截止具有第一阈值电压VTH1的地选择晶体管的电压电平。换句话说，在将擦除电压VERS施加到共源极线CSL的同时，与选择的串组SG1相应的选择的地选择线GSL1的电压可保持在低于参考电压的导通电压VGON，与未选择的串组SG2相应的未选择的地选择线GSL2的电压可保持在高于参考电压的截止电压VGOFF。这里，参考电压对应于擦除电压VERS减去第一阈值电压VTH1。
其结果是，在选择的串组SG1的情况下，第一地选择晶体管和第二地选择晶体管二者可被导通，以将擦除电压VERS施加到选择的串组SG1的沟道。相反，在未选择的串组SG2的情况下，具有第二阈值电压VTH2的第一地选择晶体管可被导通，而具有第一阈值电压VTH1第二地选择晶体管可被截止，以阻止将擦除电压VERS施加到未选择的串组SG2的沟道。
图14是示出根据示例实施例的存储块的立体图。
在图14中，为了便于说明，省略存储单元，并且示出在垂直方向D1上堆叠的栅极线。栅极线可包括串选择线SSL1至SSL4、字线WL、中间开关线MSL1和MSL2以及地选择线GSL1和GSL2。第一中间开关线MSL1和第一地选择线GSL1对应于第一串组，第二中间开关线MSL2和第二地选择线GSL2对应于第二串组。
参照图14，包括多个单元串的存储块可被划分为多个子块SB1和SB2。中间开关线MSL1和MSL2以及由中间开关线MSL1和MSL2所控制的中间开关晶体管可形成在子块SB1和SB2之间的边界层BND中。
图15是用于描述包括在图14的存储块中的边界层的示例实施例的剖视图。
参照图15，每个单元串STR的沟道孔可包括第一子沟道孔610和第二子沟道孔510。沟道孔可被称为柱。第一子沟道孔610可包括沟道层611、内部材料612和绝缘层613。第二子沟道孔510可包括沟道层511、内部材料512和绝缘层513。第一子沟道孔610的沟道层611可通过P型硅垫SIP连接到第二子沟道孔510的沟道层511。可使用具有适当的蚀刻速率的阻挡线GTL5形成子沟道孔610和510。例如，阻挡线(或阻挡层)GTL5可由多晶硅形成，而其他栅极线GTL1至GTL4和GTL6至GTL8可由诸如钨的金属形成，以实现适当的蚀刻速率。
图14中的子块SB1和SB2之间的边界层BND可对应于用于形成多个子沟道孔的阻挡层GTL5。阻挡层GTL5中的单元可能不适合存储数据，并且阻挡层GTL5可用作边界层BND以形成中间开关晶体管。
在下文中，参照图16A至图20B，描述基于擦除地址和施加擦除电压的方向，以串组为单位选择性地对多个中间开关晶体管进行开关的示例实施例。可基于擦除地址，选择性地擦除边界层BND之下的选择的串组的第一组部分和边界层BND之上的选择的串组的第二组部分中的一个。
图16A至图20B是示出根据示例实施例的在非易失性存储器装置中执行擦除操作的方法的示图。
参照图16A、图17A、图18A、图19A和图20A，非易失性存储器装置的存储块可包括多个单元串STR1至STR4，并且单元串STR1至STR4中的每个单元串可包括在垂直方向或第一方向D1上设置的多个存储单元。
多个单元串STR1至STR4可被划分为多个串组SG1和SG2。此外，串组SG1和SG2可被划分为设置在边界层BND之下的第一组部分GRS11与GRS21以及设置在边界层BND之上的第二组部分GRS12与GRS22。
图16A至图17B示出通过存储块的共源极线CSL施加擦除电压VERS的示例实施例。在图16A至图17B中，第一串组SG1对应于选择的串组，第二串组SG2对应于未选择的串组。
参照图16A至图17B，对于擦除操作，可将擦除电压VERS施加到单元串STR1至STR4的共源极线CSL。在将擦除电压VERS施加到共源极线CSL的同时，可将导通电压VGON施加到选择的地选择线GSLs以导通选择的串组SG1的选择的地选择晶体管，并且可将截止电压VGOFF施加到未选择的地选择线GSLu以截止未选择的串组SG2的未选择的地选择晶体管。在将擦除电压VERS施加到共源极线CSL的同时，可将截止电压VSOFF施加到选择的串选择线SSLs和未选择的串选择线SSLu，以截止存储块的所有的串选择晶体管。
参照图16A和图16B，当将擦除电压VERS施加到共源极线CSL，并且擦除选择的串组SG1的第二组部分GRS12时，可通过将导通电压VMON施加到与选择的串组SG1相应的选择的中间开关线MSLs，来导通选择的串组SG1的中间开关晶体管。参照图17A和图17B，当将擦除电压VERS施加到共源极线CSL，并且擦除选择的串组SG1的第一组部分GRS11时，可通过将截止电压VMOFF施加到与选择的串组SG1相应的选择的中间开关线MLSs，截止选择的串组SG1的中间开关晶体管。
可将截止电压VMOFF施加到与未选择的串组SG2相应的未选择的中间开关线MSLu。可将擦除许可电压VERSWL施加到在第一组部分GRS11与GRS21以及第二组部分GRS12与GRS22中将被擦除的选择的组部分的字线WL，并且可将擦除禁止电压VINHWL施加到在第一组部分GRS11与GRS21以及第二组部分GRS12与GRS22中将不被擦除的未选择的组部分的字线WL。可将根据将被擦除的组部分的适当的电压电平的截止电压VSOFF施加到选择的串选择线SSLs和未选择的串选择线SSLu。
图18A至图19B示出通过存储块的位线BL施加擦除电压VERS的示例实施例。在图18A至图19B中，第一串组SG1对应于选择的串组，第二串组SG2对应于未选择的串组。
参照图18A至图19B，对于擦除操作，可将擦除电压VERS施加到单元串STR1至STR4的位线。在将擦除电压VERS施加到位线BL的同时，可将导通电压VSON施加到选择的串选择线SSLs，以导通选择的串组SG1的选择的串选择晶体管，并且可将截止电压VSOFF施加到未选择的串选择线SSLu，以截止未选择的串组SG2的未选择的串选择晶体管。
参照图18A和图18B，当将擦除电压VERS施加到位线BL，并且擦除选择的串组SG1的第一组部分GRS11时，可通过将导通电压VMON施加到与选择的串组SG1相应的选择的中间开关线MSLs，来导通选择的串组SG1的中间开关晶体管。参照图19A和图19B，当将擦除电压VERS施加到位线BL，并且擦除选择的串组SG1的第二组部分GRS12时，可通过将截止电压VMOFF施加到与选择的串组SG1相应的选择的中间开关线MSLs，来截止选择的串组SG1的中间开关晶体管。
可将截止电压VMOFF施加到与未选择的串组SG2相应的未选择的中间开关线MSLu。可将擦除许可电压VERSWL施加到在第一组部分GRS11与GRS21以及第二组部分GRS12与GRS22中将被擦除的选择的组部分的字线WL，并且可将擦除禁止电压VINHWL施加到在第一组部分GRS11与GRS21以及第二组部分GRS12与GRS22中将不被擦除的未选择的组部分的字线WL。可将根据将被擦除的组部分的适当的电压电平的截止电压VGOFF施加到选择的地选择线GSLs和未选择的地选择线GSLu。可将擦除电压VERS或地电压GND施加到共源极线CSL。
图20A和图20B示出通过存储块的共源极线CSL和位线BL二者施加擦除电压VERS的示例实施例。在图20A和图20B中，第一串组SG1和第二串组SG2二者均对应于选择的串组，并且第一串组SG1的第二组部分GRS12和第二串组SG2的第一组部分GRS21可同时被擦除。第一串选择线SSL1和第二串选择线SSL2对应于选择的串选择线SSLs，第三串选择线SSL3和第四串选择线SSL4对应于未选择的串选择线SSLu。相反，第一地选择线GSL1对应于未选择的地选择线GSLu，第二地选择线GSL2对应于选择的地选择线GSLs。
当将擦除电压VERS施加到多个单元串STR1至STR4的共源极线CSL和位线BL二者以及每个串组的第一组部分和第二组部分中的仅一个时，通过将截止电压VMOFF施加到所有的中间开关线MSL1和MSL2，可截止多个单元串STR1～STR4的所有的中间开关晶体管。
参照图20A中的第二串组SG2，当仅擦除选择的串组SG2的第一组部分GRS21时，在将擦除电压VERS施加到共源极线CSL和位线BL的同时，可通过将导通电压VGON施加到选择的地选择线GSL2，导通选择的串组SG2的选择的地选择晶体管，并且可通过将截止电压VSOFF施加到未选择的串选择线SSL3和SSL4，截止选择的串组SG2的选择的串选择晶体管。
参照图20A中的第一串组SG1，当仅擦除选择的串组SG1的第二组部分GRS12时，在将擦除电压VERS施加到共源极线CSL和位线BL的同时，可通过将截止电压VGOFF施加到选择的地选择线GSL1，截止选择的串组SG1的选择的地选择晶体管，并且可通过将导通电压VSON施加到选择的串选择线SSL1和SSL2，导通选择的串组SG1的选择的串选择晶体管。
可通过将截止电压VGOFF和VSOFF施加到地选择线GSL1和GSL2以及串选择线SSL1至SSL4，来使未选择的串组的未选择的地选择晶体管和未选择的串选择晶体管一直被截止。
图21是示出根据示例实施例的固态盘或固态驱动器(SSD)的框图。
参照图21，SSD 1000包括非易失性存储器装置1100和SSD控制器1200。
非易失性存储器装置1100可以可选地被配置为接收高电压VPP。非易失性存储器装置1100可以是根据示例实施例的上述存储器装置。如上所述，非易失性存储器装置1100可通过对单元串进行分组来减小擦除操作的单位容量。
SSD控制器1200通过多个通道CH1至Chi连接到非易失性存储器装置1100。SSD控制器1200包括一个或多个处理器1210、缓冲存储器1220、纠错码(ECC)电路1230、主机接口1250和非易失性存储器接口1260。缓冲存储器1220存储用于驱动SSD控制器1200的数据。缓冲存储器1220包括多条存储器线，每条存储器线存储数据或命令。ECC电路1230计算在写入操作中将被编程的数据的纠错码值，并且在读取操作时使用纠错码值来校正读取数据的错误。在数据恢复操作中，ECC电路1230校正从非易失性存储器装置1100恢复的数据的错误。
如上所述，根据示例实施例的非易失性存储器装置和执行擦除操作的方法可通过对单元串进行分组来减小擦除操作的单位容量，以减小用于存储元数据的备用块的大小和数量，从而减小非易失性存储器装置的大小。此外，可通过对单元串进行分组来禁止不必要的擦除，以延长非易失性存储器装置的寿命。
本发明构思可应用于非易失性存储器装置和包括非易失性存储器装置的系统。例如，本发明构思可应用于诸如存储卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统、可穿戴装置、物联网(IoT)装置、万物互联网(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)装置等的系统。
前述内容是对示例实施例的说明，并且不被解释为对示例实施例的限制。虽然已经描述了一些示例实施例，但是本领域的技术人员将容易理解，在实质上不脱离本发明构思的情况下，在示例实施例中可以进行很多修改。

Claims (19)

1.一种在非易失性存储器装置中执行擦除操作的方法，所述非易失性存储器装置包括存储块，存储块包括多个单元串，所述多个单元串包括第一串组和第二串组，第一串组包括在垂直方向上设置的第一多个存储单元，第二串组包括在垂直方向上设置的第二多个存储单元，其中，第一串组与第一沟道相关联，第二串组与第二沟道相关联，所述方法包括：
形成与第一串组相应的擦除地址；
基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道，
其中，基于擦除地址，仅将擦除电压施加到第一沟道的所述至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：
将第一导通电压施加到与第一串组相关联的第一地选择线；
将第一截止电压施加到与第二串组相关联的第二地选择线；
其中，在施加第一导通电压之前施加第一截止电压。
2.根据权利要求1所述的方法，其中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：
将擦除电压施加到所述多个单元串的共源极线；
在将擦除电压施加到共源极线的同时，导通第一串组的第一地选择晶体管；
截止第二串组的第二地选择晶体管。
3.根据权利要求1所述的方法，其中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：
将擦除电压施加到所述多个单元串的位线；
在将擦除电压施加到位线的同时，导通第一串组的第一串选择晶体管；
截止第二串组的第二串选择晶体管。
4.根据权利要求1所述的方法，其中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：
将擦除电压施加到所述多个单元串的共源极线；
将擦除电压施加到所述多个单元串的位线；
导通第一串组的第一地选择晶体管；
导通第一串组的第一串选择晶体管；
截止第二串组的第二地选择晶体管；
截止第二串组的第二串选择晶体管。
5.根据权利要求2所述的方法，其中，导通第一地选择晶体管的步骤包括：将第一控制信号施加到栅极层中的第一地选择线，其中，栅极层包括第一地选择晶体管；其中，第一地选择线结合到第一地选择晶体管的第一栅电极。
6.根据权利要求5所述的方法，其中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：
将与第一串组相应的第一地选择线的第一导通电压保持在低于参考电压的导通电压，其中，参考电压对应于擦除电压减去第一地选择晶体管的阈值电压；
将与第二串组相应的第二地选择线的第一截止电压保持在高于参考电压的截止电压。
7.根据权利要求6所述的方法，其中，在从将擦除电压施加到共源极线的时间点过去参考延迟时间之后，将第一地选择线浮置，并且在参考延迟时间过去之前，将第二地选择线浮置。
8.根据权利要求6所述的方法，其中，在将擦除电压施加到共源极线的同时，将所述导通电压施加到第一地选择线作为偏置电压，并且在将擦除电压施加到共源极线的同时，将所述截止电压施加到第二地选择线作为偏置电压。
9.根据权利要求1所述的方法，其中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：将低于参考电压的第一导通电压施加到第一串组的第一地选择晶体管的第一栅电极，其中，参考电压等于擦除电压减去晶体管阈值电压；
将高于参考电压的第一截止电压施加到第二串组的第二地选择晶体管的第二栅电极。
10.根据权利要求1所述的方法，其中，
第一串组包括在垂直方向上设置的多个子块，
存储块包括设置在所述多个子块之间的边界层中的多个中间开关晶体管。
11.根据权利要求10所述的方法，还包括：
基于擦除地址和施加擦除电压的方向，以串组为单位选择性地对所述多个中间开关晶体管进行开关；
基于擦除地址，选择性地擦除边界层之下的第一串组的第一组部分和边界层之上的第一串组的第二组部分中的一个。
12.根据权利要求11所述的方法，其中，选择性地对所述多个中间开关晶体管进行开关的步骤包括：
当将擦除电压施加到所述多个单元串的共源极线，并且仅擦除第一串组的第一组部分时，截止第一串组的中间开关晶体管；
当将擦除电压施加到共源极线，并且擦除第一串组的第二组部分时，导通第一串组的中间开关晶体管。
13.根据权利要求11所述的方法，其中，选择性地对所述多个中间开关晶体管进行开关的步骤包括：
当将擦除电压施加到所述多个单元串的位线，并且擦除第一串组的第一组部分时，导通第一串组的中间开关晶体管；
当将擦除电压施加到位线，并且仅擦除第一串组的第二组部分时，截止第一串组的中间开关晶体管。
14.根据权利要求11所述的方法，其中，选择性地对所述多个中间开关晶体管进行开关的步骤包括：当将擦除电压施加到所述多个单元串的共源极线和位线，并且仅擦除第一串组的第一组部分和第一串组的第二组部分中的一个时，截止所述多个单元串的所有中间开关晶体管。
15.根据权利要求14所述的方法，其中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：
当仅擦除第一串组的第一组部分时：
导通第一串组的第一地选择晶体管，并且截止第一串组的第一串选择晶体管，
将截止电压施加到连接到第一串组的中间开关晶体管的中间开关线，将擦除电压施加到共源极线和位线。
16.根据权利要求14所述的方法，其中，基于擦除地址，仅将擦除电压施加到第一沟道的至少一部分，并且不将擦除电压施加到第二沟道的步骤包括：
当仅擦除第一串组的第二组部分时：
截止第一串组的第一地选择晶体管，并且导通第一串组的第一串选择晶体管，
将截止电压施加到连接到第一串组的中间开关晶体管的中间开关线，将擦除电压施加到共源极线和位线。
17.根据权利要求11所述的方法，其中，将擦除许可电压施加到在第一组部分和第二组部分中将被擦除的选择的组部分的字线，并且将擦除禁止电压施加到未选择的组部分的字线。
18.一种非易失性存储器装置，包括：
存储块，存储块包括多个单元串，多个存储单元沿垂直方向设置在所述多个单元串中的每个单元串中，所述多个单元串被划分为包括第一串组和第二串组的多个串组，其中，第一串组包括第一沟道，第二串组包括第二沟道；
控制电路，被配置为：选择性地将擦除电压施加到在所述多个单元串中与擦除地址相应的第一串组的第一沟道，以擦除第一串组而不擦除第二串组，
其中，选择性地将擦除电压施加到在所述多个单元串中与擦除地址相应的第一串组的第一沟道，以擦除第一串组而不擦除第二串组的步骤包括：
将第一导通电压施加到与第一串组相关联的第一地选择线；
将第一截止电压施加到与第二串组相关联的第二地选择线；
其中，在施加第一导通电压之前施加第一截止电压。
19.一种擦除闪存的第一单元串的第一部分的方法，其中，闪存包括第一单元串和第二单元串，所述方法包括：
将第一截止电压施加到第一单元串的第一串选择线；
将第一截止电压施加到第二单元串的第二串选择线；
将擦除许可电压施加到第一存储单元，其中，第一单元串的第一部分包括第一存储单元；
将擦除禁止电压施加到第二存储单元，其中，第一单元串的第二部分包括第二存储单元；
将第二导通电压施加到与第一单元串相关联的第一地选择线；
将第二截止电压施加到与第二单元串相关联的第二地选择线，其中，在第二导通电压之前施加第二截止电压；
将擦除电压施加到共源极线，其中，共源极线与第一单元串相关联并且与第二单元串相关联，其中，擦除电压用于擦除第一存储单元而不擦除第二存储单元。
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