CN115881190A - 3d快闪存储器及其操作方法 - Google Patents

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Abstract

本公开提供一种3D快闪存储器，包括栅极叠层结构、环型通道柱、第一源极/漏极柱、第二源极/漏极柱及电荷储存结构。栅极叠层结构设置于电介质基板上，包括相互电性隔离的多个栅极层。环型通道柱设置在该电介质基板上并穿过该栅极叠层结构。第一源极/漏极柱及第二源极/漏极柱设置在该电介质基板上，位于该环型通道柱内，穿过该栅极叠层结构，该第一源极/漏极柱及该第二源极/漏极柱各自耦接至该环型通道柱，相互分隔。电荷储存结构设置于各该栅极层与该环型通道柱之间。该第一源极/漏极柱及该第二源极/漏极柱的材料为P型掺杂半导体，该第一源极/漏极柱、该第二源极/漏极柱、该电荷储存结构、该环型通道柱型及这些栅极层形成多个存储单元。

Description

3D快闪存储器及其操作方法
技术领域
本发明是有关于一种3D快闪存储器及其操作方法。
背景技术
由于具有储存的数据在断电后不会消失的优点，非易失性存储器，例如快闪存储器，在个人计算机与其他电子装置中被广泛使用。当前业界使用的3D快闪存储器包括或非门(NOR)快闪存储器与非门 (NAND)快闪存储器。此外，还有一种类型的3D快闪存储器是与门(AND)快闪存储器，可应用于具有高集成度与高面积利用率的多维快闪阵列，并且具有操作速度快的优点。3D快闪存储器的发展已逐渐成为当前的趋势。
公开内容
根据本发明一实施例，3D快闪存储器，包括一栅极叠层结构、一环型通道柱、一第一源极/漏极柱、一第二源极/漏极柱及一电荷储存结构。栅极叠层结构设置于一电介质基板上，且包括相互电性隔离的多个栅极层。环型通道柱设置在该电介质基板上并穿过该栅极叠层结构。第一源极/漏极柱及一第二源极/漏极柱设置在该电介质基板上，且位于该环型通道柱之内，且穿过该栅极叠层结构，该第一源极/漏极柱及该第二源极/漏极柱各自耦接至该环型通道柱，且相互分隔。电荷储存结构设置于各该栅极层与该环型通道柱之间。该第一源极/ 漏极柱及该第二源极/漏极柱的材料为P型掺杂半导体，且该第一源极/漏极柱、该第二源极/漏极柱、该电荷储存结构、该环型通道柱及这些栅极层形成多个存储单元。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
图1为根据本发明一实施例的3D快闪存储器的俯视示意图。
图2为根据本发明一实施例的3D快闪存储器(图1的22’剖面线)的剖面示意图。
图3为根据本发明一实施例的3D快闪存储器的立体示意图。
图4为的是根据本发明一实施例的存储单元的栅极电压对漏极电流的示意图。
图5为根据本发明一实施例的存储单元的阈值电压的机率分布示意图。
图6为根据本发明一实施例的3D快闪存储器的电路布局的示意图。
图7为根据本发明一实施例的3D快闪存储器的示意图。
图8为根据本发明另一实施例的一存储单元的俯视示意图。
图9为根据本发明另一实施例的3D快闪存储器的俯视示意图。
图10为根据本发明另一实施例的3D快闪存储器的剖面示意图。
附图标记说明
10：3D快闪存储器
101a、101b：沟道
103a、103b：方向
120：栅极叠层结构
126：栅极层
104：绝缘层
122：第一源极/漏极柱
124：第二源极/漏极柱
116：隔离柱
112、902：电荷储存结构
110：环型通道柱
114：绝缘材料
100：电介质基板
BL、BL1～BL4：位线
SL、SL1～SL4：源极线
WL、WL1～WL4：字线
12、C1～C16：存储单元
具体实施方式
请参照图1、2及3，图1为根据本发明一实施例的3D快闪存储器的俯视示意图，图2为根据本发明一实施例的3D快闪存储器(图 1的22’剖面线)的剖面示意图，图3为根据本发明一实施例的3D快闪存储器的立体示意图。3D快闪存储器10包括一栅极叠层结构120、一环型通道柱110、一第一源极/漏极柱122、一第二源极/漏极柱124 及一电荷储存结构112。栅极叠层结构120设置在一电介质基板100 上，且包括通过多个绝缘层104相互电性隔离的多个栅极层126。环型通道柱110设置在电介质基板100上并穿过栅极叠层结构120。第一源极/漏极柱122与第二源极/漏极柱124设置在电介质基板100上，且位于环型通道柱110之内，且穿过栅极叠层结构120。电荷储存结构112设置于各栅极层126与环型通道柱110之间。电荷储存结构112 可为氧化物-氮-氧化物(oxide-nitride-oxide，ONO)、氧化物-氮-氧化物-氮-氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)、能隙工程硅-氧化物-氮-氧化物-硅(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)、金属-氧化铝-氮-氧化物-硅(metal-aluminum oxide-nitride-oxide-silicon，MANOS)等。在环型通道柱110之内，第一源极/漏极柱122及第二源极/漏极柱124 各自耦接至环型通道柱110，且通过一绝缘柱116相互分隔。第一源极/漏极柱122及第二源极/漏极柱124与电荷储存结构112之间的空间设置绝缘材料114。绝缘柱116可为一氮化硅层。第一源极/漏极柱122及第二源极/漏极柱124分别设置于绝缘柱116的相对的两侧，且可接触到或不接触到绝缘柱116。3D快闪存储器10包括多个存储单元12。
在一实施例中，一沟道101a被提供在栅极叠层结构的上侧，一沟道101b被提供在栅极叠层结构的下侧。沟道101a的延伸方向103a 与沟道101b的延伸方向103b平行。此外，第一源极/漏极柱122及第二源极/漏极柱124之间的连线105平行于延伸方向103a及103b。在替代的实施例中，如图9所示，第一源极/漏极柱122及第二源极/ 漏极柱124之间的连线105可以不垂直于延伸方向103a及103b。例如，第一源极/漏极柱122及第二源极/漏极柱124之间的连线105与延伸方向103a及103b之间可以有四十五度的夹角。
在一实施例中，如图10所示，不同于图2，电荷储存结构112 设置于栅极层126与绝缘层104以及环型通道柱110之间的表面。也就是说，电荷储存结构112不仅设置于栅极层126与环型通道柱110 之间，还设置于栅极层126与绝缘层104。
虽然在本发明的附图的实施例中“环型”的形状是以圆形为例，但需要注意的是“环型”的形状可为规则或不规则的椭圆形或多边形。
在一实施例中，第一源极/漏极柱122及第二源极/漏极柱124的材料为P型掺杂的半导体材料，例如硼(Boron)掺杂的硅。在此实施例中，3D快闪存储器10是P型沟道的AND型快闪存储器。3D 快闪存储器10的操作可针对存储单元12个别进行，详述如下。
在另一实施例中，如图8所示，一部分的第一源极/漏极柱122’与一部分的第二源极/漏极柱124’位于环型通道柱110’之内，而另一部分的第一源极/漏极柱122’与另一部分的第二源极/漏极柱124’不位于环型通道柱110’之内。
请同时参考图4为的根据本发明一实施例的存储单元的栅极电压对漏极电流的示意图。例如是针对图2及图3中所示的存储单元 12。图4中，INIT为存储单元12未经擦除操作及编程操作时的栅极电压对漏极电流的曲线，ERS为存储单元12经擦除操作后的栅极电压对漏极电流的曲线，PGM为存储单元12经编程操作时的栅极电压对漏极电流的曲线。擦除操作以-FN(Fowler-Nordheim)空穴注入，可以使得经过擦除操作后的存储单元12的阈值电压更低。编程操作以+FN电子注入，可以使得经过编程操作后的存储单元12的阈值电压更高。从图4中可看出，当存储单元12的漏极所耦接的一感测放大器的感测电流的阈值为6uA时，经过擦除操作(即未经编程操作) 的存储单元12的栅极电压会更低于-6.5V时感测放大器才会感测到大于6uA的电流，经过编程操作的存储单元12的栅极电压则更低于 -2.5V时感测放大器即可感测到大于6uA的电流。这代表当经过编程操作的存储单元12的栅极电压为0V时不会有漏电流产生。感测电流的阈值是用以判断存储单元12中储存的数据是第一值(例如1) 还是第二值(例如0)。例如，在读取操作时，感测放大器侦测到存储单元12的漏极的电流大于感测电流的阈值时，可判断存储单元12 储存的数据为第一值；反之，感测放大器未侦测到存储单元12的漏极的电流大于感测电流的阈值时，可判断存储单元12储存的数据为第二值。
请参照图5，图5为根据本发明一实施例的存储单元的阈值电压的机率分布示意图。图5中，横轴为阈值电压，纵轴为机率，ERS 为经过擦除操作后的存储单元12的阈值电压的机率分布，PGM为经过编程操作后的存储单元12的阈值电压的机率分布。由图5可看出，ERS以-6.5V为中心，PGM以-2.5V为中心，两者相差4V。读取操作时的栅极电压可设定为-6.5V与-2.5V的中间值，即-4V。
请参照图6，图6为根据本发明一实施例的3D快闪存储器的电路布局的示意图。第一源极/漏极柱122分别耦接至多条第一信号线。在一实施例中，第一信号线可为位线BL。第二源极/漏极柱124分别耦接至多条第二信号线。在一实施例中，第二信号线可为源极线SL。第一信号线及第二信号线分别耦接至多个感测放大器(未示出)。需要说明的是，由于图6为俯视图，无法看出存储单元的栅极层126是耦接至多条栅极控制线。在一实施例中，第一信号线、第二信号线及栅极分别配置为位线(BL)、源极线(SL)及字线(WL)。后续的说明将会根据上述对应关系。即使如此，在另一实施例中，第一信号线、第二信号线及栅极分别配置为源极线、位线及字线。
请参照图7，图7为根据本发明一实施例的3D快闪存储器的示意图。图7的电路结构可视为图6的电路布局的等效电路。在X方向相邻的存储单元的栅极共享相同的字线，在Y方向相邻的存储单元共享相同的源极线及位线，在Z方向相邻的存储单元共享相同的源极线及位线。例如存储单元C1、C2、C3、C4共享字线WL1，存储单元C5、C6、C7、C8共享字线WL2，存储单元C9、C10、C11、 C12共享字线WL3，存储单元C13、C14、C15、C16共享字线WL4。存储单元C1、C5、C9、C13共享源极线SL1及位线BL1，存储单元 C2、C6、C10、C14共享源极线SL2及位线BL2，存储单元C3、C7、 C11、C15共享源极线SL3及位线BL3，存储单元C4、C8、C12、C16 共享源极线SL4及位线BL4。接下来将以图7为基础，详细说明读取操作、擦除操作及编程操作。
在读取操作时，假设要读取的是存储单元C11，施加一第一读取选取偏压(例如-4V)于对应于要读取的存储单元C11的字线WL3，施加一第一读取非选取偏压(例如0V)于其余的字线，施加一第二读取选取偏压(例如0V)于对应于要读取的存储单元C11的源极线SL3，其余的源极线浮接(floating)，施加一第三读取选取偏压(例如-1.8V)于对应于要读取的存储单元C11的位线BL3，其余的位线浮接。需要注意的是，第一读取选取偏压更负于(more negative)第二读取选取偏压。
擦除操作可以包括多个存储单元的一个区块(sector)为单位进行。假设要擦除的区块包括存储单元C9～C16，施加一第一擦除选取偏压(例如-8V)于对应于要擦除的存储单元C9～C16的字线WL3、 WL4，施加一第一擦除非选取偏压(例如0V)于其余的字线，施加一第二擦除选取偏压(例如10V)于对应于要擦除的存储单元C9～C16 的源极线SL1～SL4，施加第二擦除选取偏压(例如10V)于对应于要擦除的存储单元C9～C16的位线BL1～BL4。需要注意的是，第一擦除选取偏压为负，且第二擦除选取偏压为正。由于本实施例为P型沟道，故不会有过度擦除(over erase)的考量。因此，在擦除操作上不采用递增步进脉冲编程(Incremental Step Pulse Programming，ISPP)，而是以单次脉冲(one-shot)擦除的方式进行。如此一来，可以有效缩短擦除操作需要的时间。在本实施例中，由于擦除操作是以一个区块为单位，因此在同一个区块中的位线BL1～BL4及源极线SL1～SL4 会被施加相同的偏压。而属于未被选取擦除的区块的位线及源极线可被施加相同于位线BL1～BL4及源极线SL1～SL4的偏压。然而，在另一实施例中，属于未被选取擦除的区块的位线及源极线可被施加不同于位线BL1～BL4及源极线SL1～SL4的偏压。
编程操作时，假设要编程的是存储单元C11，采用ISPP的方式施加具有一上限与一下限的一第一编程选取偏压(例如5V～12V)于对应于要编程的存储单元C11的字线WL3，施加一第一编程非选取偏压(例如0V)于其余的字线，施加一第二编程选取偏压(例如-8V) 于对应于要编程的存储单元C11的源极线SL3，施加一第二编程非选取偏压(例如2V)于其余的源极线，施加第二编程选取偏压(例如 -8V)于对应于要编程的存储单元C11的位线BL3，施加第二编程非选取偏压(例如2V)于其余的位线。需要注意的是，第一编程选取偏压为正，第二编程选取偏压为负，且第二编程非选取偏压为正。以 ISPP的方式进行编程操作可使得经过编程的存储单元的阈值电压的机率分布较窄。在这个例子中，进行编程的存储单元承受约20V的偏压，而不进行编程的存储单元承受的-2V或10V的偏压。
总结来说，根据本发明的3D快闪存储器具有高集成性，通过P 型掺杂的材料来制作第一源极/漏极柱及第二源极/漏极柱，无需考虑过度擦除的问题，令擦除操作可采用单次脉冲的方式进行，进而缩短擦除所需消耗的时间。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求所界定的为准。

Claims (10)

1.一种3D快闪存储器，包括：
一栅极叠层结构，设置于一电介质基板上，且包括相互电性隔离的多个栅极层；
一环型通道柱设置在该电介质基板上并穿过该栅极叠层结构；
一第一源极/漏极柱及一第二源极/漏极柱，设置在该电介质基板上，且至少一部分位于该环型通道柱之内，且穿过该栅极叠层结构，该第一源极/漏极柱及该第二源极/漏极柱各自耦接至该环型通道柱，且相互分隔；以及
一电荷储存结构，设置于各该栅极层与该环型通道柱之间，
其中该第一源极/漏极柱及该第二源极/漏极柱的材料为P型掺杂半导体，且该第一源极/漏极柱、该第二源极/漏极柱、该电荷储存结构、该环型通道柱型及这些栅极层形成多个存储单元。
2.根据权利要求1所述的3D快闪存储器，其中各该存储单元的该栅极层电性连接一栅极控制线，该第一源极/漏极柱电性连接一第一信号线，该第二源极/漏极柱电性连接一第二信号线。
3.根据权利要求1所述的3D快闪存储器，其中该第一源极/漏极柱及该第二源极/漏极柱的材料为硼掺杂。
4.根据权利要求1所述的3D快闪存储器，其中该第一源极/漏极柱及该第二源极/漏极柱以一绝缘柱相互电性分隔。
5.根据权利要求4所述的3D快闪存储器，其中该绝缘柱为一氮化硅层。
6.根据权利要求1所述的3D快闪存储器，其中这些栅极层通过多个绝缘层相互电性隔离，且该电荷储存结构设置于这些栅极层与该环型通道柱以及这些绝缘层之间的界面。
7.根据权利要求1所述的3D快闪存储器，其中该第一源极/漏极柱及该第二源极/漏极柱位于该环型通道柱之内。
8.一种操作方法应用于权利要求2的3D快闪存储器，包括：
施加一第一读取选取偏压于对应于要读取的该存储单元的该栅极控制线；以及
施加一第二读取选取偏压于对应于要读取的该存储单元的该第一信号线，
其中该第一读取选取偏压更负于该第二读取选取偏压。
9.一种操作方法应用于权利要求2的3D快闪存储器，包括：
施加一第一擦除选取偏压于对应于要擦除的该存储单元的该栅极控制线；
施加一第二擦除选取偏压于对应于要擦除的该存储单元的该第一信号线；以及
施加该第二擦除选取偏压于对应于要擦除的该存储单元的该第二信号线，
其中该第一擦除选取偏压为负，且该第二擦除选取偏压为正。
10.一种操作方法应用于权利要求2的3D快闪存储器，包括：
施加一第一编程选取偏压于对应于要编程的该存储单元的该栅极控制线；
施加一第二编程选取偏压于对应于要编程的该存储单元的该第一信号线；以及
施加该第二编程选取偏压于对应于要编程的该存储单元的该第二信号线，
其中该第一编程选取偏压应用ISPP且为正，且该第二编程选取偏压为负。
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