CN109949853A - 涉及在低速操作环境中执行高速测试的半导体设备和系统 - Google Patents

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Abstract

本发明提供一种涉及在低速操作环境中执行高速测试的半导体设备和系统。所述系统可以包括第一半导体设备和第二半导体设备。第一半导体设备和第二半导体设备中的每一个可以接收参考数据和第一时钟信号。第一半导体设备可以从第一时钟信号产生第一内部时钟信号，并且可以基于第一内部时钟信号将参考数据输出为传输数据。第二半导体设备可以从第一时钟信号产生第二内部时钟信号，并且可以基于第二内部时钟信号接收传输数据。第二半导体设备可以基于参考数据和接收到的数据产生错误检测信号。

Description

涉及在低速操作环境中执行高速测试的半导体设备和系统
相关申请的交叉引用
本申请要求2017年12月21日向韩国知识产权局提交的第10-2017-0176622号韩国申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种集成电路技术，并且更具体地，涉及半导体设备、包括所述半导体设备的系统和所述半导体设备的测试方法。
背景技术
每个电子设备可以包括大量电子组件。在这些电子设备中，计算机系统可以包括由半导体构成的大量半导体设备。构成计算机系统的半导体设备可以通过传输或接收时钟信号和数据来彼此通信。随着对计算机系统操作速度的要求的增加，需要开发提供具有高速操作的半导体设备。此外，时钟信号的频率因此增大，从而可以在半导体设备之间高速地进行数据通信。特别地，在图形半导体设备中，通过使用例如8GHz或更大的时钟信号来实现16Gbps的数据速率。
在半导体设备制造和封装在晶片上之后，可以通过测试设备对其测试以验证半导体设备的可靠性。与半导体设备的操作速度增大相比，测试设备的开发速度一般是缓慢的。由于测试设备通常是昂贵的，因此难以频繁地改变测试设备使其与半导体设备的操作速度的增大保持一致。因此，需要一种能够使用低速操作的测试设备对半导体设备进行高速测试的方法。
发明内容
在一个实施例中，可以提供一种系统。所述系统可以包括第一半导体设备和第二半导体设备。所述第一半导体设备可以基于从第一时钟信号产生的第一内部时钟信号将参考数据输出为传输数据。所述第二半导体设备可以通过基于从所述第一时钟信号产生的第二内部时钟信号接收所述传输数据来产生接收数据，以及可以基于所述接收数据和所述参考数据来产生错误检测信号。
在一个实施例中，可以提供一种系统。所述系统可以包括被配置为提供第一时钟信号和参考数据的外部设备。所述系统可以包括第一半导体设备，所述第一半导体设备被配置为从所述第一时钟信号产生第一内部时钟信号，以及可以基于所述第一内部时钟信号将所述参考数据输出为传输数据。所述系统可以包括第二半导体设备，所述第二半导体设备被配置为从所述第一时钟信号产生第二内部时钟信号，通过基于所述第二内部时钟信号接收所述传输数据来产生接收数据，以及基于所述参考数据和所述接收数据来产生错误检测信号。
在一个实施例中，可以提供一种用于测试系统的方法，所述系统包括外部设备、第一半导体设备和第二半导体设备。所述方法可以包括从所述外部设备向所述第一半导体设备和所述第二半导体设备中的每一个提供参考数据。所述方法可以包括从所述外部设备向所述第一半导体设备提供第一时钟信号，以及在所述第一半导体设备中从所述第一时钟信号产生第一内部时钟信号。所述方法可以包括从所述外部设备向所述第二半导体设备提供第一时钟信号，以及在所述第二半导体设备中从所述第一时钟信号产生第二内部时钟信号。所述方法可以包括在所述第一半导体设备中基于所述第一内部时钟信号将所述参考数据输出到共享总线。所述方法可以包括在所述第二半导体设备中基于所述第二内部时钟信号来接收经由所述共享总线传输的所述数据。所述方法可以包括在所述第二半导体设备中基于所述参考数据和接收到的所述数据来产生错误检测信号。
在一个实施例中，可以提供一种系统。所述系统可以包括第一半导体设备，所述第一半导体设备被配置为接收第一时钟信号以产生第一内部时钟信号，所述第一内部时钟信号允许利用与大于所述第一时钟信号的频率相对应的目标频率来执行所述第一半导体设备的数据输入和输出操作。所述系统可以包括第二半导体设备，所述第二半导体设备经由共享总线耦接到所述第一半导体设备，并且被配置为接收所述第一时钟信号以产生第二内部时钟信号，所述第二内部时钟信号允许利用与大于所述第一时钟信号的频率相对应的目标频率来执行所述第二半导体设备的数据输入和输出操作。所述第一半导体设备可以基于所述第一内部时钟信号向所述第二半导体设备输出传输数据。所述第二半导体设备可以基于所述第二内部时钟信号经由所述共享总线来接收所述传输数据，以及可以基于所述传输数据产生错误检测信号。
附图说明
图1是示出根据一个实施例的系统的配置的示例代表的图。
图2是示出根据一个实施例的系统的配置的示例代表的图。
图3是示出根据一个实施例的时钟门控电路的耦接关系的示例代表的图。
图4是用于辅助解释根据一个实施例的系统的操作的时序图的示例代表。
图5是用于辅助解释根据一个实施例的系统的操作的流程图的示例代表。
图6是示出根据一个实施例的系统的配置的示例代表的图。
具体实施方式
下面，将通过实施例的各种示例，参照附图来描述涉及在低速操作环境中执行高速测试的半导体设备和系统。
图1是示出根据一个实施例的系统1的配置的示例代表的图。参考图1，系统1可以包括外部设备110和半导体设备120。外部设备110可以提供半导体设备120操作所需的各种控制信号。外部设备110可以包括各种设备。例如，外部设备110可以是主机设备，例如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器AP和存储器控制器。另外，外部设备110可以是用于测试半导体设备120的测试设备或测试装备。半导体设备120可以是例如存储设备，并且所述存储设备可以包括易失性存储器或非易失性存储器。易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除和可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)，RRAM(电阻RAM)或FRAM(铁电RAM)。
半导体设备120可以通过与用作测试设备的外部设备110耦接来执行测试操作。半导体设备120可以通过与用作主机设备的外部设备110耦接而执行除测试操作以外的各种操作。例如，在制造半导体设备120之后，半导体设备120可以通过与用作测试设备的外部设备110耦接来被测试。在完成测试之后，半导体设备120可以通过与用作主机设备的外部设备110耦接来执行各种操作。
半导体设备120可以经由多个总线与外部设备110耦接。所述多个总线可以是用于传输信号的信号传输路径、链路或通道。所述多个总线可以包括第一时钟总线101、第二时钟总线102、命令地址总线103和数据总线104。第一时钟总线101、第二时钟总线102和命令地址总线103可以是单向总线，而数据总线104可以是双向总线。半导体设备120可以经由第一时钟总线101与外部设备110耦接，并且可以经由第一时钟总线101接收数据时钟信号WCK。数据时钟信号WCK可以包括一对或更多对时钟信号。半导体设备120可以经由第二时钟总线102接收从外部设备110传输的系统时钟信号HCK。系统时钟信号HCK可以是一对时钟信号。半导体设备120可以经由所述命令地址总线103接收命令地址信号CA。命令地址信号CA可以包括多个比特位。半导体设备120可以基于系统时钟信号HCK接收命令地址信号CA。半导体设备120可以经由数据总线104与外部设备110耦接，并且可以经由数据总线104从外部设备110接收数据DQ或者将数据DQ传输到外部设备110。
半导体设备120可以包括时钟发生电路121、数据输入/输出电路122和数据储存区123。时钟发生电路121可以经由第一时钟焊盘131与第一时钟总线101耦接，以及可以接收数据时钟信号WCK并产生多个内部时钟信号INCLK。在一个实施例中，数据时钟信号WCK的频率可以高于系统时钟信号HCK的频率。半导体设备120可以同步于数据时钟信号WCK接收从外部设备110传输的数据DQ或者将数据DQ传输到外部设备110。半导体设备120可以利用数据时钟信号WCK来接收经由数据总线104传输的数据DQ和/或对经由数据总线104传输的数据DQ采样。为了充分地确保用于接收数据DQ和/或对数据DQ采样的时序裕度，半导体设备120可以通过将数据时钟信号WCK分频来使用数据时钟信号WCK。时钟发生电路121可以将数据时钟信号WCK分频并产生多个内部时钟信号INCLK。
数据输入/输出电路122可以经由数据焊盘134与数据总线104耦接，以及可以经由数据焊盘134接收从外部设备110传输的数据DQ或将数据DQ传输到外部设备110。数据输入/输出电路122可以接收从时钟发生电路121产生的多个内部时钟信号INCLK。数据输入/输出电路122可以基于多个内部时钟信号INCLK执行数据DQ的输入/输出操作。数据输入/输出电路122可以同步于多个内部时钟信号INCLK将数据DQ传输到外部设备110，以及可以同步于多个内部时钟信号INCLK接收从外部设备110传输的数据DQ。半导体设备120还可以包括第二时钟焊盘132和命令地址焊盘133。第二时钟焊盘132可以与第二时钟总线102耦接，半导体设备120可以经由第二时钟焊盘132接收从外部设备110传输的系统时钟信号HCK。命令地址焊盘133可以与命令地址总线103耦接，半导体设备120可以经由命令地址焊盘133接收从外部设备110传输的命令地址信号CA。
经由数据输入/输出电路122从外部设备110接收到的数据可以储存在数据储存区123中。储存在数据储存区123中的数据可以经由数据输入/输出电路122输出到外部设备110。数据储存区123可以是包括多个存储单元的存储单元阵列。数据储存区123可以具有多个位线(未示出)和多个字线(未示出)，并且可以包括多个存储单元(未示出)，所述多个存储单元分别耦接到所述多个位线与所述多个字线彼此交叉的点。
图2是示出根据一个实施例的系统2的配置的示例代表的图。参考图2，系统2可以包括外部设备200和半导体设备。外部设备200可以是与图1中所示的外部设备110相对应的组件。系统2可以包括多个半导体设备。在图2中，示出了系统2包括两个半导体设备。系统2可以包括多个通道。所述多个通道可以彼此独立地执行数据输入/输出操作。在图2中，系统2可以包括第一半导体设备300和第二半导体设备400。第一半导体设备300和第二半导体设备400中的每一个可以是与图1中所示的半导体设备120相对应的组件。系统2可以包括第一通道和第二通道，第一半导体设备300可以作为第一通道执行数据输入/输出操作，以及第二半导体设备400可以作为第二通道执行数据输入/输出操作。第一半导体设备300和第二半导体设备400可以经由多个总线分别与外部设备200耦接。在一个实施例中，第一半导体设备300和第二半导体设备400可以是单个封装半导体设备的组件。
外部设备200可经由第一数据时钟总线211、第一数据总线231和第一命令地址总线241与第一半导体设备300耦接。外部设备200可以经由第二数据时钟总线212、第二数据总线232和第二命令地址总线242与第二半导体设备400耦接。外部设备200可以分别经由第一数据时钟总线211和第二数据时钟总线212向第一半导体设备300和第二半导体设备400提供第一时钟信号WCK。第一时钟信号WCK可以是数据时钟信号。外部设备200可以经由第一数据总线231和第二数据总线232向第一半导体设备300和第二半导体设备400提供数据DQ。第一半导体设备300和第二半导体设备400可以分别经由第一数据总线231和第二数据总线232向外部设备200提供数据DQ。在测试操作期间外部设备200可以不经由第一数据总线231和第二数据总线232传输数据DQ。在测试操作期间第一半导体设备300和第二半导体设备400可以不从第一数据总线231和第二数据总线232接收数据。外部设备200可以分别经由第一命令地址总线241和第二命令地址总线242向第一半导体设备300和第二半导体设备400提供命令地址信号CA。替代于在测试操作期间不经由第一数据总线231和第二数据总线232提供数据DQ，外部设备200可以经由第一命令地址总线241和第二命令地址总线242向第一半导体设备300和第二半导体设备400提供参考数据RFD。参考数据RFD可以经由第一命令地址总线241和第二命令地址总线242以命令地址信号CA的形式被传输到第一半导体设备300和第二半导体设备400。
所述多个总线还可以包括系统时钟总线220、第一错误检测总线251和第二错误检测总线252。外部设备200可以经由系统时钟总线220和第一错误检测总线251与第一半导体设备300耦接，以及可以经由系统时钟总线220和第二错误检测总线252与第二半导体设备400耦接。外部设备200可以经由系统时钟总线220向第一半导体设备300和第二半导体设备400提供第二时钟信号HCK。外部设备200可以经由系统时钟总线220与第一半导体设备300的系统时钟焊盘302耦接。外部设备200可以经由系统时钟总线220与第二半导体设备400的系统时钟焊盘402耦接。第二时钟信号HCK可以是系统时钟信号，并且可以具有低于第一时钟信号WCK的频率。例如，第二时钟信号HCK的频率可以是第一时钟信号WCK的频率的1/2或1/4。系统时钟总线220可以是一个，并且可以与第一半导体设备300和第二半导体设备400共同耦接。在一个实施例中，可以提供两个系统时钟总线，以及可以将第一半导体设备300和第二半导体设备400彼此独立地与外部设备200耦接。第一错误检测总线251可以将从第一半导体设备300产生的错误检测信号ERR传输到外部设备200。第二错误检测总线252可以将从第二半导体设备400产生的错误检测信号ERR传输到外部设备200。
第一半导体设备300可以从外部设备200接收第一时钟信号WCK和参考数据RFD。第一半导体设备300可以从第一时钟信号WCK产生第一内部时钟信号INCLK1。第一半导体设备300可以通过将第一时钟信号WCK分频来产生第一内部时钟信号INCLK1。第一内部时钟信号INCLK1可以包括具有不同相位的多个分频时钟信号。第一半导体设备300可以基于第一内部时钟信号INCLK1输出参考数据RFD。第一半导体设备300可以基于第一内部时钟信号INCLK1从参考数据RFD产生传输数据TD，以及可以将传输数据TD输出到第一数据总线231。
第二半导体设备400可以从外部设备200接收第一时钟信号WCK和参考数据RFD。第二半导体设备400可以从第一时钟信号WCK产生第二内部时钟信号INCLK2。第二半导体设备400可以通过将第一时钟信号WCK分频来产生第二内部时钟信号INCLK2。第二内部时钟信号INCLK2可以包括具有不同相位的多个分频时钟信号。虽然为了便于说明而对第二内部时钟信号INCLK2仅在其命名方面不同地描述，但要注意的是，第二内部时钟信号INCLK2可以具有与第一内部时钟信号INCLK1基本相同的特性。第二半导体设备400可以基于第二内部时钟信号INCLK2接收传输数据TD。第二半导体设备400可以经由共享总线233接收传输数据TD，所述共享总线233将第一数据总线231与第二数据总线232耦接。第二半导体设备400可以基于第二内部时钟信号INCLK2从传输数据TD产生接收数据RD。第二半导体设备400可以通过将接收数据RD与参考数据RFD进行比较来产生错误检测信号ERR。第二半导体设备400可以经由第二错误检测总线252将错误检测信号ERR传输到外部设备200。
第一半导体设备300和第二半导体设备400可以具有相同的结构。因此，第一半导体设备300和第二半导体设备400可以相反地操作以与上述操作对称。第二半导体设备400可以基于第二内部时钟信号INCLK2从参考数据RFD产生传输数据TD。第一半导体设备300可以基于第一内部时钟信号INCLK1从传输数据TD产生接收数据RD。第一半导体设备300可以通过将接收数据RD与参考数据RFD进行比较来产生错误检测信号ERR。第一半导体设备300可以经由第一错误检测总线251将错误检测信号ERR传输到外部设备200。下文中，将有代表性地描述第二半导体设备400产生错误检测信号ERR的操作。
在图2中，第一半导体设备300可以包括时钟发生电路310和数据输出电路321。时钟发生电路310可以经由第一时钟焊盘301与第一数据时钟总线211耦接，以及可以经由第一数据时钟总线211接收第一时钟信号WCK。时钟发生电路310可以将第一时钟信号WCK分频，并产生第一内部时钟信号INCLK1。例如，时钟发生电路310可以将第一时钟信号WCK二分频，并且产生具有低于第一时钟信号WCK的频率的第一内部时钟信号INCLK1。时钟发生电路310可以产生包括具有不同相位的八个分频时钟信号的第一内部时钟信号INCLK1。所述八个分频时钟信号可以具有45度的相位差。因此，第一内部时钟信号INCLK1允许利用与第一时钟信号WCK的频率的四倍相对应的目标频率来执行数据输入/输出操作。然而，要注意的是，第一内部时钟信号INCLK1中包括的分频时钟信号的数目以及第一内部时钟信号INCLK1的频率与目标频率之间的差异没有特别限制。第一半导体设备300还可以包括时钟缓冲器311，所述时钟缓冲器311缓冲第一时钟信号WCK，并将缓冲的第一时钟信号提供给时钟发生电路310。
数据输出电路321可以基于第一内部时钟信号INCLK1将参考数据RFD输出为传输数据TD。数据输出电路321可以同步于第一内部时钟信号INCLK1将参考数据RFD输出为传输数据TD。例如，当第一内部时钟信号INCLK1包括具有不同相位的八个分频时钟信号时，参考数据RFD可以在八个分频时钟信号中的每一个的上升沿或下降沿被输出为传输数据TD。数据输出电路321可以是串行器，所述串行器同步于第一内部时钟信号INCLK1将参考数据RFD输出为传输数据TD。数据输出电路321可以经由第一数据焊盘303将传输数据TD输出到第一数据总线231和共享总线233。第一半导体设备300还可以包括对传输数据TD进行缓冲的数据输出缓冲器323。
第二半导体设备400可以包括时钟发生电路410、数据接收电路422和错误检测电路430。时钟发生电路410可以具有与时钟发生电路310基本相同的配置。时钟发生电路410可以经由第二时钟焊盘401与第二数据时钟总线212耦接，以及可以经由第二数据时钟总线212接收第一时钟信号WCK。时钟发生电路410可以将第一时钟信号WCK分频，并产生第二内部时钟信号INCLK2。类似于第一内部时钟信号INCLK1，第二内部时钟信号INCLK2可以包括具有不同相位的八个分频时钟信号。第二半导体设备400还可以包括时钟缓冲器411，所述时钟缓冲器411对第一时钟信号WCK进行缓冲并将缓冲的第一时钟信号提供给时钟发生电路410。
数据接收电路422可以从第一半导体设备300接收传输数据TD。数据接收电路422可以经由第二数据焊盘403与第二数据总线232耦接。数据接收电路422可以经由共享总线233和第二数据总线232来接收从第一半导体设备300输出到第一数据总线231的传输数据TD。数据接收电路422可以基于第二内部时钟信号INCLK2接收传输数据TD。数据接收电路422可以基于第二内部时钟信号INCLK2从传输数据TD产生接收数据RD。当第二内部时钟信号INCLK2包括具有不同相位的分频时钟信号时，数据接收电路422可以通过在八个分频时钟信号中的每一个的上升沿或下降沿对传输数据TD进行采样来输出接收数据RD。数据接收电路422可以是解串器，所述解串器同步于第二内部时钟信号INCLK2将传输数据TD输出为接收数据RD。第二半导体设备400可以延迟和/或门控第二内部时钟信号INCLK2，以及可以同步于被延迟和/或门控的第二内部时钟信号将传输数据TD输出为接收数据RD。稍后将描述延迟和/或门控第二内部时钟信号INCLK2的组件。第二半导体设备400还可以包括数据输入缓冲器424，所述数据输入缓冲器424对传输数据TD进行缓冲，并将缓冲的传输数据提供给数据接收电路422。
错误检测电路430可以接收参考数据RFD和从数据接收电路422输出的接收数据RD。错误检测电路430可以将接收数据RD与参考数据RFD进行比较，并产生错误检测信号ERR。例如，错误检测电路430可以将接收数据RD的相应比特位与参考数据RFD的相应比特位进行比较，以及当对应的比特位的数据彼此不同时可以将错误检测信号ERR使能。错误检测电路430可以经由第二错误检测焊盘405与第二错误检测总线252耦接。错误检测电路430可以经由第二错误检测总线252将错误检测信号ERR传输到外部设备200。
仍然参考图2，第一半导体设备300还可以包括数据接收电路322和错误检测电路330。数据接收电路322可以经由第一数据总线231和第一数据焊盘303接收从第二半导体设备400产生的传输数据TD。数据接收电路322可以接收第一内部时钟信号INCLK1。数据接收电路322可以基于第一内部时钟信号INCLK1，将从第二半导体设备400产生的传输数据TD输出为接收数据RD。数据接收电路322可以具有与第二半导体设备400的数据接收电路422基本相同的配置。第一半导体设备300还可以包括数据输入缓冲器324，所述数据输入缓冲器324对从第二半导体设备400产生的传输数据TD进行缓冲并将缓冲的传输数据提供给数据接收电路322。错误检测电路330可以将参考数据RFD与经由数据接收电路322产生的接收数据RD进行比较，并产生错误检测信号ERR。错误检测信号ERR可以经由第一错误检测焊盘305输出到第一错误检测总线251。错误检测信号ERR可以经由第一错误检测总线251传输到外部设备200。
第二半导体设备400还可以包括数据输出电路421。数据输出电路421可以经由第二数据焊盘403将数据输出到第二数据总线232。数据输出电路421可以接收参考数据RFD和第二内部时钟信号INCLK2。数据输出电路421可以基于第二内部时钟信号INCLK2从参考数据RFD产生传输数据TD，并且可以将传输数据TD输出到第二数据总线232。数据输出电路421可以具有与第一半导体设备300的数据输出电路321基本相同的配置。第二半导体设备400还可以包括对传输数据TD进行缓冲的数据输出缓冲器423。
参考图2，第一半导体设备300和第二半导体设备400还可以包括寄存器340和440以及数据储存区350和450。第一半导体设备300的寄存器340可以经由命令地址焊盘304与第一命令地址总线241耦接。寄存器340可以接收经由第一命令地址总线241从外部设备200传输的命令地址信号CA。寄存器340可以经由第一命令地址总线241接收参考数据RFD，并储存接收到的参考数据RFD。第二半导体设备400的寄存器440可以经由命令地址焊盘404与第二命令地址总线242耦接。寄存器440可以接收经由第二命令地址总线242从外部设备200传输的命令地址信号CA。寄存器440可以经由第二命令地址总线242接收参考数据RFD，并储存接收到的参考数据RFD。
第一半导体设备300和第二半导体设备400可以是例如存储设备，第一半导体设备300和第二半导体设备400的数据储存区350和450可以是能够储存数据的存储单元阵列。数据储存区350和450可以包括其中储存数据的多个存储单元(未示出)。数据储存区350和450可以包括多个位线(未示出)和多个字线(未示出)，并且所述多个存储单元可以耦接到所述多个位线与所述多个字线彼此交叉的点。数据储存区350和450可以分别与数据输出电路321和421以及数据接收电路322和422耦接。数据储存区350和450可以在除了测试操作以外的正常操作期间向数据输出电路321和421提供所储存的数据，从而可以将所储存的数据输出到外部设备200。数据储存区350和450可以分别储存经由数据接收电路322和422接收到的数据。
第二半导体设备400还可以包括时钟门控电路(clock gating circuit)460。参考图3，时钟门控电路460可以耦接在时钟发生电路410与数据接收电路422之间。时钟门控电路460可以延迟和/或门控从时钟发生电路410产生的第二内部时钟信号INCLK2，以及可以将被延迟和/或门控的第二内部时钟信号提供给数据接收电路422。时钟门控电路460可以将第二内部时钟信号INCLK2延迟预设时间，并且可以输出延迟的第二内部时钟信号。如稍后将描述的，所述预设时间可以对应于通过从第一时间tAA减去第二时间tBB而获得的时间。第一时间tAA可以是从第一时钟信号WCK被输入到第一半导体设备300的时刻至传输数据TD从数据输出电路321输出的时刻的时间。第二时间tBB可以是从第一时钟信号WCK被输入到第二半导体设备400的时刻至第二内部时钟信号INCLK2通过时钟发生电路410而产生的时刻的时间。在一个实施例中，时钟门控电路460可以由具有与预设时间相对应的延迟量的延迟电路来配置。在一个实施例中，时钟门控电路460可以由如下门控电路来配置，所述门控电路基于门控控制信号GC<0:n>在与预设时间相对应的时间之后输出第二内部时钟信号INCLK2。第一半导体设备300还可以包括如下时钟门控电路，所述时钟门控电路产生第一内部时钟信号INCLK1以接收从第二半导体设备400的数据输出电路421产生的传输数据TD。类似于时钟门控电路460，所述时钟门控电路可以耦接在时钟发生电路310和数据接收电路322之间。
图4是用于辅助解释根据一个实施例的系统2的操作的时序图的示例代表，图5是用于辅助解释根据一个实施例的系统2的操作的流程图的示例代表。下面将参考图2至图5来描述根据一个实施例的系统2的操作。如果测试操作开始，外部设备200可以向第一半导体设备300和第二半导体设备400提供参考数据RFD(S51)。参考数据RFD可以作为命令地址信号CA经由第一命令地址总线241和第二命令地址总线242传输到第一半导体设备300和第二半导体设备400。外部设备200可以同步于第二时钟信号HCK向第一半导体设备300和第二半导体设备400传输参考数据命令信号LDFF。外部设备200可以连续传输多个参考数据命令信号LDFF。参考数据命令信号LDFF可以包括与参考数据RFD和指示储存参考数据RFD的命令信号有关的信息。第一半导体设备300和第二半导体设备400的寄存器340和440可以接收参考数据命令信号LDFF并储存参考数据RFD。
外部设备200可以经由第一命令地址总线241将读取命令信号RD作为指示读取操作的命令地址信号CA传输到第一半导体设备300。可以同步于第二时钟信号HCK来传输读取命令信号RD，并且可以根据参考数据RFD的比特位的数量来连续传输预设数量的读取命令信号RD。在图4中，示出了连续提供三个读取命令信号RD。外部设备200可以在传输读取命令信号RD的同时，经由第一数据时钟总线211将第一时钟信号WCK传输到第一半导体设备300(S52)。此时，可以不经由第一数据总线231传输数据。第一半导体设备300可以从第一时钟信号WCK产生第一内部时钟信号INCLK1(S53)。
外部设备200可以经由第二命令地址总线242将写入命令信号WT作为指示写入操作的命令地址信号CA传输到第二半导体设备400。写入命令信号WT可以同步于第二时钟信号HCK来传输，并且可以以与读取命令信号RD相同的方式来连续传输。外部设备200可以在传输写入命令信号WT的同时将第一时钟信号WCK传输到第二半导体设备400(S54)。
第一半导体设备300可以在与读取潜伏时间RL相对应的延迟时间和第一时间tAA过去之后，基于第一内部时钟信号INCLK1传输参考数据RFD(S55)。第一半导体设备300可以同步于第一内部时钟信号INCLK1将参考数据RFD输出为传输数据TD。读取潜伏时间RL可以意指直到半导体设备接收读取命令信号之后读取操作实际执行的延迟时间。第一半导体设备300可以在读取潜伏时间RL和第一时间tAA已经过去的时刻将传输数据TD输出到第一数据总线231和共享总线233。
第二半导体设备400可以从第一时钟信号WCK产生第二内部时钟信号INCLK2(S56)。第二半导体设备400的时钟门控电路460可以将第二内部时钟信号INCLK2延迟预设的时间tAA-tBB，并且可以输出延迟的第二内部时钟信号(S57)。第二半导体设备400可以基于由时钟门控电路460门控的第二内部时钟信号INCLK2来接收从第一半导体设备300传输的数据(S58)。第二半导体设备400可以在写入潜伏时间WL和第二时间tBB经过之后，同步于被门控的第二内部时钟信号INCLK2将传输数据TD接收为接收数据RD。写入潜伏时间WL可以意指直到半导体设备接收写入命令信号之后写入操作实际执行的延迟时间。由于时钟门控电路460对第二内部时钟信号INCLK2进行门控，使得第二内部时钟信号INCLK2被延迟预设的时间tAA-tBB，从第一半导体设备300输出传输数据TD的时刻和第二半导体设备400接收传输数据TD的时刻可以变得基本相同。
第二半导体设备400的错误检测电路430可以通过将接收数据RD与参考数据RFD进行比较来产生错误检测信号ERR(S59)。错误检测电路430可以对基于一个读取命令信号和一个写入命令信号而输入和输出的数据组执行比较操作。例如，从第一半导体设备300传输的传输数据TD可以被划分为第一组至第三组TD1、TD2和TD3，以及当传输数据TD的第一数据组TD1的电平与参考数据RFD的第一组的电平相同时，错误检测电路430可以保持错误检测信号ERR的禁止状态。当从第一半导体设备300传输的传输数据TD的第二组TD2的电平与参考数据RFD的第二组的电平不同时，错误检测电路430可以将错误检测信号ERR使能。外部设备200可以接收错误检测信号ERR，并且可以基于错误检测信号ERR来确定测试操作是通过还是失败。第一半导体设备300和第二半导体设备400可以通过改变他们的角色来执行图4和图5中所示的测试操作。
系统2可以在低速操作环境下对第一半导体设备300和第二半导体设备400执行测试操作，在所述低速操作环境下外部设备200不能提供具有高频率的第一时钟信号WCK。第一半导体设备300可以同步于具有高频率的第一内部时钟信号INCLK1来输出基于参考数据RFD而产生的传输数据TD，以及第二半导体设备400可以同步于具有高频率的第二内部时钟信号INCLK2来接收从第一半导体设备300传输的传输数据TD。因此，数据可以在第一半导体设备300和第二半导体设备400之间以高速传输，并且即使在低速操作环境中，也可以对第一半导体设备300和第二半导体设备400以高速执行测试。
图6是示出根据一个实施例的系统6的配置的示例代表的图。参考图6，系统6可以包括测试设备600、第一半导体设备700和第二半导体设备800。系统6可以是图2中示出的系统2的实施示例。测试设备600可以是用于测试第一半导体设备700和第二半导体设备800的测试设备。测试设备600可以包括测试器601和测试板602。测试器601可以产生测试第一半导体设备700和第二半导体设备800所必需的所有控制信号，并将控制信号提供给第一半导体设备700和第二半导体设备800。控制信号可以包括第一时钟信号WCK、第二时钟信号HCK、数据DQ和命令地址信号CA。测试器601可以通过接收从第一半导体设备700和第二半导体设备800输出的错误检测信号来监测测试操作的结果。
测试板602可以包括槽，所述槽中可以安装第一半导体设备700和第二半导体设备800。测试板602可以包括各种布线。测试板602可以包括第一时钟传输线611、系统时钟传输线620、第一数据传输线631、第一命令地址信号传输线641和第一错误检测信号传输线651。测试器601可以经由第一时钟传输线611与第一半导体设备700的第一时钟焊盘701耦接，并且可以经由第一时钟传输线611向第一半导体设备700提供第一时钟信号WCK。测试器601可以经由系统时钟传输线620与第一半导体设备700的系统时钟焊盘702耦接，并且可以经由系统时钟传输线620向第一半导体设备700提供第二时钟信号HCK。测试器601可以经由第一数据传输线631与第一半导体设备700的第一数据焊盘703耦接，并且可以经由第一数据传输线631向第一半导体设备700传输数据DQ以及从第一半导体设备700接收数据DQ。测试器601可以经由第一命令地址信号传输线641与第一半导体设备700的命令地址焊盘704耦接，并且可以经由第一命令地址信号传输线641向第一半导体设备700提供命令地址信号CA。测试器601可以经由第一错误检测信号传输线651与第一半导体设备700的第一错误检测焊盘705耦接，并且可以经由第一错误检测信号传输线651接收从第一半导体设备700输出的错误检测信号ERR。
测试板602还可以包括第二时钟传输线612、第二数据传输线632、第二命令地址信号传输线642和第二错误检测信号传输线652。测试器601可以经由第二时钟传输线612与第二半导体设备800的第二时钟焊盘801耦接，并且可以经由第二时钟传输线612将第一时钟信号WCK提供给第二半导体设备800。测试器601可以经由系统时钟传输线620与第二半导体设备800的系统时钟焊盘802耦接，并且可以经由系统时钟传输线620向第二半导体设备800提供第二时钟信号HCK。测试器601可以经由第二数据传输线632与第二半导体设备800的第二数据焊盘803耦接，并且可以经由第二数据传输线632向第二半导体设备800传输数据DQ以及从第二半导体设备800接收数据DQ。测试器601可以经由第二命令地址信号传输线642与第二半导体设备800的命令地址焊盘804耦接，并且可以经由第二命令地址信号传输线642向第二半导体设备800提供命令地址信号CA。测试器601可以经由第二错误检测信号传输线652与第二半导体设备800的第二错误检测焊盘805耦接，并且可以经由第二错误检测信号传输线652接收从第二半导体设备800输出的错误检测信号ERR。测试板602还可以包括多个缓冲器，所述多个缓冲器用于分别对经由所述多个信号传输线传输的信号进行缓冲。
在测试板602上，系统时钟传输线620可以与第一半导体设备700和第二半导体设备800共同耦接。如上所述，测试器601可以经由一个系统时钟传输线620向第一半导体设备700和第二半导体设备800提供第二时钟信号HCK。在测试板602上，第一数据传输线631和第二数据传输线632可以经由共享线路633彼此耦接。因此，从第一半导体设备700输出的数据可以被传输到第二半导体设备800，并且从第二半导体设备800输出的数据可以被传输到第一半导体设备700。在根据一个实施例的测试操作期间，测试器601可以不经由第一数据传输线631和第二数据传输线632向第一半导体设备700和第二半导体设备800提供数据DQ。
虽然上面已经描述了各种实施例，但本领域技术人员应理解，所描述的实施例仅是示例。因此，本文中描述的涉及在低速操作环境中执行高速测试的半导体设备和系统不应基于所描述的实施例而受到限制。

Claims (27)

1.一种系统，包括：
第一半导体设备和第二半导体设备，
其中，所述第一半导体设备基于从第一时钟信号产生的第一内部时钟信号将参考数据输出为传输数据，以及
其中，所述第二半导体设备通过基于从所述第一时钟信号产生的第二内部时钟信号接收所述传输数据来产生接收数据，以及基于所述接收数据和所述参考数据来产生错误检测信号。
2.根据权利要求1所述的系统，
其中，所述第一内部时钟信号是通过将所述第一时钟信号分频而产生，以及
其中，所述第二内部时钟信号是通过将所述第一时钟信号分频而产生。
3.根据权利要求1所述的系统，
其中，所述第一内部时钟信号是通过将所述第一时钟信号分频而产生，以允许利用与大于所述第一时钟信号的频率相对应的目标频率将所述参考数据输出为所述传输数据，以及
其中，所述第二内部时钟信号是通过将所述第一时钟信号分频而产生，以允许利用与大于所述第一时钟信号的频率相对应的所述目标频率来接收所述传输数据并且产生所述接收数据。
4.根据权利要求1所述的系统，其中，所述第二半导体设备通过将所述接收数据与所述参考数据进行比较来产生所述错误检测信号。
5.根据权利要求1所述的系统，其中，所述第一半导体设备包括：
第一时钟发生电路，其被配置为将所述第一时钟信号分频并且产生所述第一内部时钟信号；以及
数据输出电路，其被配置为同步于所述第一内部时钟信号将所述参考数据输出为所述传输数据。
6.根据权利要求1所述的系统，其中，所述第二半导体设备包括：
第二时钟发生电路，其被配置为将所述第一时钟信号分频并且产生所述第二内部时钟信号；
数据接收电路，其被配置为基于所述第二内部时钟信号从所述传输数据产生所述接收数据；以及
错误检测电路，其被配置为通过将所述参考数据与所述接收数据进行比较来产生所述错误检测信号。
7.根据权利要求1所述的系统，
其中，所述第一半导体设备的数据总线和所述第二半导体设备的数据总线耦接，以及
其中，所述第二半导体设备经由所述第一半导体设备的数据总线和所述第二半导体设备的数据总线来接收所述传输数据。
8.根据权利要求1所述的系统，
其中，所述第二半导体设备还包括：
时钟门控电路，其被配置为延迟所述第二内部时钟信号，并向数据接收电路提供延迟的所述第二内部时钟信号，以及
其中，所述时钟门控电路的延迟量对应于如下时间，所述时间是通过将所述第一时钟信号输入所述第一半导体设备的时刻至所述传输数据从所述第一半导体设备输出的时刻的时间减去所述第一时钟信号输入所述第二半导体设备的时刻至所述第二半导体设备产生所述第二内部时钟信号的时刻的时间而获得。
9.根据权利要求1所述的系统，
其中，所述第一半导体设备和所述第二半导体设备分别包括命令地址总线，以及
其中，所述第一半导体设备和所述第二半导体设备还分别包括寄存器，所述寄存器基于经由所述命令地址总线传输的命令地址信号来储存所述参考数据。
10.一种系统，包括：
外部设备，其被配置为提供第一时钟信号和参考数据；
第一半导体设备，其被配置为：从所述第一时钟信号产生第一内部时钟信号，以及基于所述第一内部时钟信号将所述参考数据输出为传输数据；以及
第二半导体设备，其被配置为：从所述第一时钟信号产生第二内部时钟信号，通过基于所述第二内部时钟信号接收所述传输数据来产生接收数据，以及被配置为：基于所述参考数据和所述接收数据来产生错误检测信号。
11.根据权利要求10所述的系统，
其中，所述第一内部时钟信号是通过将所述第一时钟信号分频而产生，以及
其中，所述第二内部时钟信号是通过将所述第一时钟信号分频而产生。
12.根据权利要求10所述的系统，其中，所述第二半导体设备通过将所述接收数据与所述参考数据进行比较来产生错误检测信号。
13.根据权利要求10所述的系统，
其中，所述第一内部时钟信号是通过将所述第一时钟信号分频而产生，以允许利用与大于所述第一时钟信号的频率相对应的目标频率将所述参考数据输出为所述传输数据，以及
其中，所述第二内部时钟信号是通过将所述第一时钟信号分频而产生，以允许利用与大于所述第一时钟信号的频率相对应的所述目标频率来接收所述传输数据并且产生所述接收数据。
14.根据权利要求10所述的系统，其中，所述外部设备基于第二时钟信号提供所述参考数据，并且所述第二时钟信号具有低于所述第一时钟信号的频率。
15.根据权利要求10所述的系统，其中，所述外部设备包括分别与所述第一半导体设备和所述第二半导体设备耦接的命令地址总线，并且经由所述命令地址总线提供所述参考数据。
16.根据权利要求10所述的系统，
其中，所述第一半导体设备包括：
第一时钟发生电路，其被配置为将所述第一时钟信号分频并产生所述第一内部时钟信号；以及
数据输出电路，其被配置为同步于所述第一内部时钟信号将所述参考数据输出为所述传输数据，以及
其中，所述第一半导体设备经由第一数据焊盘将所述传输数据输出到第一数据总线。
17.根据权利要求16所述的系统，其中，所述第二半导体设备包括：
第二时钟发生电路，其被配置为将所述第一时钟信号分频并产生所述第二内部时钟信号；
数据接收电路，其被配置为通过基于所述第二内部时钟信号接收所述传输数据来产生所述接收数据；以及
错误检测电路，其被配置为通过将所述参考数据与所述接收数据进行比较来产生所述错误检测信号。
18.根据权利要求17所述的系统，其中，所述第二半导体设备经由第二数据焊盘与第二数据总线耦接，所述第二数据总线与所述第一数据总线耦接，并且所述第二半导体设备经由所述第一数据总线和所述第二数据总线来接收所述传输数据。
19.根据权利要求17所述的系统，
其中，所述第二半导体设备还包括：
时钟门控电路，其被配置为延迟所述第二内部时钟信号，以及向所述数据接收电路提供被延迟的所述第二内部时钟信号，以及
其中，所述时钟门控电路的延迟量对应于如下时间，所述时间是通过将所述第一时钟信号输入所述第一半导体设备的时刻至所述传输数据从所述第一半导体设备输出的时刻的时间减去所述第一时钟信号输入所述第二半导体设备的时刻至所述第二半导体设备产生所述第二内部时钟信号的时刻的时间而获得。
20.根据权利要求10所述的系统，其中，所述第二半导体设备经由错误检测焊盘与错误检测总线耦接，并且经由所述错误检测总线将所述错误检测信号传输到所述外部设备。
21.一种用于测试系统的方法，所述系统包括外部设备、第一半导体设备和第二半导体设备，所述方法包括：
从所述外部设备向所述第一半导体设备和所述第二半导体设备中的每一个提供参考数据；
从所述外部设备向所述第一半导体设备提供第一时钟信号，以及在所述第一半导体设备中从所述第一时钟信号产生第一内部时钟信号；
从所述外部设备向所述第二半导体设备提供第一时钟信号，以及在所述第二半导体设备中从所述第一时钟信号产生第二内部时钟信号；
在所述第一半导体设备中基于所述第一内部时钟信号将所述参考数据输出到共享总线；
在所述第二半导体设备中基于所述第二内部时钟信号接收经由所述共享总线传输的数据；以及
在所述第二半导体设备中基于所述参考数据和接收到的所述数据来产生错误检测信号。
22.根据权利要求21所述的方法，
其中，所述外部设备基于第二时钟信号经由命令地址总线提供所述参考数据，以及
其中，所述第二时钟信号具有低于所述第一时钟信号的频率。
23.根据权利要求21所述的方法，还包括，在所述提供步骤之后，
将所述参考数据储存在所述第一半导体设备和所述第二半导体设备中。
24.根据权利要求21所述的方法，还包括：
在所述第二半导体设备中通过将所述第二内部时钟信号延迟来门控所述第二内部时钟信号，
其中，所述第二内部时钟信号的延迟量对应于如下时间，所述时间是通过将所述第一时钟信号输入所述第一半导体设备的时刻至所述参考数据从所述第一半导体设备输出的时刻的时间减去所述第一时钟信号输入所述第二半导体设备的时刻至所述第二半导体设备产生所述第二内部时钟信号的时刻的时间而获得。
25.根据权利要求24所述的方法，
其中，在所述第一半导体设备中通过将所述第一时钟信号分频而产生所述第一内部时钟信号，以及
其中，在所述第二半导体设备中通过将所述第一时钟信号分频而产生所述第二内部时钟信号。
26.根据权利要求24所述的方法，
其中，在所述第二半导体设备中，通过将所述参考数据和接收到的所述数据进行比较来产生所述错误检测信号。
27.一种系统，包括：
第一半导体设备，其被配置为接收第一时钟信号以产生第一内部时钟信号，所述第一内部时钟信号允许利用与大于所述第一时钟信号的频率相对应的目标频率来执行所述第一半导体设备的数据输入和输出操作；
第二半导体设备，其经由共享总线耦接到所述第一半导体设备，并且被配置为接收所述第一时钟信号以产生第二内部时钟信号，所述第二内部时钟信号允许利用与大于所述第一时钟信号的频率相对应的所述目标频率来执行所述第二半导体设备的数据输入和输出操作，
其中，所述第一半导体设备基于所述第一内部时钟信号向所述第二半导体设备输出传输数据，以及
其中，所述第二半导体设备基于所述第二内部时钟信号经由所述共享总线来接收所述传输数据，以及基于所述传输数据产生错误检测信号。
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