CN109860137A - 小型化高密度fpga系统级3d封装电路 - Google Patents

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Abstract

本发明公开了一种小型化高密度FPGA系统级3D封装电路，该封装电路将FPGA裸芯片、FLASH裸芯片、电源电路、去耦电路、配置电路等FPGA最小系统电路在一个小型化陶瓷电路中实现，通过BGA扇出，同时实现了高集成度和高可靠性。本发明通过十层高密度陶瓷电路布线、金字塔式芯片堆叠和陶瓷开腔工艺埋置电路，大大缩小了电路体积，实现了电路小型化；从根源上简化了PCB Layout设计，具有很强的工程实用性；陶瓷基座上焊接可伐边框，通过平行封焊工艺封盖，实现封装电路的高气密性；该封装电路具有集成度高、体积小、可靠性高等优点。

Description

小型化高密度FPGA系统级3D封装电路
技术领域
本发明属于封装电路领域，具体涉及一种小型化高密度FPGA系统级3D封装电路。
背景技术
上世纪90年代以来，便携式、微型化电子产品以及航空航天、军事电子进入了一个高速发展时期，要求半导体器件最大程度地实现小型化、轻量化、高密度的同时满足高可靠性。集成电路技术应运而生。然而，目前集成电路的工艺技术已经接近其物理极限，摩尔定律(Moore’s Law)将无法保持。在这样的背景下，提出了系统级封装(System in Package，SIP)，作为“超摩尔定律”(More than Moore)的重要技术。“超摩尔定律”的概念着眼于系统集成的层面，为电子行业的发展提供了新的方向。
国际半导体技术蓝图(ITRS，International Technology Roadmap forSemiconductors)对SIP进行了明确的定义：SIP是采用任何组合将多个具有不同功能的有源和无源电子元器件以及诸如MEMS、光学甚至生物芯片等其他器件组装在单一封装中，形成一个具有多种功能的系统或子系统。
SIP采用目前最先进的工艺与技术，主要包括：
(1)材料技术(半导体材料、陶瓷材料、金属材料、金属基复合材料)；
(2)芯片技术(逻辑芯片、数字芯片、模拟芯片、功率芯片)；
(3)互联技术(高密度多层互联、芯片与芯片互联、倒装焊接、引线键合)；
(4)封装技术(BGA、芯片级封装、无源集成)；
(5)组装技术(层叠封装、芯片堆叠、高精度组装)；
(6)测试技术(裸片测试、封装测试、系统测试)。
传统的FPGA器件，所有功能PAD都做扇出，PAD数量众多、排布复杂，器件体积大；在设计FPGA系统的PCB时，至少需要10层Layout，PCB Layout设计难度大，加工周期长，影响产品的开发周期。
发明内容
本发明的目的在于提供一种小型化高密度FPGA系统级3D封装电路，满足对FPGA小型化、可靠性有较高要求的应用场景，该封装电路大大缩小了电路体积，实现了电路小型化；同时具有高气密性、高可靠性，从根源上简化了PCB Layout设计，具有很强的工程实用性。
实现本发明目的的技术方案为：一种小型化高密度FPGA系统级3D封装电路，包括HTCC/LTCC基板电路、可伐框和可伐盖板，其特征在于，所述HTCC/LTCC基板电路具有十层高密度陶瓷电路结构，分别为TOP层、SIG1层、GND1层、VCC层、SIG2层、SIG3层、GND2层、SMT层、GND3层和BOT层；其中TOP层通过3D堆叠实现FPGA裸芯片和FLASH裸芯片的装配；SMT层装配电源电路、去耦电路和配置电路；SIG1层、SIG2层、SIG3层实现信号布线；VCC层实现电源平面；GND1层、GND2层、GND3层实现地平面；BOT层实现BGA球栅阵列扇出；GND3层和BOT层陶瓷中间开腔，SMT层的电路埋置在腔中。
与现有技术相比，本发明的显著优点为：(1)传统的FPGA器件，所有功能PAD都做扇出，PAD数量众多、排布复杂，器件体积大，本发明的封装电路不仅实现了传统FPGA器件的所有功能，还把FPGA最小系统电路全部集成在金属陶瓷封装中，减少了PAD数量，大大缩小了电路体积，在实现高集成度的同时实现了高可靠性；(2)现有技术在设计FPGA系统的PCB时，至少需要10层Layout，设计难度大，加工周期长，影响产品的开发周期；而本发明在设计PCB时，只需要连接VCC、GND，将JTAG和I/O扇出连线即可，仅仅需要4层甚至更少的Layout，极大地降低了Layout的设计难度，缩短了加工周期，加快了产品的开发进度，具有很强的工程实用性；(3)在陶瓷基座上焊接可伐边框，通过平行封焊工艺封盖，实现了高可靠性。
附图说明
图1为本发明的3D封装电路爆炸图。
图2为本发明的3D封装电路可伐框内部视图。
图3为本发明的3D封装电路底部视图。
图4为本发明所提供的3D封装电路的结构侧视图。
图5为本发明所提供的3D封装电路的芯片堆叠结构示意图。
图6为本发明所提供的3D封装电路的引线键合结构示意图。
图7为本发明所提供的3D封装电路的无源集成结构示意图。
图8(a)、图8(b)为本发明所提供的3D封装电路的球栅阵列结构示意图。
图9为本发明所提供的3D封装电路的十层电路结构示意图。
其中，附图标记说明如下：1-LTCC基板电路，2-可伐框，3-可伐盖板，4-FPGA裸芯片，5-FLASH裸芯片，6-引线键合，7-电源电路，8-配置电路，9-去耦电路，10-BGA。
具体实施方式
本发明采用芯片堆叠、引线键合、无源集成、BGA和高温共烧陶瓷(HTCC，HighTemperature Co-Fired Ceramic)/低温共烧陶瓷(LTCC，Low Temperature Co-FiredCeramic)技术。该封装电路将原来FPGA外围固定连接的电路，包括FLASH电路、电源电路、去耦电路和配置电路全部集成在陶瓷封装中，通过十层高密度陶瓷电路对FPGA各功能PAD重新布局和布线，其中FPGA管理功能PAD在内部实现互联，只需要将基本的I/O、VCC、GND和JTAG功能PAD通过BGA扇出，大大减少了PAD数量，布局更加简洁合理。因此，使用者只需要集中精力关注和设计FPGA电路中功能变化的部分，从根源上简化了PCB设计，减少了使用者的工作量，具有很强的工程实用性。
如图1～图4所示，本发明的一种小型化高密度FPGA系统级3D封装电路，包括HTCC/LTCC基板电路、可伐框和可伐盖板。所述HTCC/LTCC基板电路具有十层高密度陶瓷电路结构，分别为TOP层、SIG1层、GND1层、VCC层、SIG2层、SIG3层、GND2层、SMT层、GND3层和BOT层；其中TOP层通过3D堆叠实现FPGA裸芯片和FLASH裸芯片的装配；SMT层装配电源电路、去耦电路、配置电路；SIG1、SIG2、SIG3层实现信号布线；VCC层实现电源平面；GND1、GND2、GND3层实现地平面；BOT层实现BGA球栅阵列扇出；GND3和BOT层陶瓷中间开腔，SMT层的电路埋置在腔中。
TOP层、SIG1层、GND1层、VCC层、SIG2层、SIG3层、GND2层、SMT层、GND3层和BOT层由上至下依次设置。
进一步的，通过金字塔式芯片堆叠和引线键合，将FPGA裸芯片和FLASH裸芯片组装到TOP层。
FPGA裸芯片和FLASH裸芯片通过内中外三层引线键合，将FPGA裸芯片4和FLASH裸芯片5上的3层PAD键合到陶瓷基座TOP层电路对应的内中外三层键合PAD上，实现信号互联。
进一步的，通过HTCC/LTCC陶瓷基座的高密度多层互联实现FPGA裸芯片和FLASH裸芯片的信号互联、电源电路、去耦电路、配置电路布线，将FPGA的I/O、VCC、GND和JTAG功能PAD重新排布，合理分布在BOT层电路的四周。
进一步的，通过无源集成将电源电路、去耦电路和配置电路组装到SMT层，埋置在GND3和BOT层的腔内。
进一步的，通过BGA球栅阵列将BOT层的I/O、VCC、GND和JTAG焊盘扇出。
该封装电路通过十层高密度陶瓷电路布线、金字塔式芯片堆叠和陶瓷开腔工艺埋置电路，大大缩小了电路体积，实现了电路小型化；陶瓷基座上焊接可伐边框，通过平行封焊工艺封盖，实现封装电路的高气密性。该封装电路具有集成度高、体积小、可靠性高等优点。
下面结合附图和实施例对本发明所提供的小型化高密度FPGA系统级3D封装电路进行详细说明。
实施例
结合图1～图4，本发明提供的3D封装电路由10部分组成，包括LTCC基板电路1、可伐框2、可伐盖板3、FPGA裸芯片4、FLASH裸芯片5、引线键合6、电源电路7、配置电路8、去耦电路9和BGA10。
如图5所示，本发明的3D封装电路采用芯片堆叠结构，FPGA裸芯片4和FLASH裸芯片5通过金字塔式堆叠组装在电路的TOP层。
如图6所示，本发明的3D封装电路采用引线键合结构，包括FPGA裸芯片外层PAD4-1、FPGA裸芯片内层PAD4-2、FLASH裸芯片PAD5-1、陶瓷基座外层键合PAD1-1、陶瓷基座中层键合PAD1-2、陶瓷基座内层键合PAD1-3、外层引线键合6-1、中层引线键合6-2、内层引线键合6-3。FPGA裸芯片4和FLASH裸芯片5通过内中外三层引线键合，将FPGA裸芯片4和FLASH裸芯片5上的3层PAD键合到陶瓷基座TOP层电路对应的内中外三层键合PAD上，实现了高密度信号互联。
如图7所示，本发明的3D封装电路采用无源集成结构，电源电路7、配置电路8和去耦电路9通过SMT工艺组装到SMT层电路，埋置在无源集成腔1-4中。
如图8(a)、图8(b)所示，本发明的3D封装电路采用球栅阵列结构，包括球栅阵列PAD1-5、BGA焊球10，BGA焊球10等距排列。LTCC基板电路通过高密度多层布线，将FPGA的I/O、VCC、GND和JTAG功能PAD重新排布，合理分布在BOT层电路的四周，通过BGA焊球形式扇出。
如图9所示，本发明的3D封装电路共有十层电路、九层陶瓷介质结构，包括TOP层电路①、SIG1层电路②、GND1层电路③、VCC层电路④、SIG2层电路⑤、SIG3层电路⑥、GND2层电路⑦、SMT层电路⑧、GND3层电路⑨和BOT层电路⑩；陶瓷介质1层Ⅰ、陶瓷介质2层Ⅱ、陶瓷介质3层Ⅲ、陶瓷介质4层Ⅳ、陶瓷介质5层Ⅴ、陶瓷介质6层Ⅵ、陶瓷介质7层Ⅶ、陶瓷介质8层Ⅷ和陶瓷介质9层Ⅸ。
本发明所提供的封装电路，巧妙利用芯片堆叠、引线键合、无源集成、BGA和HTCC/LTCC技术的优势，实现多种功能：(1)通过金字塔式芯片堆叠和引线键合，将FPGA裸芯片和FLASH裸芯片组装到TOP层；(2)通过HTCC/LTCC陶瓷基座的高密度多层互联实现FPGA裸芯片和FLASH裸芯片的信号互联、电源电路、去耦电路、配置电路布线，将FPGA的I/O、VCC、GND和JTAG功能PAD重新排布，合理分布在BOT层电路的四周；(3)通过无源集成将电源电路、去耦电路和配置电路组装到SMT层，埋置在GND3和BOT层的腔内；(4)通过BGA球栅阵列将BOT层的I/O、VCC、GND和JTAG焊盘扇出。

Claims (6)

1.一种小型化高密度FPGA系统级3D封装电路，包括HTCC/LTCC基板电路、可伐框和可伐盖板，其特征在于，所述HTCC/LTCC基板电路具有十层高密度陶瓷电路结构，分别为TOP层、SIG1层、GND1层、VCC层、SIG2层、SIG3层、GND2层、SMT层、GND3层和BOT层；其中TOP层通过3D堆叠实现FPGA裸芯片和FLASH裸芯片的装配；SMT层装配电源电路、去耦电路和配置电路；SIG1层、SIG2层、SIG3层实现信号布线；VCC层实现电源平面；GND1层、GND2层、GND3层实现地平面；BOT层实现BGA球栅阵列扇出；GND3层和BOT层陶瓷中间开腔，SMT层的电路埋置在腔中。
2.根据权利要求1所述的小型化高密度FPGA系统级3D封装电路，其特征在于，通过金字塔式芯片堆叠和引线键合，将FPGA裸芯片和FLASH裸芯片组装到TOP层。
3.根据权利要求2所述的小型化高密度FPGA系统级3D封装电路，其特征在于，FPGA裸芯片和FLASH裸芯片通过内中外三层引线键合，将FPGA裸芯片和FLASH裸芯片上的3层PAD键合到陶瓷基座TOP层电路对应的内中外三层键合PAD上，实现信号互联。
4.根据权利要求1所述的小型化高密度FPGA系统级3D封装电路，其特征在于，通过无源集成将电源电路、去耦电路和配置电路组装到SMT层，埋置在GND3和BOT层的腔内。
5.根据权利要求1所述的小型化高密度FPGA系统级3D封装电路，其特征在于，通过BGA球栅阵列将BOT层的I/O、VCC、GND和JTAG焊盘扇出。
6.根据权利要求1所述的小型化高密度FPGA系统级3D封装电路，其特征在于，陶瓷基座上焊接可伐边框，通过平行封焊工艺封盖。
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