CN109841563A - 选择性覆盖工艺和由此形成的结构 - Google Patents

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Abstract

本文公开的实施例通常涉及覆盖工艺和由此形成的结构。在实施例中，形成在介电层中的导电部件具有金属表面，并且介电层具有介电表面。通过实施表面修改处理将介电表面修改为疏水的。在修改介电表面之后，通过实施选择性沉积工艺在金属表面上形成覆盖层。在另一实施例中，通过介电层暴露栅极结构的表面。通过实施选择性沉积工艺在栅极结构的表面上形成覆盖层。

Description

选择性覆盖工艺和由此形成的结构
技术领域
本发明实施例涉及选择性覆盖工艺和由此形成的结构。
背景技术
随着半导体产业已进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET器件通常包括具有高的高宽比的半导体鳍以及形成在其中的沟道和源极/漏极区。利用沟道的增大的表面积的优势在鳍结构上方并且沿着鳍结构的侧面(例如，包裹)形成栅极，以产生更快、更可靠且更易控制的半导体晶体管器件。然而，随着规模的缩小，出现了新的挑战。
发明内容
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：在第一介电层中形成第一导电部件，所述第一导电部件具有金属表面，所述第一介电层具有介电表面；通过实施表面修改处理将所述介电表面修改为疏水的；在修改所述介电表面之后，通过实施选择性沉积工艺在所述金属表面上形成覆盖层；以及在所述覆盖层和所述介电表面上方形成第二介电层。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：第一介电层，位于衬底上方，所述第一介电层具有利用包括疏水官能团的物质终止的介电表面；导电部件，位于所述第一介电层中；金属帽，位于所述导电部件上；以及第二介电层，位于所述介电表面和所述金属帽上。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：栅极结构，位于衬底上的有源区上方；第一介电层，位于所述衬底上方并且沿着所述栅极结构；金属帽，位于所述栅极结构上；第二介电层，位于所述金属帽和所述第一介电层上方；以及导电部件，穿过所述第二介电层至所述金属帽。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的示例性简化的鳍式场效应晶体管(FinFET)的三维图。
图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B、图6A-图6B、图7A-图7B、图8A-图8B、图9A-图9B、图10A-图10B、图11A-图11B、图12A-图12B、图13A-图13B、图14A-图14B和图15A-图15B是根据一些实施例的在形成半导体器件的示例性工艺中的中间阶段处的相应中间结构的截面图。
图16A-图16B、图17A-图17B、图18A-图18B和图19A-图19B是根据一些实施例的形成半导体器件的另一示例性工艺中的中间阶段处的相应中间结构的截面图。
图20是根据一些实施例的形成半导体器件的示例性工艺的流程图。
图21至图28是根据一些实施例的在形成半导体器件的示例性工艺中的中间阶段处的相应中间结构的截面图。
图29是根据一些实施例的形成半导体器件的示例性工艺的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本文公开的实施例通常涉及在金属表面上形成覆盖层(例如，金属帽)并涉及由此形成的结构。在一些实施例中，可以在实施用于形成覆盖层的选择性沉积之前修改介电层的介电表面。在这种实施例中，修改的表面可以用作介电层的保护层，以例如改善选择性沉积的选择性并减少对介电层的损坏。在一些实施例中，实施用于在栅极结构上形成覆盖层的选择性沉积。栅极结构上的覆盖层可以降低至栅极结构(并且更特别地，对于短沟道器件上的栅极结构)的接触的电阻。可以实现一些实施例的其他优势。
前文概括地概述了本文描述的实施例的一些方面。在鳍式场效应晶体管(FinFET)的背景下，并且特别地，在用于FinFET的替换栅极工艺的背景下，描述本文所述的一些实施例。在金属化的导电部件的背景下描述本文所述的一些实施例。可以在其他工艺中和/或在其他器件中使用本发明的一些方面的实施方式。例如，其他示例性器件可以包括平面FET、水平全环栅极(HGAA)FET、垂直全环栅极(VGAA)FET、纳米线沟道FET和其他器件。其他示例性工艺可以包括先栅极工艺。描述示例性方法和结构的一些变型。本领域的普通技术人员将容易地理解，可以作出的其他修改预期在其他实施例的范围内。尽管以特定的顺序描述方法实施例，但是各个其他方法实施例可以以任何逻辑顺序来实施，并且可以包括比本文所述的更少或更多的步骤。
图1示出三维图中简化的FinFET 40的实例。在图1中未示出或相对于图1未描述的其他方面从下面的附图和描述中变得显而易见。可以以操作为例如一个或多个晶体管(诸如四个晶体管)的方式电连接或耦接图1中的结构。
FinFET 40包括位于半导体衬底42上的鳍46a和46b。半导体衬底42包括隔离区44，并且鳍46a和46b均在相邻的隔离区44之上突出且从相邻的隔离区44之间突出。栅极介电层48a和48b沿着鳍46a和46b的侧壁并位于鳍46a和46b的顶面上方，并且栅电极50a和50b分别位于栅极介电层48a和48b上方。此外，掩模52a和52b分别位于栅电极50a和50b上方。在鳍46a和46b的相应区域中设置源极/漏极区54a-54f。在鳍46a的相对于栅极介电层48a和栅电极50a的相对区域中设置源极/漏极区54a和54b。在鳍46a的相对于栅极介电层48b和栅电极50b的相对区域中设置源极/漏极区54b和54c。在鳍46b的相对于栅极介电层48a和栅电极50a的相对区域中设置源极/漏极区54d和54e。在鳍46b的相对于栅极介电层48b和栅电极50b的相对区域中设置源极/漏极区54e和54f。
在一些实例中，可以通过包括以下几种来实现四个晶体管：(1)源极/漏极区54a和54b、栅极介电层48a和栅电极50a；(2)源极/漏极区54b和54c、栅极介电层48b和栅电极50b；(3)源极/漏极区54d和54e、栅极介电层48a和栅电极50a；以及(4)源极/漏极区54e和54f、栅极介电层48b和栅电极50b。如图所示，可以在各个晶体管之间共享一些源极/漏极区，并且可以与例如未示出的相邻晶体管共享未示出为共享的其他源极/漏极区。在一些实例中，可以将源极/漏极区中的各个源极/漏极区连接或耦接在一起，从而使得FinFET实现为两个功能晶体管。例如，如果诸如通过由外延生长合并区域(例如，合并源极/漏极区54a和54d，以及合并源极/漏极区54b和54e)来电连接相邻(例如，与相对相反)的源极/漏极区54a-54f，则可以实现两个功能晶体管。其他实例中的其他配置可以实现其他数量的功能晶体管。
图1还示出在稍后的图中使用的参考截面。截面A-A位于沿着例如相对的源极/漏极区54a-54c之间的鳍46a中的沟道的平面中。截面B-B位于垂直于截面A-A的平面中并跨过鳍46a中的源极/漏极区54a并跨过鳍46b中的源极/漏极区54d。为了清楚，后续的图是指这些参考截面。以字符“A”结尾的附图示出在各个处理实例处与截面A-A相对应的截面图，以及以字符“B”结尾的附图示出在各个处理实例处与截面B-B相对应的截面图。在一些图中，可以省略其中示出的组件或部件的一些参考标号以避免模糊其他组件或部件；这是为了便于描述图。
图2A-图2B至图15A-图15B是根据一些实施例的在形成半导体器件的示例性工艺中的中间阶段处的相应中间结构的截面图。图2A和图2B示出半导体衬底70。半导体衬底70可以是或可以包括掺杂(例如，用p型掺杂剂或n型掺杂剂)或未掺杂的块状半导体衬底、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括形成在绝缘层上的半导体材料层。例如，绝缘层可以是埋氧(BOX)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘层。还可以使用诸如多层衬底或梯度衬底的其他衬底。在一些实施例中，半导体衬底的半导体材料可以包括包括硅(Si)或锗(Ge)的元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP或它们的组合的合金半导体。
图3A和3B示出在半导体衬底70中形成鳍74。在一些实例中，掩模72(例如，硬掩模)用于形成鳍74。例如，在半导体衬底70上方沉积一个或多个掩模层，然后将一个或多个掩模层图案化成掩模72。在一些实例中，一个或多个掩模层可以包括或可以是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其他沉积技术来沉积。可以使用光刻来图案化一个或多个掩模层。例如，可以诸如通过使用旋涂在一个或多个掩模层上形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光以进行图案化。然后，根据使用的是正性光刻胶还是负性光刻胶来去除光刻胶的曝光部分或未曝光部分。然后可以诸如通过使用形成掩模72的合适的蚀刻工艺将光刻胶的图案转印至一个或多个掩模层。蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、电感耦合等离子体(ICP)蚀刻等或它们的组合。蚀刻工艺可以是各向异性的。后续地，例如，在灰化工艺或湿剥离工艺中去除光刻胶。
使用掩模72，可以蚀刻半导体衬底70，从而使得在相邻的一对鳍74之间形成沟槽76，并且从而使得鳍74从半导体衬底70突出。蚀刻工艺可以包括RIE、NBE、ICP蚀刻等，或它们的组合。蚀刻工艺可以是各向异性的。
图4A和图4B示出形成隔离区78，其中，每个隔离区78都位于相应的沟槽76中。隔离区78可以包括或可以是诸如氧化物(诸如氧化硅)、氮化物等或它们的组合的绝缘材料，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转换成诸如氧化物的另一种材料)等或它们的组合来形成绝缘材料。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，隔离区78包括由FCVD工艺形成的氧化硅。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何多余的绝缘材料和任何剩余的掩模(例如，用于蚀刻沟槽并形成鳍74)以形成共面的绝缘材料的顶面和鳍74的顶面。然后可以凹进绝缘材料以形成隔离区78。凹进绝缘材料，从而使得鳍74从相邻的隔离区78之间突出，这可以至少部分地将鳍74描绘为半导体衬底70上的有源区。可以使用诸如对绝缘材料的材料具有选择性的工艺的可接受的蚀刻工艺来凹进绝缘材料。例如，可使用采用蚀刻或应用材料SICONI工具或稀释的氢氟酸(dHF)的化学氧化物去除。此外，隔离区78的顶面可以具有由蚀刻工艺产生的如图所示的平坦的表面、凸表面、凹表面(诸如凹陷的)或它们的组合。
本领域的普通技术人员将容易地理解，相对于图2A-图2B至图4A-图4B描述的工艺只是可以如何形成鳍74的实例。在其他实施例中，可在半导体衬底70的顶面上方形成介电层；可穿过介电层蚀刻沟槽；可在沟槽中外延生长同质外延结构；并且可以凹进介电层，从而使得同质外延结构从介电层突出以形成鳍。仍在其他实施例中，异质外延结构可用于鳍。例如，可以凹进鳍74(例如，在平坦化隔离区78的绝缘材料之后，并且在凹进绝缘材料之前)，并且可以在其位置处外延生长与鳍不同的材料。还在另外的实施例中，可在半导体衬底70的顶面上方形成介电层；可穿过介电层蚀刻沟槽；可使用与半导体衬底70不同的材料在沟槽中外延生长异质外延结构；并且可以凹进介电层，从而使得异质外延结构从介电层突出以形成鳍56。在其中外延生长同质外延结构或异质外延结构的一些实施例中，可以在生长期间原位掺杂生长的材料，这可避免之前鳍的注入，尽管可一起使用原位掺杂和注入掺杂。此外，外延生长与用于p型器件的材料不同的n型器件的材料可能是有优势的。
图5A和图5B示出在鳍74上形成伪栅极堆叠件，或更一般地，伪栅极结构。伪栅极堆叠件位于鳍74上方并且垂直于鳍74横向延伸。每个伪栅极堆叠件包括界面电介质80、伪栅极82和掩模84。可以通过顺序地形成相应层，然后将这些层图案化为伪栅极堆叠件来形成用于伪栅极堆叠件的界面电介质80、伪栅极82和掩模84。例如，用于界面电介质80的层可以包括或可以是氧化硅、氮化硅等或它们的多层，并且可以诸如通过等离子体增强CVD(PECVD)、ALD或其他沉积技术在鳍74上热生长和/或化学生长，或共形沉积。用于伪栅极82的层可以包括或者可以是通过CVD、PVD或另一沉积技术沉积的硅(例如，多晶硅)或者另一种材料。用于掩模84的层可以包括或可以是通过CVD、PVD、ALD或另一沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等或它们的组合。然后可以例如使用如上所述的光刻和一个或多个蚀刻工艺来图案化用于掩模84、伪栅极82和界面电介质80的层以形成用于每个伪栅极堆叠件的掩模84、伪栅极82和界面电介质80。
在一些实施例中，在形成伪栅极堆叠件之后，可以在有源区中形成轻掺杂的漏极(LDD)区(未特别示出)。例如，可以使用伪栅极堆叠件作为掩模将掺杂剂注入到有源区中。用于LDD区的示例性掺杂剂可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，尽管可以使用其他掺杂剂。LDD区可具有在从约1015cm-3至约1017cm-3的范围内的掺杂剂浓度。
图6A和图6B示出形成栅极间隔件86。沿着伪栅极堆叠件的侧壁(例如，界面电介质80、伪栅极82和掩模84的侧壁)并且在鳍74上方形成栅极间隔件86。例如，根据鳍74的位于隔离区78之上的高度，还可以沿着鳍74的侧壁(未在图6B中示出)形成剩余的栅极间隔件86。例如，可以通过共形地沉积用于栅极间隔件86的一个或多个层并且各向异性地蚀刻一个或多个层来形成栅极间隔件86。用于栅极间隔件86的一个或多层可以包括或可以是碳氧化硅、氮化硅、氮氧化硅、碳氮化硅等、它们的多层或它们的组合，并且可以通过CVD、ALD、或另一沉积技术来沉积。蚀刻工艺可以包括RIE、NBE或另一蚀刻工艺。
图7A和图7B示出形成用于源极/漏极区的凹槽90。如图所示，在伪栅极堆叠件的相对侧上的鳍74中形成凹槽90。可以通过蚀刻工艺来进行凹进。蚀刻工艺可以是各向同性的或各向异性的，或者可以是相对于半导体衬底70的一个或多个晶面具有选择性的。因此，凹槽90可以基于所实施的蚀刻工艺而具有各种截面轮廓。蚀刻工艺可以是诸如RIE、NBE等的干蚀刻，或诸如使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)或其他蚀刻剂的湿蚀刻。
图8A和图8B示出在凹槽90中形成外延源极/漏极区92。外延源极/漏极区92可以包括或可以是硅锗(SixGe1-x，其中，x可以在约0和100之间)、碳化硅、硅磷、硅碳磷、纯的或基本纯的锗、Ⅲ-Ⅴ族化合物半导体、Ⅱ-Ⅵ族化合物半导体等。例如，用于形成Ⅲ-Ⅴ族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。诸如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或它们的组合来在凹槽90中外延生长材料，以在凹槽90中形成外延源极/漏极区92。如图8A和图8B所示，由于隔离区78的阻挡，首先在凹槽90中垂直地生长外延源极/漏极区92，在此期间不水平地生长外延源极/漏极区92。在完全填满隔离区78之间的凹槽90之后，可以垂直地且水平地生长外延源极/漏极区域92以形成小切面，可以对应于半导体衬底70的晶体平面。在一些实例中，不同的材料用于p型器件和n型器件的外延源极/漏极区。在凹进或外延生长期间适当的掩蔽可以允许不同的材料用于不同的器件。
本领域普通技术人员也将容易地理解，可以省略图7A-图7B和8A-图8B中的凹进和外延生长，并且可以使用伪栅极堆叠件和栅极间隔件86作为掩模通过将掺杂剂注入到鳍74中来形成源极/漏极区。在实现外延源极/漏极区92的一些实例中，还可以诸如通过在外延生长期间的原位掺杂和/或通过在外延生长之后将掺杂剂注入到外延源极/漏极区92中来掺杂外延源极/漏极区92。用于源极/漏极区的示例性掺杂剂可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，但是可以使用其他掺杂剂。外延源极/漏极区92(或其他源极/漏极区)可具有在从约1019cm-3至约1021cm-3的范围内的掺杂剂浓度。因此，如果合适的话，可以通过掺杂(如果合适的话，例如通过在外延生长期间的注入和/或原位掺杂)和/或通过外延生长(如果合适的话)来划定源极/漏极区，其可以进一步划定位于所划定的源极/漏极区中的有源区。
图9A和图9B示出形成接触蚀刻停止层(CESL)96并且在CESL 96上方形成第一层间电介质(ILD)100。通常，蚀刻停止层可以在形成例如接触件或通孔时提供一种停止蚀刻工艺的机制。蚀刻停止层可以由具有与相邻的层或组件不同的蚀刻选择性的介电材料形成。在外延源极/漏极区92的表面、栅极间隔件86的侧壁和顶面、掩模84的顶面和隔离区78的顶面上共形地沉积CESL 96。CESL 96可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或另一沉积技术来沉积。第一ILD 100可以包括或可以是二氧化硅，诸如氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合的低k介电材料(例如，具有低于二氧化硅的介电常数的材料)。可以通过旋涂、CVD、FCVD、PECVD、PVD或另一沉积技术来沉积第一ILD 100。
图10A和图10B示出用替换栅极结构替换伪栅极堆叠件。第一ILD 100和CESL 96形成为具有与伪栅极82的顶面共面的顶面。可以实施诸如CMP的平坦化工艺以使第一ILD 100和CESL 96的顶面与伪栅极82的顶面齐平。CMP还可以去除伪栅极82上的掩模84(以及在一些实例中，栅极间隔件86的上部)。因此，通过第一ILD 100和CESL 96暴露伪栅极82的顶面。
利用通过第一ILD 100和CESL 96暴露的伪栅极82，诸如通过一个或多个蚀刻工艺去除伪栅极82。可以通过对伪栅极82有选择性的蚀刻工艺来去除伪栅极82，其中，界面电介质80用作蚀刻停止层，并且后续地，可以通过对界面电介质80具有选择性的不同的蚀刻工艺可选地去除界面电介质80。蚀刻工艺可以是例如RIE、NBE、湿蚀刻或另一蚀刻工艺。在去除的伪栅极堆叠件处的栅极间隔件86之间形成凹槽，并且通过凹槽暴露鳍74的沟道区。
在去除的伪栅极堆叠件处的凹槽中形成替换栅极结构。如图所示，替换栅极结构均包括界面电介质110、栅极介电层112、一个或多个可选的共形层114和栅电极116。沿着沟道区在鳍74的侧壁和顶面上形成界面电介质110。界面电介质110可以是(例如，界面电介质80，如果未去除)通过鳍74的热氧化或化学氧化而形成的氧化物(例如，氧化硅)，和/或通过CVD、ALD、分子束沉积(MBD)或另一沉积技术形成的氧化物(例如氧化硅)、氮化物(例如氮化硅)和/或另一介电层。
可以在去除的伪栅极堆叠件处的凹槽中(例如，隔离区78的顶面上、界面电介质110上、栅极间隔件86的侧壁上)并且在第一ILD 100、CESL96和栅极间隔件86的顶面上共形地沉积栅极介电层112。栅极介电层112可以是或可以包括氧化硅、氮化硅、高k介电材料、它们的多层或其他介电材料。高k介电材料可以具有大于约7.0的k值，并且可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)、的金属氧化物或金属硅酸盐、它们的多层或它们的组合。可以通过ALD、PECVD、MBD或另一沉积技术来沉积栅极介电层112。
然后，可以在栅极介电层112上共形地(并且顺序地，如果多于一个)沉积一个或多个可选的共形层114。一个或多个可选的共形层114可以包括一个或多个阻挡件和/或覆盖层以及一个或多个功函调整层。一个或多个阻挡层和/或覆盖层可以包括钽和/或钛的氮化物、氮化硅、碳氮化物、和/或氮化铝；钨的氮化物、碳氮化物和/或碳化物；或它们的组合；并且可以通过ALD、PECVD、MBD或另一沉积技术来沉积。一个或多个功函调整层可以包括或可以是钛和/或钽的氮化物、氮化硅、碳氮化物、氮化铝、氧化铝和/或碳化铝；钨的氮化物、碳氮化物和/或碳化物，钴；铂；等或它们的组合；并且可以通过ALD、PECVD、MBD或另一沉积技术来沉积。在一些实例中，在栅极介电层112上共形地形成覆盖层(例如，TiN层)；在覆盖层上共形地形成阻挡层(例如，TaN层)；并且后续在阻挡层上共性地形成一个或多个功函调整层。
在一个或多个可选的共形层114上方(例如，在一个或多个功函调整层上方)(如果实施的话)和/或栅极介电层112上方形成用于栅电极116的层。用于栅电极116的层可以填充位于去除的伪栅极堆叠件处的凹槽的剩余部分。用于栅电极116的层可以是或者可以包括诸如钨、钴、铝、钌、铜的金属、它们的多层或它们的组合等。可以通过ALD、PECVD、MBD、PVD或另一沉积技术来沉积用于栅电极116的层。去除位于第一ILD 100、CESL 96和栅极间隔件86的顶面之上的用于栅电极116、一个或多个可选的共形层114以及栅极介电层112的层的部分。例如，平坦化工艺(如CMP)可以去除位于第一ILD 100、CESL 96和栅极间隔件86的顶面之上的用于栅电极116、一个或多个可选的共形层114以及栅极介电层112的层的部分。因此，包括栅电极116、一个或多个可选的共形层114、栅极介电层112和界面电介质110的每个替换栅极结构可以形成为如图10A所示。
图11A和图11B示出修改暴露的介电表面以具有修改的表面120。如图所示，修改暴露的第一ILD 100、CESL 96、栅极间隔件86和栅极介电层112的顶面以具有修改的表面120。在一些实例中，可以省略暴露的介电表面的修改。
通常，在半导体处理中，除非将介电表面处理为具有不同性质，否则介电表面以羟基(OH)终止(诸如硅与羟基接合(Si-OH))。Si-OH通常是亲水性的。在一些实例中，将这样的亲水表面修改为疏水的。
在一些实例中，修改包括将介电表面暴露于反应物/吸附化学品以将介电表面修改为疏水的。反应物/吸附化学品可以与介电表面反应和/或可以吸附到介电表面上以修改介电表面。在一些实例中，反应物/吸附化学品可以选择性地与介电表面反应和/或吸附到介电表面上，而基本不与金属表面反应或吸附到金属表面上。在一些实例中，金属表面可能不与反应物/吸附化学品反应或吸附反应物/吸附化学品，而在其他实例下，可能吸附一些容易解吸的反应物/吸附化学品。反应物/吸附化学品与介电表面之间的键能可以是相对小的，而反应物/吸附化学品与金属表面之间的键能可以是相对大的。因此，反应物/吸附化学品可以与介电表面反应并与介电表面接合，同时不会显著地与金属表面反应和/或被金属表面吸附。例如，反应物/吸附化学品可以选择性地与第一ILD 100、CESL 96、栅极间隔件86和栅极介电层112的介电表面反应，同时基本不与一个或多个可选的共形层114和栅电极116的金属表面反应或被其吸附。
例如，可以实现为替换栅极结构中的一个或多个可选的共形层114的导电TiN、TaN、AlTiC、AlTiO、AlTiN等的表面是金属表面的实例，并且可以实现为栅极介电层112的绝缘HfO2的表面不是金属表面。
反应物/吸附化学品包括疏水官能团并且包括易于与介电表面反应而通常不与金属表面反应的机构，或者如果能够吸附到金属表面上，可以容易地从金属表面解吸。例如，疏水官能团可以包括诸如-CH3、-C2H5等的烃链(例如，-CXH2X+1)，以及易于与介电表面反应的机构可以包括硅(Si)。一些示例性反应物/吸附化学品可以是R-Si(CH3)3的通式。更特别的示例性反应物/吸附化学品包括四甲基硅烷(Si(CH3)4)、N，N-二甲基三甲基硅烷((CH3)2-N-Si-(CH3)3)和/或另一种具有一个或多个疏水官能团的硅烷衍生物。
可以使用各种工艺将介电表面暴露于反应物/吸附化学品。曝光可以是干(例如，气体和/或等离子体)工艺或湿工艺。在示例性湿工艺中，将其上形成有介电表面的半导体衬底70浸入到在从20℃(例如，室温)至400℃的范围内的温度处(并且更特别地，在从约20℃至约80℃的温度处)的包括化学反应物的浴中约5秒至约600秒的持续时间。该浴还可以是包括化学反应物和例如去离子水(DIW)、异丙醇(IPA)等或它们的组合的混合物。例如，该混合物可以是R-Si(CH3)3：IPA：DIW的比率范围为(50％至100％份)：(0％至70％份)：(0％至70％份)的R-Si(CH3)3、IPA和DIW。
可以通过CVD、ALD或另一工艺来实施示例性干工艺。干工艺可以使用等离子体或者不实施等离子体。在没有等离子体的示例性CVD工艺中，反应物/吸附化学品可以是气态的并且与惰性载气(诸如氩气、氢气或另一载气)混合。反应物/吸附化学品气体的流速可以在从约10sccm至约1,000sccm的范围内，并且惰性载气的流速可以在从约10sccm至约3,000sccm的范围内。反应物/吸附化学品气体的流速与惰性载气的流速的比率可以在从约0.90：0.10至约0.05：0.95的范围内。示例性CVD工艺的压力可以在从约0.1托至约40托的范围内。示例性CVD工艺的温度可以在从20℃(例如，室温)至400℃的范围内，并且更特别地，在从约50℃至约300℃的范围内。示例性CVD工艺的持续时间可以在从约5秒至约300秒的范围内。
在等离子体工艺中，等离子体可以是直接等离子体或远程等离子体。在利用直接等离子体(例如，PECVD)的示例性CVD工艺中，反应物/吸附化学品可以是气态的并且与惰性载气(诸如氩气、氢气、氦气或另一种载气)混合。反应物/吸附化学品气体的流速可以在从约10sccm至约1,000sccm的范围内，并且惰性载气的流速可以在从约10sccm至约3,000sccm的范围内。反应物/吸附化学品气体的流速与惰性载气的流速的比率可以在从约0.90：0.10至约0.05：0.95的范围内。具有直接等离子体的示例性CVD工艺的压力可以在从约0.1托至约40托的范围内。CVD工艺的直接等离子体可以是电容耦合等离子体(CCP)。利用直接等离子体的CVD工艺的等离子体生成器可以以在从约10W至约1,000W的范围内的功率和在从约13.56MHz至约40MHz的范围内的频率下工作。CVD工艺的衬底支架可以是无偏的。利用直接等离子体的示例性CVD工艺的温度可以在从20℃(例如，室温)至400℃的范围内，并且更特别地，在从约50℃至约300℃的范围内。利用直接等离子体的示例性CVD工艺的持续时间可以在从约5秒至约300秒的范围内。
在利用远程等离子体(例如远程等离子体增强CVD(RPECVD))的示例性CVD工艺中，反应物/吸附化学品可以是气态的并且与惰性载气(例如氩气、氢气、氦气或另一种载气)混合。反应物/吸附化学品气体的流速可以在从约10sccm至约1,000sccm的范围内，并且惰性载气的流速可以在从约10sccm至约3,000sccm的范围内。反应物/吸附化学品气体的流速与惰性载气的流速的比率可以在从约0.90：0.10至约0.05：0.95的范围内。利用远程等离子体的示例性CVD工艺的压力可以在从约0.1托至约40托的范围内。CVD工艺的远程等离子体可以是CCP。利用远程等离子体的CVD工艺的等离子体生成器可以以在从约10W至约1,000W的范围内的功率和在从约13.56MHz至约40MHz的范围内的频率下工作。CVD工艺的衬底支架可以是无偏的。具有远程等离子体的示例性CVD工艺的温度可以在从20℃(例如，室温)至400℃的范围内，并且更特别地，从约50℃至约300℃的范围内。利用远程等离子体的示例性CVD工艺的持续时间可以在从约5秒至约300秒的范围内。
由于反应物/吸附化学品与介电表面发生反应(例如，与提供给该工艺的另一种反应物/吸附化学品反应相反)，修改的表面120的形成可以是基于介电表面上可用的反应位点限制的反应。因此，修改的表面120可以是或可以包括终止介电表面的疏水官能团和/或单层疏水官能团(例如自对准的单层(SAM))。例如，在介电表面包括或者是Si-OH的情况下，介电表面的Si-OH可以与反应物/吸附化学品反应以形成修改的表面(即或包括Si-O-Si-(CH3)3)，在该实例中反应物/吸附化学品是R-Si-(CH3)3，其中，来自Si-OH的H和来自R-Si-(CH3)3的R官能团是反应副产物，可以诸如通过干工艺中的清洗气体和/或湿工艺中的冲洗从表面去除。在该实例中，-CH3基团导致修改的表面120是疏水的。
在该实例中，物质Si-(CH3)3与栅电极116和一个或多个可选的共形层114的金属表面之间的键能大于物质Si-(CH3)3和含氧介电表面之间的键能。因此，物质Si-(CH3)3与介电表面接合以形成修改的表面120，而没不显著地与金属表面接合。
在一些实例中，可以实施热处理，其可以去除吸附在金属表面上的反应物/吸附化学品。例如，热处理可以导致反应物/吸附化学品从金属表面解吸和/或蒸发。在一些实例中，热处理包括熔炉工艺、快速热退火(RTA)等。可以在从约50℃至约400℃的范围内(诸如约200℃的温度下)的温度下，在诸如氢气(H2)、氨气(NH3)等的活性气体中进行持续在从约30秒至1分钟的范围内的热处理。可以实施其他热处理。
图12A和图12B示出在金属表面(诸如一个或多个可选的共形层114和栅电极116的表面)上形成覆盖层122(例如，金属帽)。可以使用选择性沉积工艺来形成覆盖层122，该选择性沉积工艺将覆盖层122沉积在金属表面上但是不会显著地沉积在介电表面上。
在一些实例中，选择性沉积是无氟的钨沉积，并且因此覆盖层122可以不含氟。在一些实例中，进一步为无氟的钨沉积的选择性沉积工艺是使用氢(H2)前体和氯化钨前体的ALD工艺。氯化钨前体可以是氯化钨(V)(WCl5)、氯化钨(VI)(WCl6)、另一种氯化钨或它们的组合。在一些实例中，ALD工艺的循环可以包括顺序地流动氯化钨前体、净化氯化钨前体、流动氢前体和净化氢前体。在一些实例中，ALD工艺的循环可包括顺序地流动氢前体、清洗氢前体、流动氯化钨前体以及清洗氯化钨前体。ALD工艺可以包括实施诸如在从约150个循环至约320个循环的范围内的任何次数的循环。流动氯化钨还可以包括流动诸如氩气、氮气、氦气等的载气。氯化钨的流速与载气的流速的比率可以在从约0.90：0.10至约0.05：0.95的范围内。氯化钨前体与载气的混合物的流速可以在从约10sccm至约1,000sccm的范围内(诸如约500sccm)。氯化钨前体的流速可以在从约10sccm至约1,000sccm的范围内，并且载气的流速可以在从约10sccm至约3,000sccm的范围内。氢前体的流速可以在从约100sccm至约10,000sccm的范围内(诸如约7,000sccm)。ALD工艺的压力可以在从约0.1托至约40托的范围内(诸如约20托)。ALD工艺的温度可以在从约75℃至约500℃的范围内(诸如约450℃)。
应当认为，与具有较低的电子迁移率的介电表面相比，金属表面(例如，TiN、TaN、AlTiC、AlTiO、AlTiN、W等)的高电子迁移率允许氯化钨更容易与金属表面反应。在上述ALD工艺中，应当认为，氯化钨与金属表面反应以在金属表面的材料与氯化钨(WClx)之间形成键并且在金属表面的材料与从氯化钨前体释放的氯之间形成键。当流动氢前体时，应当认为，氢可以与与金属表面接合的氯和/或与金属表面接合的氯化钨(WClx)的氯反应以形成盐酸(HCl)，其形成为气体副产物并在氢气前体的流动和净化中净化。因此可以在金属表面上形成钨。所形成的钨可以包括诸如小于约1％的残余氯。
在其他实例中，可以实施其他工艺来形成覆盖层122。例如，可以实施允许在金属表面上选择性沉积金属的诸如CVD、ALD或另一沉积技术的任何工艺以选择性地沉积例如钴、锰、钨或另一金属或金属材料。一个实例是通过CVD工艺选择性地沉积钴。CVD工艺可以使用与惰性载气混合的羰基钴前体。羰基钴的流速与载气的流速的比率可以在从约0.90：0.10至约0.05：0.95的范围内。羰基钴和载气的混合物的流速可以在从约10sccm至约1,000sccm的范围内。羰基钴前体的流速可以在从约10sccm至约1,000sccm的范围内，以及载气的流速可以在从约10sccm至约3,000sccm的范围内。CVD工艺的压力可以在从约0.1托至约40托的范围内(诸如约20托)。CVD工艺的温度可以在从约20℃至约400℃的范围内。
在实现修改的表面120的实施例中，在覆盖层122的沉积期间存在修改的表面120的情况下，疏水的修改的表面120的静电力排斥用于形成覆盖层122的沉积工艺的前体、副产物等，其可以改善沉积工艺的选择性并且减少对介电层(例如第一ILD 100的低k电介质)的损坏。改善的选择性和减少的损坏可以减少缺陷并减少由于介电层损坏而引起的寄生泄漏。
如图12A所示，在替换栅极结构的金属表面(例如，顶面或一个或多个可选的共形层114(例如，TiN、TaN、AlTiC、AlTiO、AlTiN等)以及通过相对于图10A和图10B描述的平坦化工艺(例如CMP)形成的栅电极116(例如，W等))上形成覆盖层122。图10A和图10B的平坦化工艺形成的第一ILD 100、CESL 96和栅极间隔件86的顶面(可以修改该顶面以成为修改的表面120)与栅极介电层112、一个或多个可选的共形层114和栅电极116的顶面(可以修改该顶面以成为修改的表面120)共面。因此，覆盖层122的相应顶面(可以修改该顶面以成为修改的表面120)位于第一ILD 100、CESL 96、栅极间隔件86和栅极介电层112的顶面之上的水平面处。覆盖层122可以具有从约至约的范围内的厚度。
图13A和图13B示出在修改的表面120(如果实现，和/或在第一ILD 100、栅极间隔件86、CESL 96和栅极介电层112上方)和覆盖层122上方形成第二ILD 130。尽管未示出，但是在一些实例中，可以在修改的表面120(如果实现，和/或在第一ILD 100、栅极间隔件86、CESL 96和栅极介电层112上方)和覆盖层122上方沉积蚀刻停止层(ESL)，并且可以在ESL上方沉积第二ILD 130。如果实现，ESL可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或另一沉积技术来沉积。第二ILD130可以包括或可以是二氧化硅，诸如氧氮化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合的低k介电材料。可以通过旋涂、CVD、FCVD、PECVD、PVD或另一沉积技术来沉积第二ILD 130。
图14A和图14B示出形成相应的开口132，其中，该开口132穿过第二ILD 130、第一ILD 100及其修改的表面120(如果实现)以及CESL 96至外延源极/漏极区92，以暴露外延源极/漏极区92的至少部分，并且穿过第二ILD 130以暴露覆盖层122的至少部分。例如，可以使用光刻和一个或多个蚀刻工艺利用开口132图案化第二ILD 130、第一ILD 100和CESL96。
图15A和图15B示出在开口132中形成至外延源极/漏极区92和覆盖层122的相应导电部件。例如，在所示实例中，每个导电部件包括粘附层140、位于粘附层140上的阻挡层142以及位于阻挡层142上的导电填充材料146。在一些实例中，如图所示，至外延源极/漏极区92的每个导电部件还可以包括位于外延源极/漏极区92上的硅化物区144。
可以在开口132中(例如，在开口132的侧壁、外延源极/漏极区92的暴露表面以及覆盖层122的暴露表面上)并且在第二ILD 130上方共形地沉积粘附层140。粘附层140可以是或可以包括钛、钽等或它们的组合，并且可以通过ALD、CVD、PVD或另一沉积技术来沉积。可以在粘附层140上(诸如在开口132中且在第二ILD 130上方)共形地沉积阻挡层142。阻挡层142可以是或可以包括氮化钛、氧化钛、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或另一沉积技术来沉积。在一些实例中，可以处理粘附层140的至少部分以形成阻挡层142。例如，可以对粘附层140实施诸如包括氮等离子体工艺的氮化工艺，以将粘附层140的至少部分转变成阻挡层142。在一些实例中，可以完全转变粘附层140，从而使得没有粘附层140保留，并且阻挡层142是粘合/阻挡层，而在其他实例中，粘附层140的部分保持未转变，从而使得一起保留粘附层140的部分和位于粘附层140上的阻挡层142。
通过使外延源极/漏极区92的上部与粘附层140以及可能的阻挡层142反应，可以在外延源极/漏极区92上形成硅化物区144。可以实施退火以促进外延源极/漏极区92与粘附层140和/或阻挡层142的反应。
导电填充材料146可以沉积在阻挡层142上并填充开口132。导电填充材料146可以是或可以包括钨、钴、铜、钌、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD、ALD、PVD或另一沉积技术来沉积。在沉积导电填充材料146之后，例如可以通过使用平坦化工艺(例如CMP)去除多余的导电填充材料146、阻挡层142和粘附层140。平坦化工艺可以从第二ILD 130的顶面之上去除多余的导电填充材料146、阻挡层142和粘附层140。因此，导电部件和第二ILD 130的顶面可以是共面的。导电部件可以是或可以称为接触件、插塞等。
尽管图15A和图15B示出同时形成至外延源极/漏极区92的导电部件和至覆盖层122的导电部件，但是相应的导电部件可以单独且顺序地形成。例如，如图14A和14B所示，可以首先形成至外延源极/漏极区92的开口132，并且填充开口以形成至外延源极/漏极区92的导电部件。然后，如图15A和图15B所示，可以形成至覆盖层122的开口132，并填充开口以形成至覆盖层122的导电部件。可以实施处理的另一顺序。
图16A-图16B至图19A-图19B是根据一些实施例的在形成半导体器件的另一示例性工艺中的中间阶段处的相应中间结构的截面图。在该示例性工艺中，如相对于图2A-图2B至图10A-图10B的描述进行处理，并且在图16A-图16B处重新开始。
图16A和图16B示出凹进诸如一个或多个可选的共形层114和栅极电极116的替换栅极结构的金属组件。该凹进在凹进的金属组件处形成凹槽118。可以通过任何合适的蚀刻工艺和/或清洁工艺来实施凹进，其中，该工艺以比例如第一ILD 100、CESL 96、栅极间隔件86和栅极介电层112更大的速率去除替换栅极结构的金属组件的材料。去除工艺可以是干(例如等离子体)工艺和/或湿工艺。凹槽118的深度可以在从约至约的范围内。
在一些实例中，去除工艺是使用氧(O2)等离子体的等离子体工艺。等离子体工艺可以是RIE、ICP、CCP等。可以在等离子体工艺中使用诸如氢气(H2)、氨气(NH3)等的其他气体替换氧气或者使用除了氧气之外的诸如氢气(H2)、氨气(NH3)等的其他气体。氧气的流速可以在从约5sccm至约500sccm的范围内。等离子体工艺的温度可以在从约20℃至约400℃的范围内(诸如约200℃)。等离子体工艺的压力可以在从约5毫托至约10托的范围内(诸如约1.1托)。等离子体工艺的等离子体生成器的功率可以在从约100W至约40kW的范围内。等离子体工艺的衬底支架可以是无偏的。中间结构暴露于等离子体工艺的等离子体的持续时间可以在从约2秒至约600秒的范围内。
在一些实例中，去除工艺是湿工艺。例如，湿工艺可以是标准清洁(SC)1和/或SC-2。湿工艺的温度可以在从约20℃至约80℃的范围内。湿工艺的持续时间可以在从约5秒至约600秒的范围内。可以实施诸如使用不同的蚀刻剂的其他湿工艺。
图17A和图17B示出修改暴露的介电表面以具有修改的表面120。可以如上面相对于图11A和图11B所描述的那样实施修改，并且因此，为了简明，这里省略进一步的描述。如图11A和图11B所示，在一些实例中，可以省略暴露的介电表面的修改。
如图所示，凹槽118导致栅极介电层112的侧壁的上部暴露于修改工艺，并且因此栅极介电层112的侧壁的上部可具有修改的表面120。
图18A和图18B示出在金属表面(诸如在凹进的替换栅极结构以形成凹槽118处的一个或多个可选的共形层114和栅电极116的表面)上形成覆盖层122(例如，金属帽)。可以如上文相对于图12A和图12B所描述的那样实施覆盖层122的形成，并且因此，为了简明，这里省略进一步的描述。在该实例中，覆盖层122的底面低于修改的表面120和/或第一ILD100、CESL 96、栅极间隔件86和栅极介电层112的顶面，并且覆盖层122的顶面可以高于、齐平于或低于修改的表面120和/或第一ILD 100、CESL 96、栅极间隔件86和栅极介电层112的顶面。此外，如图所示，覆盖层122的侧壁可以邻接栅极介电层112的侧壁的上部的修改的表面120，和/或可以邻接栅极介电层112的侧壁。
图19A和图19B示出在修改的表面120(如果实现，和/或在第一ILD 100、栅极间隔件86、CESL 96和栅极介电层112上方)和覆盖层122上方形成第二ILD 130。可以如上文相对于图13A和图13B所描述的那样实施第二ILD层130的形成，并且因此，为了简明，这里省略进一步的描述。然后，可以如上面相对于图14A-图14B至图15A-图15B所描述的继续处理。
图20是根据一些实施例的形成半导体器件的示例性工艺的流程图。在操作202中，可以在有源区上方并且在一个或多个介电结构中形成替换栅极结构。相对于图10A和图10B描述操作202的实例并且在图10A和图10B中示出操作202的实例。例如，在鳍74上方并且在栅极间隔件86、CESL 96和第一ILD 100中形成包括栅极介电层112、一个或多个可选的共形层114和栅电极116的替换栅极结构。
在操作204中，可选地，将替换栅极结构的金属组件凹进至一个或多个介电结构的顶面下面。相对于图16A和图16B描述操作204的实例并且在图16A和图16B中示出操作204的实例。例如，将一个或多个可选的共形层114和栅电极116凹进至栅极间隔件86、CESL96、第一ILD100和栅极介电层112的顶面下面。
在操作206中，可选地，修改暴露的介电表面。相对于图11A和图11B以及图17A和图17B描述操作206的实例并且在图11A和图11B以及图17A和图17B中示出操作206的实例。例如，修改栅极间隔件86、CESL 96、第一ILD 100和栅极介电层112的顶面，并且如果实施操作204，则还可以修改栅极介电层112的侧壁的上部。
在操作208中，使用选择性沉积工艺在替换栅极结构的金属组件上形成覆盖层。相对于图12A和图12B以及图18A和图18B描述操作208的实例并且在图12A和图12B以及图18A和图18B中示出操作208的实例。例如，在替换栅极结构的一个或多个可选的共形层114和栅电极116上形成覆盖层122。
在操作210中，在覆盖层上方并且在修改的表面和/或一个或多个介电结构上方形成一个或多个介电层。相对于图13A和图13B描述操作210的实例并且在图19A和图19B中示出操作210的实例。例如，在覆盖层122和/或第一ILD 100、CESL 96和栅极间隔件86上方形成第二ILD 130。
在操作212中，穿过一个或多个介电层形成至覆盖层的导电部件。参考图15A和图15B描述操作212的一个实例。例如，包括粘附层、阻挡层和导电填充材料的导电部件形成为穿过第二ILD 130至覆盖层122。
图21至图28是根据一些实施例的在形成半导体器件的另一示例性工艺中的中间阶段处的相应中间结构的截面图。例如，图21至图28的截面图对应于图1的截面A-A的部分。
图21示出图15A的截面图的部分。导电部件穿过第二ILD 130、第一ILD 100和CESL96至外延源极/漏极区92。导电部件包括粘附层140、阻挡层142和导电填充材料146。粘附层140、阻挡层142和导电填充材料146的顶面与第二ILD 130的顶面共面。
图22示出修改第二ILD 130的暴露的介电表面以具有修改的表面150。可以如上面相对于图11A和图11B所描述的那样实施修改，并且因此，为了简明，这里省略进一步的描述。因此，可以修改第二ILD 130的顶面以成为修改的表面150。
图23示出在导电部件的金属表面(诸如导电填充材料146、阻挡层142和粘附层140的表面)上形成覆盖层152。可以如上文相对于图12A和图12B所描述的那样实施覆盖层152的形成，并且因此，为了简明，这里省略进一步的描述。
如图23所示，在通过相对于图15A和图15B描述的平坦化工艺(例如，CMP)形成的导电部件的金属表面上形成覆盖层152。图15A和图15B的平坦化工艺形成的第二ILD 130的顶面(可以修改该顶面以成为修改的表面150)形成为与包括导电填充材料146、阻挡层142和粘附层140的导电部件的顶面共面。因此，覆盖层152的顶面位于第二ILD 130的顶面之上的水平面处，其中，可以修改覆盖层152的顶面以成为修改的表面150。覆盖层152可以具有在从约至约的范围内的厚度。
图24示出在修改的表面150和覆盖层152上方形成介电层154，其中，导电部件156穿过与覆盖层152接触的介电层154。介电层154可以是或可以包括ESL和/或金属间电介质(IMD)。可以在修改的表面150和覆盖层152上沉积ESL。ESL可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或另一沉积技术来沉积。如果实现ESL，沉积在ESL上方的IMD可以包括或可以是二氧化硅，诸如氧氮化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合的低k介电材料。可以通过旋涂、CVD、FCVD、PECVD、PVD或另一沉积技术来沉积IMD。
接触覆盖层152的导电部件156可以是或可以包括例如通孔或另一导电部件。可以使用诸如双镶嵌工艺的镶嵌工艺形成导电部件156。可以使用光刻和一个或多个蚀刻工艺形成穿过介电层154的开口。例如，通过在开口中沉积导电部件156的一种或多种材料，可以在开口中形成导电部件156。例如，导电部件156可以包括共形地形成在开口中的阻挡层和形成在阻挡层上的导电填充材料。阻挡层可以是或包括氮化钛、氧化钛、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或另一沉积技术来沉积。导电填充材料可以沉积在阻挡层上并填充开口。导电填充材料可以是或可以包括铜、钨、钴、钌、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD、ALD、PVD、镀或另一沉积技术来沉积。例如，在沉积导电填充材料之后，可以通过使用诸如CMP的平坦化工艺去除多余的导电填充材料和阻挡层。
图25示出在图24的中间结构上方形成具有导电部件的IMD 170。IMD 170可以处于任何IMD层级。例如，IMD 170可以是图24的中间结构上方的直接相邻的IMD(例如，作为介电层154的部分或直接位于介电层154上方)或任何数量的IMD层级可以在位于介电层154和IMD 170之间。IMD 170可以包括或可以是二氧化硅，诸如氧氮化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合的低k介电材料。可以通过旋涂、CVD、FCVD、PECVD、PVD或另一沉积技术来沉积IMD170。
导电部件包括阻挡层172和导电填充材料174。可以使用诸如双镶嵌工艺的镶嵌工艺形成导电部件。导电部件可以是导线、焊盘等，并且可以进一步包括至下面的导电部件的通孔。可以使用光刻和一个或多个蚀刻工艺在IMD 170中和/或穿过IMD 170形成开口和/或凹槽。在开口和/或凹槽中共形地形成阻挡层172，并且在阻挡层172上形成导电填充材料174。阻挡层172可以是或可以包括氮化钛、氧化钛、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或另一沉积技术来沉积。导电填充材料174可以沉积在阻挡层172上并且填充开口和/或凹槽。导电填充材料174可以是或可以包括铜、钨、钴、钌、铝、金、银、它们的合金或它们的组合，并且可以通过CVD、ALD、PVD或另一沉积技术来沉积。例如，在沉积导电填充材料174之后，可以通过使用诸如CMP等的平坦化工艺去除多余的导电填充材料174和阻挡层172。
图26示出修改IMD 170的暴露的介电表面以具有修改的表面180。可以如上面相对于图11A和图11B所描述的那样实施修改，并且因此，为了简明，这里省略进一步的描述。因此，可以修改IMD 170的顶面以成为修改的表面180。
图27示出在导电部件的金属表面(诸如导电填充材料174和阻挡层172的表面)上形成覆盖层182。在实施例中，如上面相对于图12A和图12B所描述的那样实施覆盖层182的形成，并且因此，为了简明，这里省略进一步的描述。
如图27所示，在通过相对于图25描述的平坦化工艺(例如，CMP)形成的导电部件的金属表面上形成覆盖层182。图25的平坦化工艺形成的IMD 170的顶面(可以修改该顶面以成为修改的表面180)形成为与包括导电填充材料174、阻挡层172的导电部件的顶面共面。因此，覆盖层182顶面位于IMD 170的顶面之上的水平面处，可以修改覆盖层182顶面以成为修改的表面180。覆盖层182可以具有从约至约的范围内的厚度。
图28示出在修改的表面180和覆盖层182上方形成介电层184，其中，导电部件186穿过与覆盖层182接触的介电层184。介电层184可以是或可以包括ESL和/或IMD。可以如上面相对于图24所描述的形成ESL和/或IMD和导电部件186，并且因此，为了简明，这里省略进一步的描述。
尽管未示出，在图22和图26中修改相应的介电表面之前，可以凹进图21和图25中的导电部件。可以如上面相对于图16A和图16B所描述的那样实施凹进，并且因此，为了简明，这里省略进一步的描述。
凹进可以允许在导电部件已被凹进处修改第二ILD 130的侧壁的上部(例如，在图22的处理中)。当凹进图21的导电部件时，覆盖层152的底面低于修改的表面150和/或第二ILD 130的顶面，并且覆盖层152的顶面高于、齐平于或低于修改的表面150和/或第二ILD130的顶面。此外，覆盖层152的侧壁可以邻接第二ILD 130的侧壁的上部的修改的表面150和/或可以邻接第二ILD 130的侧壁。类似地，凹进可以允许在凹进的导电部件处修改IMD170的侧壁的上部(例如，在图26的处理中)。当凹进图25的导电部件(包括导电填充材料174)时，覆盖层182的底面低于修改的表面180和/或IMD 170的顶面，并且覆盖层182的顶面高于、齐平于或低于修改的表面180和/或IMD170的顶面。此外，覆盖层182的侧壁可以邻接IMD 170的侧壁的上部的修改的表面180和/或可以邻接IMD 170的侧壁。
图29是根据一些实施例的形成半导体器件的示例性工艺的流程图。在操作252中，在第一介电层中形成第一导电部件。相对于图21和图25描述操作252的实例并且在图21和图25中示出操作252的实例。例如，在第二ILD 130、第一ILD 100和CESL 96中形成包括粘附层140、阻挡层142和导电填充材料146的导电部件。作为另一实例，在IMD 170中形成包括阻挡层172和导电填充材料174的导电部件。
在操作254中，可选地，将第一导电部件凹进至第一介电层的顶面下面。上面描述了操作254的实例。例如，可以将图21的导电部件(包括导电填充材料146)凹进至第二ILD130的顶面下面。作为另一实例，可以将图25的导电部件(包括导电填充材料174)凹进至IMD170的顶面下面。
在操作256中，修改例如第一介电层的暴露的介电表面。相对于图22和图26描述操作256的实例并且在图22和图26中示出操作256的实例。作为实例，修改第二ILD 130和IMD170的顶面。
在操作258中，使用选择性沉积工艺在第一导电部件上形成覆盖层。相对于图23和图27描述操作258的实例并且在图23和图27中示出操作258的实例。作为实例，分别在包括(i)导电填充材料146、阻挡层142和粘附层140，以及(ii)导电填充材料174和阻挡层172的导电部件上形成覆盖层152和182。
在操作260中，在覆盖层上方并且在修改的介电表面上方形成第二介电层。相对于图24和图28描述操作260的实例并且在图24和图28中示出操作260的实例。例如，分别在覆盖层152和182以及修改的表面150和180上方形成介电层154和184。
在操作262中，第二导电部件形成为穿过第二介电层至覆盖层。相对于图24和图28描述操作262的实例并且在图24和图28中示出操作262的实例。例如，导电部件156和186分别形成为穿过介电层154和184至覆盖层152和182。
一些实施例可以获得优势。例如，修改介电层的介电表面的表面修改工艺可以在介电层上创建选择性保护层。保护层(例如，修改的介电表面)可以增加后续选择性沉积工艺的选择性(诸如用于选择性沉积覆盖层(例如，金属帽))，并且可以减少介电层的损坏。例如，保护层(例如，修改的介电表面)可以终止介电层的表面上的悬空键，这可以减少在选择性沉积覆盖层期间金属的意外沉积。此外，保护层可以减少工艺气体和金属离子侵蚀并扩散到介电层中。因此，可以减少介电层中的缺陷和穿过介电层的泄漏。
在一些实例中，在诸如替换栅极结构的栅极结构上形成覆盖层可以减小栅极电阻(Rg)，特别是在短沟道器件中。在一些实例中，诸如在栅极结构的尺寸(例如，在沟道长度方向上)较小的替换栅极工艺中，诸如阻挡层、覆盖层和/或功函调整层的高电阻导电组件可以在尺寸上相对于栅极结构的尺寸成比例地增大，而诸如栅电极的低电阻导电组件可以在尺寸上相对于栅极结构的尺寸成比例地减小。作为替换栅极结构的尺寸减小的结果，形成在替换栅极结构上的覆盖层可以抵消电阻的一些增加。此外，这里描述的示例性工艺可以避免掩蔽和图案化工艺，并且由此避免可能增加成本的工艺，同时降低栅极电阻。诸如栅极结构上的覆盖层和/或表面修改工艺的一些实施例的优势可以特别地适用于诸如7nm和更小的小技术节点。
一个实施例是一种方法。在第一介电层中形成导电部件。导电部件具有金属表面，并且第一介电层具有介电表面。通过实施表面修改处理将介电表面修改为疏水的。在修改介电表面之后，通过实施选择性沉积工艺在金属表面上形成覆盖层。在覆盖层和介电表面上方形成第二介电层。
另一实施例是一种结构。该结构包括位于衬底上方的第一介电层，位于第一介电层中的导电部件以及位于导电部件上的金属帽。第一介电层具有以包括疏水官能团的物质终止的介电表面。该结构还包括位于介电表面和金属帽上的第二介电层。
又一实施例是一种方法。在位于衬底上的有源区上方形成栅极结构。通过第一介电层暴露栅极结构的表面。通过实施选择性沉积工艺在栅极结构的表面上形成覆盖层。在覆盖层和第一介电层上方形成第二介电层。形成穿过第二介电层至覆盖层的导电部件。
又一实施例是一种结构。该结构包括位于衬底上的有源区上方的栅极结构，位于衬底上方并且沿着栅极结构的第一介电层，位于栅极结构上的金属帽，位于金属帽和第一介电层上方的第二介电层，以及穿过第二介电层至金属帽的导电部件。
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：在第一介电层中形成第一导电部件，所述第一导电部件具有金属表面，所述第一介电层具有介电表面；通过实施表面修改处理将所述介电表面修改为疏水的；在修改所述介电表面之后，通过实施选择性沉积工艺在所述金属表面上形成覆盖层；以及在所述覆盖层和所述介电表面上方形成第二介电层。
在上述方法中，所述表面修改处理包括使所述介电表面暴露于化学品，所述化学品包括疏水官能团，修改所述介电表面包括用包括疏水官能团的物质终止所述介电表面。
在上述方法中，所述疏水官能团具有-CXH2X+1的通式。
在上述方法中，所述化学品是硅烷衍生物。
在上述方法中，所述化学品选自由四甲基硅烷(Si(CH3)4)、N，N-二甲基三甲基硅烷((CH3)2-N-Si-(CH3)3)或它们的组合构成的组。
在上述方法中，所述表面修改处理是化学汽相沉积(CVD)工艺。
在上述方法中，还包括形成穿过所述第二介电层至所述覆盖层的第二导电部件，其中，形成所述第一导电部件包括在位于衬底上的有源区上方形成栅极结构，所述栅极结构的表面是金属表面。
在上述方法中，所述选择性沉积工艺是原子层沉积(ALD)工艺，所述原子层沉积工艺包括实施一个或多个循环，所述一个或多个循环中的每个包括：流动氯化钨前体；以及流动氢前体。
在上述方法中，所述栅极结构的表面低于所述第一介电层的介电表面的水平面。
在上述方法中，形成所述栅极结构进一步包括凹进所述栅极结构，其中，所述凹进使所述栅极结构的表面形成为低于所述第一介电层的介电表面的水平面。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：第一介电层，位于衬底上方，所述第一介电层具有利用包括疏水官能团的物质终止的介电表面；导电部件，位于所述第一介电层中；金属帽，位于所述导电部件上；以及第二介电层，位于所述介电表面和所述金属帽上。
在上述半导体结构中，其上设置有所述金属帽的所述导电部件的表面与所述介电表面齐平。
在上述半导体结构中，所述疏水官能团是烃。
在上述半导体结构中，所述疏水官能团具有-CXH2X+1的通式。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：栅极结构，位于衬底上的有源区上方；第一介电层，位于所述衬底上方并且沿着所述栅极结构；金属帽，位于所述栅极结构上；第二介电层，位于所述金属帽和所述第一介电层上方；以及导电部件，穿过所述第二介电层至所述金属帽。
在上述半导体结构中，所述金属帽包括钨。
在上述半导体结构中，所述金属帽具有小于1％的氯浓度。
在上述半导体结构中，所述金属帽的厚度在从至的范围内。
在上述半导体结构中，所述金属帽的底面与所述第一介电层的顶面齐平。
在上述半导体结构中，所述栅极结构包括：栅极介电层，具有第一水平部分、第一垂直部分和第二垂直部分；功函调整层，具有第二水平部分、第三垂直部分和第四垂直部分，所述功函调整层的所述第二水平部分位于所述栅极介电层的所述第一水平部分上方，并且所述功函调整层的所述第三垂直部分和所述第四垂直部分横向地设置在所述栅极介电层的所述第一垂直部分和所述第二垂直部分之间；以及栅电极，横向地设置在所述功函调整层的所述第三垂直部分和所述第四垂直部分之间，其中，所述金属帽位于所述栅电极的顶面和所述功函调整层的所述第三垂直部分和所述第四垂直部分上。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在第一介电层中形成第一导电部件，所述第一导电部件具有金属表面，所述第一介电层具有介电表面；
通过实施表面修改处理将所述介电表面修改为疏水的；
在修改所述介电表面之后，通过实施选择性沉积工艺在所述金属表面上形成覆盖层；以及
在所述覆盖层和所述介电表面上方形成第二介电层。
2.根据权利要求1所述的方法，其中，所述表面修改处理包括使所述介电表面暴露于化学品，所述化学品包括疏水官能团，修改所述介电表面包括用包括疏水官能团的物质终止所述介电表面。
3.根据权利要求2所述的方法，其中，所述疏水官能团具有-CXH2X+1的通式。
4.根据权利要求2所述的方法，其中，所述化学品是硅烷衍生物。
5.根据权利要求2所述的方法，其中，所述化学品选自由四甲基硅烷(Si(CH3)4)、N，N-二甲基三甲基硅烷((CH3)2-N-Si-(CH3)3)或它们的组合构成的组。
6.根据权利要求1所述的方法，其中，所述表面修改处理是化学汽相沉积(CVD)工艺。
7.根据权利要求1所述的方法，还包括形成穿过所述第二介电层至所述覆盖层的第二导电部件，其中，形成所述第一导电部件包括在位于衬底上的有源区上方形成栅极结构，所述栅极结构的表面是金属表面。
8.根据权利要求7所述的方法，其中，所述选择性沉积工艺是原子层沉积(ALD)工艺，所述原子层沉积工艺包括实施一个或多个循环，所述一个或多个循环中的每个包括：
流动氯化钨前体；以及
流动氢前体。
9.一种半导体结构，包括：
第一介电层，位于衬底上方，所述第一介电层具有利用包括疏水官能团的物质终止的介电表面；
导电部件，位于所述第一介电层中；
金属帽，位于所述导电部件上；以及
第二介电层，位于所述介电表面和所述金属帽上。
10.一种半导体结构，包括：
栅极结构，位于衬底上的有源区上方；
第一介电层，位于所述衬底上方并且沿着所述栅极结构；
金属帽，位于所述栅极结构上；
第二介电层，位于所述金属帽和所述第一介电层上方；以及
导电部件，穿过所述第二介电层至所述金属帽。
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