KR20190062132A - 선택적 캡핑 프로세스 및 그로 인해 형성된 구조물 - Google Patents

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KR20190062132A
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페이-수안 리
훙-웬 수
시아오-콴 웨이
주이-펜 치엔
신-윤 수
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract

본 명세서에서 개시된 실시예는 일반적으로 캡핑 프로세스와 이 프로세스에 의해 형성된 구조물에 대한 것이다. 실시예에서, 유전체층 내에 형성된 전도성 피처(feature)는 금속성 표면을 가지며, 유전체층은 유전체 표면을 가진다. 유전체 표면은 표면 수정 처리를 수행함으로써 소수성이 되도록 수정된다. 유전체 표면을 수정한 후에, 선택적 퇴적 프로세스를 수행함으로서 캡핑층이 금속성 표면 상에 형성된다. 또 다른 실시예에서, 게이트 구조물의 표면은 유전체층을 통해 노출된다. 캡핑층은 선택적 퇴적 프로세스를 수행함으로써 게이트 구조물의 표면 상에 형성된다.

Description

선택적 캡핑 프로세스 및 그로 인해 형성된 구조물{SELECTIVE CAPPING PROCESSES AND STRUCTURES FORMED THEREBY}
우선권 주장 및 상호 참조
본 출원은 발명의 명칭이 "선택적 캡핑 프로세스 및 그로 인해 형성된 구조물(Selective Capping Processes and Structures Formed Thereby)"이고 2017년 11월 28일에 출원된 미국 가출원 제62/591,598호의 이익 및 우선권을 주장하며, 참조로서 그 전체가 본 명세서에 병합된다.
본 개시 내용은 선택적 캡핑 프로세스 및 그로 인해 형성된 구조물에 대한 것이다.
반도체 산업은 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 위해 나노미터 기술 공정 노드(node)로 발전하고 있음에 따라, 제조 및 설계 과제 모두에 대한 도전은 핀 전계 효과 트랜지스터(Fin Field Effect Transistor; FinFET)와 같은 3차원 설계의 개발로 귀결되고 있다. FinFET 디바이스는 고 종횡비를 갖는 반도체 핀들을 일반적으로 포함하고, 이 핀들 내에 채널 및 소스/드레인 영역이 형성된다. 더 빠르고, 더 신뢰성있고, 더 잘 제어되는 반도체 트랜지스터 디바이스들을 생산하도록 채널의 증가된 표면적의 이점을 활용하는 게이트가 핀 구조물 위에서 핀 구조물의 측면을 따라(예를 들면, 랩핑(wrapping)하여) 형성된다. 하지만, 스케일링이 감소함에 따라, 새로운 도전이 제시된다.
본 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(feature)들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 예시적인 간략화된 핀 전계 효과 트랜지스터(FinFET)의 3차원도이다.
도 2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 및 15a, 15b는 일부 실시예에 따라 반도체 디바이스를 형성하는 예시적인 프로세스 동안 중간 단계들에서의 각각의 중간 구조물의 단면도이다.
도 16a, 16b, 17a, 17b, 및 19a, 19b는 일부 실시예에 따라 반도체 디바이스를 형성하는 또 다른 예시적인 프로세스 동안 중간 단계들에서의 각각의 중간 구조물의 단면도이다.
도 20은 일부 실시예에 따라 반도체 디바이스를 형성하는 예시적인 프로세스의 흐름도이다.
도 21 내지 28은 일부 실시예에 따라 반도체 디바이스를 형성하는 예시적인 프로세스 동안 중간 단계들에서의 각각의 중간 구조물의 단면도이다.
도 29는 일부 실시예에 따라 반도체 디바이스를 형성하는 예시적인 프로세스의 흐름도이다.
하기의 개시는 제공되는 청구 대상의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 개시를 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 개시된 실시예는 일반적으로 금속성 표면 상에 캡핑층(예를 들면, 금속 캡)을 형성하는 것과, 이렇게 형성된 구조물에 대한 것이다. 일부 실시예에서, 유전체층의 유전체 표면은, 캡핑층을 형성하기 위한 선택적 퇴적이 수행되기 전에 수정될 수 있다. 이러한 실시예에서, 수정된 표면은 예를 들면, 선택적 퇴적의 선택도를 향상시키고 유전체층에 대한 손상을 감소시키도록 상기 유전체층을 위한 보호층으로서 작용할 수 있다. 일부 실시예에서, 게이트 구조물 상에 캡핑층을 형성하기 위한 선택적 퇴적이 수행된다. 게이트 구조물 상의 캡핑층은 게이트 구조물에 대한 그리고 보다 특별하게는, 단채널(short channel) 디바이스 상의 게이트 구조물을 위한 콘택의 저항을 감소시킬 수 있다. 일부 실시예의 다른 이점이 달성될 수 있다.
전술된 내용은 본 명세서에서 설명된 실시예의 일부 양상을 약술한다. 본 명세서에서 설명된 일부 실시예는 전계 효과 트랜지스터(FinFET)의 상황에서 설명되고, 보다 구체적으로는 FinFET을 위한 대체 게이트 프로세스의 상황에서 설명된다. 본 명세서에서 설명된 일부 실시예는 금속화에서 전도성 피처의 상황에서 설명된다. 본 개시 내용의 일부 양상의 구현은 다른 프로세스에서 그리고/또는 다른 디바이스에서 사용될 수 있다. 예를 들면, 다른 예시적인 디바이스는, 평면형 FET, 수평 게이트 올 어라운드(Horizontal Gate All Around; HGAA) FET, 수직 게이트 올 어라운드(Vertical Gate All Around; VGAA) FET, 나노와이어 채널 FET, 및 다른 디바이스를 포함할 수 있다. 다른 예시적인 프로세스는 게이트-퍼스트 프로세스(gate-first process)를 포함할 수 있다. 예시적인 방법 및 구조물의 일부 변이가 설명된다. 당업자는 다른 실시예의 범위 내에 고려되는 수행될 수 있는 다른 수정을 쉽게 이해할 것이다. 비록 방법 실시예가 특정 순서로 설명될 수 있지만, 다양한 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있고, 본 명세서에서 설명되는 것보다 더 적거나 더 많은 단계를 포함할 수 있다.
도 1은 3차원 도면으로 간략화된 FinFET(40)의 예시를 예증한다. 도 1에서 예증되지 않거나 도 1에 대해 설명되지 않은 다른 양상은 하기의 도면 및 설명으로부터 명백할 수 있다. 도 1의 구조물은 예를 들면, 4개의 트랜지스터와 같이, 하나 이상의 트랜지스터로서 동작하기 위한 방식으로 전기적으로 접속되거나 결합될 수 있다.
FinFET(40)은 반도체 기판(42) 상에 핀(46a와 46b)을 포함한다. 반도체 기판(42)은 격리 영역(44)을 포함하고, 핀(46a와 46b) 각각은 위로 그리고 이웃하는 격리 영역들(44) 사이로부터 돌출할 수 있다. 게이트 유전체층(48a과 48b)은 핀(46a과 46b)의 측벽을 따라 그리고 핀(46a과 46b)의 상단 표면 위에 있고, 게이트 전극(50a와 50b)은 게이트 유전체층(48a와 48b) 각각 위에 있다. 또한, 마스크(52a 및 52b)는 각각 게이트 전극(50a와 50b) 위에 있다. 소스/드레인 영역(54a 내지 54f)은 핀(46a와 46b)의 각각의 영역 내에 배치된다. 소스/드레인 영역(54a와 54b)은 게이트 유전체층(48a)과 게이트 전극(50a)에 대해 핀(46a)의 대향하는(opposing) 영역 내에 배치된다. 소스/드레인 영역(54b와 54c)은 게이트 유전체층(48b)과 게이트 전극(50b)에 대해 핀(46a)의 대향하는 영역 내에 배치된다. 소스/드레인 영역(54d와 54e)은 게이트 유전체층(48a)과 게이트 전극(50a)에 대해 핀(46a)의 대향하는 영역 내에 배치된다. 소스/드레인 영역(54e와 54f)은 게이트 유전체층(48b)과 게이트 전극(50b)에 대해 핀(46b)의 대향하는 영역 내에 배치된다.
일부 예시에서, 4개의 트랜지스터는, (1) 소스/드레인 영역(54a와 54b), 게이트 유전체층(48a), 및 게이트 전극(50a); (2) 소스/드레인 영역(54b와 54c), 게이트 유전체층(48b), 및 게이트 전극(50b); (3) 소스/드레인 영역(5d와 54e), 게이트 유전체층(48a), 및 게이트 전극(50a); 그리고 (4) 소스/드레인 영역(54e와 54f), 게이트 유전체층(48b), 및 게이트 전극(50b)을 포함함으로써 구현될 수 있다. 지적된 바와 같이, 일부 소스/드레인 영역은 다양한 트랜지스터들간에 공유될 수 있고, 공유되는 것으로 예증되지 않은 다른 소스/드레인 영역은 예를 들면, 예증되지 않은 이웃하는 트랜지스터들과 공유될 수 있다. 일부 예시에서, 소스/드레인 영역들 중 다양한 영역들은, FinFET이 두 개의 기능적 트랜지스터들로서 구현되도록, 함께 접속되거나 결합될 수 있다. 예를 들면, 이웃하는(예를 들면, 대향하는 것과 반대됨) 소스/드레인 영역(54a-f)이 예를 들면, 에피택셜 성장에 의해 영역들을 합체시킴으로써(예들 들면, 소스/드레인 영역(54a와 54d)이 합체되고, 소스/드레인 영역(54b와 54e)이 합체되는 등) 전기적으로 접속되면, 두 개의 기능적 트랜지스터들이 구현될 수 있다. 다른 예시에서 다른 구성이 다른 개수의 기능적 트랜지스터를 구현할 수 있다.
도 1은 후속 도면에서 사용되는 기준(reference) 단면도를 예증한다. 단면도 A-A는 예를 들면, 대향하는 소스/드레인 영역(54a-c) 사이의 핀(46a) 내의 채널을 따르는 평면 내에 있다. 단면도 B-B는 단면도 A-A에 수직인 평면 내에 있고, 핀(46a) 내의 소스/드레인 영역(54a)을 가로지르고 핀(46b) 내의 소스/드레인 영역(54d)을 가로지른다. 후속 도면은 명확성을 위해 이들 기준 단면들을 참조한다. “a” 지정으로 끝나는 후속 도면은 단면 A-A에 대응하는 프로세싱의 다양한 예시에서의 단면도를 예증하고, “b” 지정으로 끝나는 후속 도면은 단면 B-B에 대응하는 프로세싱의 다양한 예시에서의 단면도를 예증한다. 일부 도면에서, 본 명세서에서 예증되는 컴포넌트 또는 피처의 일부 참조 번호는, 다른 컴포넌트 또는 피처를 불명료하게 하는 것을 회피하기 위해 생략될 수 있다; 즉, 이것은 도면을 묘사하는 용이성을 위한 것이다.
도 2a, 2b 내지 15a, 15b는 일부 실시예에 따라 반도체 디바이스를 형성하는 예시적인 프로세스 동안 중간 단계들에서의 각각의 중간 구조물의 단면도이다. 도 2a와 2b는 반도체 기판(70)을 예증한다. 반도체 기판(70)은, (예컨대, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있는, 벌크 반도체 기판, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등일 수 있거나 이들을 포함할 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층을 포함한다. 절연체층은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층이 기판, 즉, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사(gradient) 기판과 같은 다른 기판이 또한 이용될 수 있다. 일부 실시예에서, 반도체 기판의 반도체 물질은, 실리콘(Si) 또는 게르마늄(Ge)을 포함하는 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3a와 3b는 반도체 기판(70) 내에 핀(74)의 형성을 예증한다. 일부 예시에서, 마스크(72)(예를 들면, 하드 마스크)는 핀(74)을 형성할 시에 사용된다. 예를 들면, 하나 이상의 마스크층이 반도체 기판(70) 위에 퇴적되고, 그런 다음, 하나 이상의 마스크층이 마스크(72) 내로 패터닝된다. 일부 예시에서, 하나 이상의 마스크층은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄소 질화물 등, 또는 이들 물질의 조합을 포함할 수 있고, 화학 기상 퇴적(chemical vapor deposition; CVD), 물리적 기상 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD), 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 하나 이상의 마스크층은 포토리소그래피를 사용해 패터닝될 수 있다. 예를 들면, 포토 레지스트는, 예를 들면, 스핀-온 코팅을 사용함으로써와 같이, 하나 이상의 마스크층 상에 형성되고, 적절한 포토마스크를 사용해서 포토 레지스트를 광에 노출시킴으로써 패터닝될 수 있다. 그런 다음, 포토 레지스트의 노출되거나 노출되지 않은 부분이 포지티브 또는 네가티브 레지스트가 사용되는지 여부에 따라 제거될 수 있다. 그런 다음, 포토 레지스트의 패턴은 마스크(72)를 형성하는 예들 들면, 적절한 에칭 프로세스를 사용함으로써, 하나 이상의 마스크층으로 전사될 수 있다. 에칭 프로세스는 반응 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 유도 결합된 플라즈마(inductive coupled plasma; ICP) 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 이방성일 수 있다. 후속적으로, 포토 레지스트는 예를 들면, 애싱 또는 습식 스트립 프로세스에서 제거된다.
마스크(72)를 사용해, 반도체 기판(70)은, 트렌치(76)가 핀(74)의 이웃하는 쌍들 사이에 형성되고, 핀(74)이 반도체 기판(70)으로부터 돌출하도록 에칭될 수 있다. 에칭 프로세스는 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 이방성일 수 있다.
도 4a와 4b는 대응하는 트렌치(76) 내에 각각 격리 영역(78)의 형성을 예증한다. 격리 영역(78)은 예를 들면, 산화물(예를 들면, 실리콘 산화물), 질화물 등, 또는 이들 물질의 조합과 같은, 절연 물질을 포함하거나 이 절연 물질일 수 있고, 절연 물질은 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예를 들면, 원격 플라즈마 시스템 내에서의 CVD-기반 물질 퇴적과, 이 물질을 또 다른 물질, 예를 들면, 산화물로 변환하게 하도록 사후 경화시킴) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 예증된 실시예에서, 격리 영역(78)은 FCVD 프로세스에 의해 형성되는 실리콘 산화물을 포함한다. 화학 기계적 폴리싱(chemical mechanical polish; CMP)과 같은, 평탄화 프로세스는 임의의 과잉 절연 물질과 임의의 잔여 마스크(예를 들면, 트렌치(76)를 에칭하고 핀(74)을 형성하기 위해 사용됨)를 제거하여, 절연 물질의 상단 표면과 핀(74)의 상단 표면이 공면(coplanar)이 되게 형성한다. 그런 다음, 절연 물질은 격리 영역(78)을 형성하기 위해 리세싱될 수 있다. 절연 물질은, 핀(74)이 이웃하는 격리 영역들(78) 사이로부터 돌출하도록 리세싱되며, 이에 따라 이웃하는 격리 영역은 적어도 부분적으로 반도체 기판(70) 상의 활성 영역으로서 핀(74)의 윤곽을 그린다(delineate). 절연 물질은 허용가능한 에칭 프로세스, 예를 들면, 절연 물질의 물질에 선택적인 에칭 프로세스를 사용해 리세싱될 수 있다. 예를 들면, CERTAS® 에칭 또는 어플라이드 머티리얼즈(Applied Materials)사의 SICONI 툴(tool) 또는 희석된 불화수소(dilute hydrofluoric; dHF)산을 사용하는 화학적 산화 제거가 사용될 수 있다. 또한, 격리 영역(78)의 상단 표면은, 에칭 프로세스로부터 야기될 수 있는, 예증된 바와 같이 평평한 표면, 볼록 표면, 오목 표면(예를 들면, 디싱(dishing)), 또는 이들의 조합을 가질 수 있다.
당업자는 도 2a, 2b 내지 4a, 4b에 대해 설명된 프로세스는 핀(74)이 어떻게 형성되는지의 단지 예시라는 것을 쉽게 이해할 것이다. 다른 실시예에서, 유전체층이 반도체 기판(70)의 상단 표면 위에 형성될 수 있고, 트렌치가 유전체층을 관통해 에칭될 수 있고, 호모에피택셜 구조물이 트렌치 내에 에픽택셜하게 성장될 수 있으며, 핀을 형성하기 위해 호모에피택셜 구조물이 유전체층으로부터 돌출하도록 유전체층이 리세싱될 수 있다. 또 다른 실시예에서, 헤테로에피택셜 구조물이 핀을 위해 사용될 수 있다. 예를 들면, 핀(74)은 (예를 들면, 격리 영역(78)의 절연 물질을 평탄화한 후에 그리고 절연 물질을 리세싱하기 전에) 리세싱될 수 있고, 핀과는 상이한 물질이 그 자신의 위치에서 에피택셜하게 성장될 수 있다. 또 다른 실시예에서, 유전체층이 반도체 기판(70)의 상단 표면 위에 형성될 수 있고, 트렌치가 유전체층을 관통해 에칭될 수 있고, 반도체 기판(70)과는 상이한 물질을 사용해서 헤테로에피택셜 구조물이 트렌치 내에 에픽택셜하게 성장될 수 있으며, 핀을 형성하기 위해 헤테로에피택셜 구조물이 유전체층으로부터 돌출하도록 유전체층이 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물들이 에피택셜하게 성장되는 일부 실시예에서, 인시츄 및 주입 도핑이 함께 사용될 수 있지만, 성장된 물질이 성장 동안에 인시츄 도핑될 수 있는데, 이는 핀의 사전 주입을 배제할 수 있다. 또한, p형 디바이스를 위한 물질과는 상이한 n형 디바이스를 위한 물질을 에피택셜하게 성장시키는 것은 이로울 수 있다.
도 5a 및 5b는 핀(74) 상에, 더미 게이트 스택, 또는 보다 일반적으로는 더미 게이트 스택의 형성을 예증한다. 더미 게이트 스택은 핀(74) 위에서 핀(74)에 대해 측방향으로 수직되게 연장된다. 각각의 더미 게이트 스택은 계면 유전체(80), 더미 게이트(82)와, 마스크(84)를 포함한다. 더미 게이트 스택을 위한 계면 유전체(80), 더미 게이트(82), 및 마스크(84)는 각각의 층을 순차적으로 형성하고, 그런 다음, 이들 층을 더미 게이트 스택 내로 패터닝함으로써 형성될 수 있다. 예를 들면, 계면 유전체(80)를 위한 층은 실리콘 산화물, 실리콘 질화물 등, 이들 물질의 다층을 포함하거나 실리콘 산화물, 실리콘 질화물 등, 이들 물질의 다층일 수 있으며, 핀(74) 상에 열로 그리고/또는 화학적으로 성장될 수 있거나, 예를 들면, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), ALD, 또는 또 다른 퇴적 기술과 같이, 컨포멀하게 퇴적될 수 있다. 더미 게이트(82)를 위한 층은 CVD, PVD, 또는 또 다른 퇴적 기술에 의해 퇴적된 실리콘(예를 들면, 폴리실리콘) 또는 또 다른 물질을 포함하거나 이들 물질일 수 있다. 마스크(84)를 위한 층은 CVD, PVD, ALD, 또는 또 다른 퇴적 기술에 의해 퇴적된, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 또는 이들 물질의 조합을 포함하거나, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 또는 이들 물질의 조합일 수 있다. 그런 다음, 마스크(84), 더미 게이트(82), 및 계면 유전체(80)를 위한 층은 포토리소그래피와, 위에서 설명된 바와 같은, 하나 이상의 에칭 프로세스를 사용해서 패터닝되어, 각각의 더미 게이트 스택을 위한 마스크(84), 더미 게이트(82), 및 계면 유전체(80)를 형성할 수 있다.
일부 실시예에서, 더미 게이트 스택을 형성한 후에 저농도 도핑된 드레인(lightly doped drain; LDD) 영역(구체적으로 예증되지는 않음)은 활성 영역 내에 형성될 수 있다. 예를 들면, 도펀트는 더미 게이트 스택을 마스크로서 사용해서 활성 영역 내로 주입될 수 있다. LDD 영역을 위한 예시적인 도펀트는, 비록 다른 도펀트가 사용될 수 있지만, 예를 들면, p형 디바이스를 위해 붕소, 그리고 n형 디바이스를 위해 인 또는 비소를 포함하거나 이들 물질일 수 있다. LDD 영역은 약 1015 cm-3 내지 약 1017 cm-3의 범위의 도펀트 농도를 가질 수 있다.
도 6a 및 6b는 게이트 스페이서(86)의 형성을 예증한다. 게이트 스페이서(86)는 더미 게이트 스택의 측벽(예를 들면, 계면 유전체(80), 더미 게이트(82), 및 마스크(84)의 측벽)을 따라서 그리고 핀(74) 위에 형성된다. 잔여 게이트 스페이서(86)는 또한 예를 들면 격리 영역(78) 위의 핀(74)의 높이에 따라서 핀(74)의 측벽을 ㄸ따라(도 6b에서는 예증되지 않음) 형성될 수 있다. 게이트 스페이서(86)는 예를 들면, 스페이서(86)를 위한 하나 이상의 층을 컨포멀하게 퇴적시키고 하나 이상의 층을 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)를 위한 하나 이상의 층은 실리콘 산소 탄화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 이들 물질의 다층, 또는 이들 물질의 조합을 포함하거나, 이것들일 수 있고, CVD, ALD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 에칭 프로세스는 RIE, NBE, 또는 또 다른 에칭 프로세스를 포함할 수 있다.
도 7a와 7b는 소스/드레인 영역을 위한 리세스(70)의 형성을 예증한다. 예증된 바와 같이, 리세스(90)는 더미 게이트 스택의 대향 측부 상에서 핀(74) 내에 형성된다. 리세싱은 에칭 프로세스에 의한 것일 수 있다. 에칭 프로세스는 등방성 또는 이방성일 수 있거나, 또한, 반도체 기판(70)의 하나 이상의 결정질 평면에 대해 선택적일 수 있다. 따라서, 리세스(90)는 구현된 에칭 프로세스에 기초해 다양한 단면적 프로파일을 가질 수 있다. 에칭 프로세스는 예를 들면, RIE, NBE 등과 같은 건식 에칭, 또는 테트라메틸암모늄 하이드록사이드(Tetramethylammonium hydroxide; TMAH), 암모늄 하이드록사이드(NH4OH), 또는 또 다른 에천트를 사용하는, 습식 에칭일 수 있다.
도 8a와 8b는 리세스(90) 내에 에피택시 소스/드레인 영역(92)의 형성을 예증한다. 에피택시 소스/드레인 영역(92)은 실리콘 게르마늄(SixGe1 -x, 여기서 x는 대략 0과 100 사이일 수 있음), 실리콘 탄화물, 실리콘 인, 실리콘 탄소 인, 순수 또는 실질적으로 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있거나, 이것들일 수 있다. 예를 들면, III-V족 화합물 반도체를 형성하기 위한 물질은, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 에피택시 소스/드레인 영역(92)은 예를 들면, 금속-유기 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(MBE; molecular beam epitaxy), 액상 에피택시(LPE; liquid phase epitaxy), 기상 에피택시(VPE; vapor phase epitaxy), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 등, 또는 이들의 조합에 의해, 리세스(90) 내에 물질을 에피택셜하게 성장시킴으로써 리세스(90) 내에 형성될 수 있다. 도 8a 및 8b에서 예증된 바와 같이, 격리 영역(78)에 의한 차단 때문에, 에피택시 소스/드레인 영역(92)은, 에피택시 소스/드레인 영역(92)이 수평으로 성장하지 않는 시간 동안에, 리세스(90) 내에서 먼저 수직으로 성장된다. 격리 영역들(78) 사이의 리세스(90)가 완전히 충전된 후에, 에피택시 소스/드레인 영역(92)은, 반도체 기판(70)의 결정질 평면에 대응할 수 있는, 패싯(facets)을 형성하도록 수직과 수평 모두로 성장할 수 있다. 일부 예시에서, 상이한 물질은 p형 디바이스와 n형 디바이스를 위한 에피택시 소스/드레인 영역을 위해 사용된다. 리세싱 또는 에피택시 성장 동안 적절한 마스킹은 상이한 디바이스들에서 상이한 물질들이 사용되게 허용할 수 있다.
당업자는, 도 7a, 7b, 및 8a, 8b의 리세싱과 에피택셜 성장이 생략될 수 있다는 것과, 더미 게이트 스택과 게이트 스페이서(86)를 마스크로서 사용해서 도펀트를 핀(74) 내로 주입함으로써 소스/드레인 영역이 형성될 수 있다는 것을 또한 쉽게 이해할 것이다. 에피택시 소스/드레인 영역(92)이 구현되는 일부 예시에서, 에피택시 소스/드레인 영역(92)은 예를 들면, 에피택셜 성장 동안 인시츄 도핑에 의해 그리고/또는 에피택셜 성장 후에 도펀트를 에피택시 소스/드레인 영역(92) 내로 주입시킴으로써, 또한 도핑될 수 있다. 소스/드레인 영역을 위한 예시적인 도펀트는, 비록 다른 도펀트가 사용될 수 있지만, 예를 들면, p형 디바이스를 위해 붕소, 그리고 n형 디바이스를 위해 인 또는 비소를 포함하거나 이들 물질일 수 있다. 에피택시 소스/드레인 영역(92)(또는 다른 소스/드레인 영역)은 약 1019 cm-3 내지 약 1021 cm-3의 범위의 도펀트 농도를 가질 수 있다. 따라서, 소스/드레인 영역은 도핑에 의해(예를 들면, 주입 및/또는, 적절하다면, 에피택시 성장 동안에 인시츄에 의해) 그리고/또는 적절하다면, 소스/드레인 영역이 윤곽이 그려지는 활성 영역을 더 윤곽을 그릴 수 있는, 에피택셜 성장에 의해 윤곽이 그려질 수 있다.
도 9a와 9b는 콘택 에칭 정지층(contact etch stop layer; CESL)(96)과 CESL(96) 위의 제1 층간 유전체(interlayer dielectric; ILD)(100)의 형성을 예증한다. 일반적으로, 에칭 정지층은 예를 들면, 콘택 또는 비아를 형성할 때 에칭 프로세스를 정지시키기 위한 메커니즘을 제공할 수 있다. 에칭 정지층은 인접한 층들 또는 컴포넌트들로부터 상이한 에칭 선택도를 갖는 유전체 물질로 형성될 수 있다. CESL(96)은 에피택시 소스/드레인 영역(92)의 표면, 게이트 스페이서(86)의 측벽과 상단 표면, 마스크(84)의 상단 표면, 그리고 격리 영역(78)의 상단 표면 상에 컨포멀하게 퇴적된다. CESL(96)은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 실리콘 질화물 등, 또는 이들 물질의 조합을 포함하거나, 이것들일 수 있고, CVD, PECVD, ALD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 제1 ILD(100)는, 실리콘 이산화물, 예를 들면, 실리콘 산화질화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), OSG(organosilicate glasses), SiOxCy, 스핀-온-글래스, 스핀-온-중합체, 실리콘 탄소 물질, 이들 물질의 화합물, 이들 물질의 합성물 등, 또는 이들 물질의 조합과 같은, 로우-k 유전체 물질(예를 들면, 실리콘 이산화물보다 낮은 유전 상수를 갖는 물질)을 포함하거나 이것들일 수 있다. 제1 ILD(100)는 스핀-온, CVD, FCVD, PECVD, PVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다.
도 10a 및 10b는 대체 게이트 구조물을 사용해 더미 게이트 스택을 대체시키는 것을 예증한다. 더미 게이트(82)의 상단 표면과 공면인 상단 표면을 갖는 제1 ILD(100)와 CESL(96)이 형성된다. CMP와 같은, 평탄화 프로세스는 제1 ILD(100)과 CESL(96)의 상단 표면을 더미 게이트(82)의 상단 표면과 수평이 되게 수행될 수 있다. CMP는 더미 게이트(82) 상의 마스크(84)(그리고, 일부 예시에서, 게이트 스페이서(86)의 상부 부분)를 또한 제거할 수 있다. 따라서, 더미 게이트(82)의 상단 표면은 제1 ILD(100)과 CESL(96)을 통해 노출된다.
더미 게이트(82)가 제1 ILD(100)와 CESL(96)을 통해 노출되므로, 더미 게이트(82)는 예를 들면, 하나 이상의 에칭 프로세스에 의해 제거된다. 더미 게이트(82)는 더미 게이트(82)에 대해 선택적인 에칭 프로세스에 의해 제거될 수 있으며, 계면 유전체(80)는 에칭 정지층으로서 작용하고, 후속적으로, 계면 유전체(80)는 계면 유전체(80)에 대해 선택적인 상이한 에칭 프로세스에 의해 옵션으로 제거될 수 있다. 에칭 프로세스는 예를 들면, RIE, NBE, 습식 에칭, 또는 또 다른 에칭 프로세스일 수 있다. 리세스는 더미 게이트 스택이 제거되는 게이트 스페이서(86) 사이에 형성되고, 핀(74)의 채널 영역은 리세스를 통해 노출된다.
대체 게이트 구조물은 더미 게이트 스택이 제거된 리세스 내에 형성된다. 대체 게이트 구조물 각각은 예증된 바와 같이, 계면 유전체(110), 게이트 유전체층(112), 하나 이상의 옵션인 컨포멀층(114), 및 게이트 전극(116)을 포함한다. 계면 유전체(110)는 채널 영역을 따라 핀(74)의 측벽과 상단 표면 상에 형성된다. 계면 유전체(110)는, 예를 들면, 제거되지 않은 경우, 계면 유전체(80), 핀(74)의 열 또는 화학적 산화에 의해 형성된 산화물(예를 들면, 실리콘 산화물), 및/또는 산화물(예를 들면, 실리콘 산화물), 질화물(예를 들면, 실리콘 질화물), 및/또는 CVD, ALD, 분자 빔 퇴적(molecular beam deposition; MBD), 또는 또 다른 퇴적 기술에 의해 형성된 또 다른 유전체층일 수 있다.
게이트 유전체층(112)은 더미 게이트 스택이 제거된 리세스 내에(예를 들면, 격리 영역(78)의 상단 표면, 그리고 계면 유전체(110)와, 게이트 스페이서(86)의 측벽 상에), 그리고 제1 ILD(100), CESL(96), 및 게이트 스페이서(86)의 상단 표면 상에 컨포멀하게 퇴적될 수 있다. 게이트 유전체층(112)은 실리콘 산화물, 실리콘 질화물, 하이-k 유전체 물질, 이들 물질의 다증, 또는 다른 유전체 물질이거나 이것들을 포함할 수 있다. 하이-k 유전체 물질은 약 7.0보다 큰 k 값을 가질 수 있고, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 란타늄(La), 마그네슘(Mg), 바륨(Ba), 티타늄(Ti), 납(Pb), 이들 물질의 다층, 또한 이들 물질의 조합의 금속 산화물 또는 금속 실리케이트를 포함할 수 있다. 게이트 유전체층(112)은 ALD, PECVD, MBD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다.
그런 다음, 하나 이상의 옵션인 컨포멀층(114)이 게이트 유전체층(112) 상에 컨포멀하게 (그리고 하나보다 많은 경우 순차적으로) 퇴적될 수 있다. 하나 이상의 옵션인 컨포멀층(114)은 하나 이상의 배리어 및/또는 캡핑층과 하나 이상의 일함수 조정층을 포함할 수 있다. 하나 이상의 배리어 및/또는 캡핑층은 질화물, 실리콘 질화물, 탄소 질화물, 및/또는 탄탈륨 및/또는 티타늄의 알루미늄 질화물; 질화물, 탄소 질화물, 및/또는 텅스텐의 탄화물 등 또는 이들 물질의 조합을 포함할 수 있고, ALD, PECVD, MBD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 하나 이상의 일함수 조정층은 질화물, 실리콘 질화물, 탄소 질화물, 알루미늄 질화물, 알루미늄 산화물, 및/또는 티타늄 및/또는 탄탈륨의 알루미늄 탄화물; 질화물, 탄소 질화물, 및/또는 텅스텐의 탄화물; 코발트; 백금 등, 또는 이들 물질의 조합일 수 있거나 이들 물질을 포함할 수 있고, ALD, PECVD, MBD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 일부 예시에서, 캡핑층(예를 들면, TiN층)은 게이트 유전체층(112) 상에 컨포멀하게 형성되고, 배리어층(예를 들면, TaN층)은 캡핑층 상에 컨포멀하게 형성하며, 하나 이상의 일함수 조정층은 배리어층 상에 컨포멀하게 순차적으로 형성된다.
게이트 전극(116)을 위한 층은 구현되는 경우, 하나 이상의 옵션인 컨포멀층(114) (예를 들면, 하나 이상의 일함수 조정층 위에) 그리고/또는 게이트 유전체층(112) 위에 형성된다. 게이트 전극(116)을 위한 층은 더미 게이트 스택이 제거된 리세스의 잔여 부분을 충전할 수 있다. 게이트 전극(116)을 위한 층은 텅스텐, 코발트, 알루미늄, 루테늄, 구리와 같은 금속, 이들 물질의 다층, 이들 물질의 조합 등을 포함할 수 있다. 게이트 전극을 위한 층(116)은 ALD, PECVD, MBD, PVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 게이트 전극(116)을 위한 층의 부분, 하나 이상의 옵션인 컨포멀층(114)과, 제1 ILD(100), CESL(96), 및 게이트 스페이서(86)의 상단 표면 위의 게이트 유전체층(112)이 제거된다. 예를 들면, CMP와 같은 평탄화 프로세스는, 게이트 전극(116)을 위한 층의 부분, 하나 이상의 옵션인 컨포멀층(114)과, 제1 ILD(100), CESL(96), 및 게이트 스페이서(86)의 상단 표면 위의 게이트 유전체층(112)을 제거할 수 있다. 그러므로, 게이트 전극(116), 하나 이상의 옵션인 컨포멀층(114), 게이트 유전체층(112), 및 계면 유전체(110)를 포함하는 각각의 대체 게이트 구조물이 도 10a에 예증된 바와 같이 형성될 수 있다.
도 11a와 11b는 수정된 표면(120)을 갖기 위한 노출된 유전체 표면의 수정을 예증한다. 예증된 바와 같이, 노출되는, 제1 ILD(100), CESL(96), 게이트 스페이서(86), 및 게이트 유전체층(112)의 상단 표면이 수정되어 수정된 표면(120)을 갖는다. 노출된 유전체 표면의 수정은 일부 예시에서 생략될 수 있다.
일반적으로, 반도체 프로세싱에서, 상이한 특성들을 갖도록 처리되지 않으면, 유전체 표면은 하이드록실기와 본딩된 실리콘(Si-OH)과 같이, 하이드록실기(OH)로 종단된다(terminated). Si-OH는 일반적으로 친수성이다. 일부 예시에서, 이러한 친수성 표면은 소수성이 되도록 수정된다.
일부 예시에서, 수정은 유전체 표면을 소수성이 되도록 수정하기 위해 유전체 표면을 반응/흡착 화학 물질에 노출시키는 것을 포함한다. 반응/흡착 화학 물질은 유전체 표면을 수정하도록 유전체 표면과 반응하고 그리고/또는 이 표면 상으로 흡착될 수 있다. 일부 예시에서, 반응/흡착 화학 물질은, 금속성 표면과 실질적으로 반응하지 않거나 금속성 표면 상으로 흡착되지 않으면서, 선택적으로 유전체 표면과 반응하고 그리고/또는 이 표면 상으로 흡착될 수 있다. 금속성 표면은, 일부 예시에서, 반응/흡착 화학 물질과 반응하지 않거나 흡착하지 않을 수 있는 반면에, 다른 예시에서는, 쉽게 탈착될 수 있는, 반응/흡착 화학 물질의 일부를 흡착할 수 있다. 반응/흡착 화학 물질과 유전체 표면 사이의 본딩 에너지는 상대적으로 작을 수 있는 반면에, 반응/흡착 화학 물질과 금속성 표면 사이의 본딩 에너지는 상대적으로 클 수 있다. 따라서, 반응/흡착 화학 물질은 상당히 금속성 표면과 반응하지 않고 그리고/또는 이 표면에 의해 흡착되지 않으면서, 유전체 표면과 반응하고 본딩할 수 있다. 예를 들면, 반응/흡착 화학 물질은, 하나 이상의 옵션인 컨포멀층(114)과 게이트 전극(116)의 금속성 표면과 실질적으로 반응하지 않거나 이 표면에 의해 흡착되지 않으면서, 제1 ILD(100), CESL(96), 게이트 스페이서(86), 및 게이트 유전체층(112)과 선택적으로 반응할 수 있다.
예를 들면, 대체 게이트 구조물 내에서 하나 이상의 옵션인 컨포멀층(114)으로서 구현될 수 있는, 전도성 TiN, TaN, AlTiC, AlTiO, AlTiN, 및/또는 기타 등등의 표면은 금속성 표면의 예시이고, 게이트 유전체층(112)으로서 구현될 수 있는, 절연 HfO2의 표면은 금속성 표면이 아니다.
반응/흡착 화학 물질은, 소수성 작용기와, 금속성 표면과 일반적으로 반응하지 않는 유전체 표면과 쉽게 반응하기 위하거나, 금속성 표면 상으로 흡착될 수 있다면, 금속성 표면으로부터 쉽게 흡착될 수 있는 매커니즘을 포함한다. 예를 들면, 소수성 작용기는 예를 들면, -CH3, C2H5 등과 같은, 탄화수소 체인(예를 들면, CXH2X+1)를 포함할 수 있고, 유전체 표면과 쉽게 반응하기 위한 매커니즘은 실리콘(Si)을 포함할 수 잇다. 일부 예시적인 반응/흡착 화학 물질은 R-Si(CH3)3의 일반식일 수 있다. 보다 구체적인 예시적인 반응/흡착 화학 물질은 테트라메틸실란(Si(CH3)4), N, N-디메틸트리메틸실라민((CH3)2-N-Si-(CH3)3), 및/또는 하나 이상의 소수성 작용기를 갖는 또 다른 실란 유도체를 포함한다.
유전체 표면은 다양한 프로세스를 사용해 반응/흡착 화학 물질에 노출될 수 있다. 노출은 건식(예를 들면, 가스 및/또는 플라즈마) 프로세스 또는 습식 프로세스일 수 있다. 예시적인 습식 프로세스에서, 약 5초 내지 약 600초의 범위의 지속 기간 동안, 그 위에 유전체 표면이 형성되는 반도체 기판(70)은, 20 ℃ (예를 들면, 실온) 내지 400 ℃ 그리고 보다 구체적으로 약 20 ℃ 내지 약 80 ℃의 범위의 온도에서 화학 반응제를 포함하는 용기(bath) 내로 담궈진다. 용기는 또한, 화학적 반응제와, 예를 들면, 탈이온화 수(deionized water; DIW), 이소프로필 알콜(isopropyl alcohol; IPA) 등, 또는 이들 물질의 조합을 포함하는 혼합물일 수 있다. 예를 들면, 혼합물은 (R-Si(CH3)3:IPA:DIW)가 (50 % 내지 100 %의 파트(by parts)):(0 % 내지 70 %의 파트):(0 % 내지 70%의 파트)의 범위의 비율의 R-Si(CH3)3, IPA, 및 DIW일 수 있다.
예시적인 건식 프로세스는 CVD, ALD 또는 또 다른 프로세스에 의해 구현될 수 있다. 건식 프로세스는 플라즈마를 구현할 수 있거나 플라즈마를 구현하지 않을 수 있다. 플라즈마가 없는 예시적인 CVD 프로세스에서, 반응/흡착 화학 물질은 가스가고, 예를 들면, 아르곤, 수소, 또는 또 다른 캐리어 가스와 같은, 불활성 캐리어 가스와 혼합될 수 있다. 반응/흡착 화학 물질 가스의 유속은 약 10 sccm 내지 약 1,000 sccm의 범위 내에 있을 수 있고, 불활성 캐리어 가스의 유속은 약 10 sccm 내지 약 3,000 sccm의 범위 내에 있을 수 있다. 반응/흡착 화학 가스의 유속 대 불활성 캐리어 가스의 유속의 비는 약 0.90:0.10 내지 약 0.05:0.9510의 범위일 수 있다. 예시적인 CVD 프로세스의 압력은 약 0.1 토르 내지 약 40 토르의 범위일 수 있다. 예시적인 CVD 프로세스의 온도는 약 20 ℃ (예를 들면, 실온) 내지 400 ℃ 그리고 보다 특별하게는, 약 50 ℃ 내지 약 300 ℃의 범위 내에 있을 수 있다. 예시적인 CVD 프로세스의 지속 기간은 약 5초 내지 약 300초의 범위 내에 있을 수 있다.
플라즈마 프로세스에서, 플랒즈마는 직접 플라즈마 또는 원격 플라즈마일 수 있다. 직접 플라즈마(예를 들면, PECVD)를 사용하는 예시적인 CVD 프로세스에서, 반응/흡착 화학 물질은 가스이고, 예를 들면, 아르곤, 수소, 헬륨, 또는 또 다른 캐리어 가스와 같은, 불활성 캐리어 가스와 혼합될 수 있다. 반응/흡착 화학 물질 가스의 유속은 약 10 sccm 내지 약 1,000 sccm의 범위 내에 있을 수 있고, 불활성 캐리어 가스의 유속은 약 10 sccm 내지 약 3,000 sccm의 범위 내에 있을 수 있다. 반응/흡착 화학 가스의 유속 대 불활성 캐리어 가스의 유속의 비는 약 0.90:0.10 내지 약 0.05:0.95의 범위 내에 있을 수 있다. 직접 플라즈마를 사용하는 예시적인 CVD 플라즈마의 압력은 약 0.1 토르 내지 약 40 토르의 범위 내에 있을 수 있다. CVD 프로세스의 직접 플라즈마는 용량성 결합된 플라즈마(capacitively coupled plasma; CCP)일 수 있다. 직접 플라즈마를 사용하는 CVD 프로세스의 플라즈마 생성기는 약 10 W 내지 약 1,000 W의 범위 내의 전력과 약 13.56 MHz 내지 약 40 MHz의 범위 내의 주파수를 사용해 동작될 수 있다. CVD 프로세스의 기판 홀더(holder)는 바이어싱되지 않을 수 있다. 직접 플라즈마를 사용하는 예시적인 CVD 프로세스의 온도는 약 20 ℃ (예를 들면, 실온) 내지 400 ℃ 그리고 보다 특별하게는, 약 50 ℃ 내지 약 300 ℃의 범위 내에 있을 수 있다. 직접 플라즈마를 사용하는 예시적인 CVD 플라즈마의 지속 기간은 약 5초 내지 약 300초의 범위 내에 있을 수 있다.
원격 플라즈마를 사용하는 예시적인 CVD 프로세스(예를 들면, 원격 플라즈마 강화 CVD(remote plasma enhanced CVD; RPECVD))에서, 반응/흡착 화학 물질은 가스가고, 예를 들면, 아르곤, 수소, 헬륨, 또는 또 다른 캐리어 가스와 같은, 불활성 캐리어 가스와 혼합될 수 있다. 반응/흡착 화학 물질 가스의 유속은 약 10 sccm 내지 약 1,000 sccm의 범위 내에 있을 수 있고, 불활성 캐리어 가스의 유속은 약 10 sccm 내지 약 3,000 sccm의 범위 내에 있을 수 있다. 반응/흡착 화학 가스의 유속 대 불활성 캐리어 가스의 유속의 비는 약 0.90:0.10 내지 약 0.05:0.95의 범위 내에있을 수 있다. 원격 플라즈마를 사용하는 예시적인 CVD 프로세스의 압력은 약 0.1 토르 내지 약 40 토르의 범위 내에 있을 수 있다. CVD 프로세스의 원격 플라즈마는 CCP일 수 있다. 원격 플라즈마를 사용하는 CVD 프로세스의 플라즈마 생성기는 약 10 W 내지 약 1,000 W의 범위 내의 전력과 약 13.56 MHz 내지 약 40 MHz의 범위 내의 주파수를 사용해 동작될 수 있다. CVD 프로세스의 기판 홀더(holder)는 바이어싱되지 않을 수 있다. 원격 플라즈마를 사용하는 예시적인 CVD 프로세스의 온도는 20 ℃ (예를 들면, 실온) 내지 400 ℃ 그리고 보다 특별하게는, 약 50 ℃ 내지 약 300 ℃의 범위 내에 있을 수 있다. 원격 플라즈마를 사용하는 예시적인 CVD 프로세스의 지속 기간은 약 5초 내지 약 300초의 범위 내에 있을 수 있다.
(예를 들면, 이 프로세스에 공급되는 또 다른 반응/흡착 화학 물질과 작용하는 것과 대조적으로) 반응/흡착 화학 물질이 유전체 표면과 반응하므로, 수정된 표면(120)의 형성은 유전체 표면 상에서 이용가능한 반응 사이트(sites)에 기초해 제한되는 반응일 수 있다. 따라서, 수정된 표면(120)은 유전체 표면을 종단시키는 소수성 작용기 및/또는 소수성 작용기의 단층(예를 들면, 자기 정렬된 단층(self-aligned monolayer; SAM))이거나 이들을 포함할 수 있다. 예를 들면, 유전체 표면이 Si-OH이거나 이 물질을 포함하는 경우에, 유전체 표면의 Si-OH는, Si-O-Si-(CH3)3이거나 이 물질을 포함하는 수정된 표면을 형성하도록, 이 예시에서 R-Si-(CH3)3인, 반응/흡착 화학 물질과 반응할 수 있으며, 여기서, Si-OH로부터의 H와 R-Si-(CH3)3로부터의 R 작용기는 예를 들면, 건식 프로세스에서의 퍼징 가스 및/또는 습식 프로세스에서의 린싱와 같이, 표면으로부터 제거되는 반응으로부터의 부산물이다. 이 예시에서, -CH3기는 수정된 표면(120)이 소수성이 되게 한다.
이 예시에서 종들 Si-(CH3)3과, 게이트 전극(116)의 하나 이상의 옵션인 컨포멀층(114)의 금속 표면간의 본딩 에너지는, 종들 Si-(CH3)3과 산소 함유 유전체 표면간의 본딩 에너지보다 크다. 따라서, 종들은, 금속 표면과는 크게 본딩되지 않으면서, 수정된 표면(120)을 형성하도록 유전체 표면에 본딩된다.
일부 예시에서, 금속 표면 상에 흡착된 반응/흡착 화학 물질을 제거할 수 있는 열 처리가 수행될 수 있다. 예를 들면, 열 처리는 반응/흡착 화학 물질이 금속 표면으로부터 탈착되고 그리고/또는 증발되게 할 수 있다. 일부 예시에서, 열 처리는 퍼니스법(furnace process), 급속 열 어닐링(rapid thermal anneal; RTA) 등을 포함한다. 열 처리는 활성 가스, 예를 들면, 수소(H2), 암모니아((NH3) 등 내에서, 약 50 ℃ 내지 약 400 ℃의 범위의, 예를 들면, 약 200 ℃의 온도에서, 약 30초 내지 1 분의 범위의 지속 기간 동안 수행될 수 있다. 다른 열 처리는 구현될 수 있다.
도 12a 및 12b는, 하나 이상의 옵션인 컨포멀층(114)과 게이트 전극(116)의 표면과 같은, 금속성 표면 상에 캡핑층(122)(예를 들면, 금속 캡)을 형성하는 것을 예증한다. 캡핑층(122)은 금속성 표면 상에 캡핑층(122)을 퇴적하지만, 유전체 표면 상에는 크게 퇴적시키지 않는, 선택적 퇴적 프로세스를 사용해서 형성될 수 있다.
일부 예시에서, 선택적 퇴적은 무불소(fluorine-free) 텅스텐 퇴적이며, 이에 따라, 캡핑층(122)이 무불소일 수 있다. 일부 예시에서, 또한 무불소 텅스텐 퇴적인 선택적 퇴적 프로세스는 수소(H2) 전구체와 텅스텐 염화물 전구체를 사용하는 ALD 프로세스이다. 텅스텐 염화물 전구체는 텅스텐(V) 염화물(WCl5), 텅스텐(VI) 염화물(WCl6), 또 다른 텅스텐 염화물, 또는 이들 물질의 조합일 수 있다. 일부 예시에서, ALD 프로세스의 사이클은 텅스텐 염화물 전구체를 플로우(flow) 하는 것, 텅스텐 염화물 전구체를 퍼징하는 것, 수소 전구체를 플로우 하는 것, 및 수소 전구체를 퍼징하는 것을 순차적으로 포함할 수 있다. 일부 예시에서, ALD 프로세스의 사이클은 수소 전구체를 플로우 하는 것, 수소 전구체를 퍼징하는 것, 텅스텐 염화물 전구체를 플로우 하는 것, 및 텅스텐 염화물 전구체를 퍼징하는 것을 순차적으로 포함할 수 있다. ALD 프로세스는 예를 들면, 약 150 사이클 내지 320 사이클의 범위와 같은, 임의의 횟수만큼 사이클을 수행하는 것을 포함할 수 있다. 텅스텐 염화물을 플로우 하는 것은 캐리어 가스, 예를 들면, 아르곤, 질소, 헬륨 등을 플로우 하는 것을 또한 포함할 수 있다. 텅스텐 염화물의 유속 대 캐리어 가스의 유속의 비는 약 0.90:0.10 내지 약 0.05:0.95의 범위 내에 있을 수 있다. 텅스텐 염화물 전구체와 캐리어 가스의 혼합물의 유속은 약 10 sccm 내지 약 1,000 sccm의 범위 내에, 예를 들면, 약 500 sccm일 수 있다. 텅스텐 염화물 전구체의 유속은 약 10 sccm 내지 약 1,000 sccm의 범위 내에 있을 수 있고, 캐리어 가스의 유속은 약 10 sccm 내지 약 3,000 sccm의 범위 내에 있을 수 있다. 수소 전구체의 유속은 약 100 sccm 내지 약 10,000 sccm의 범위 내에, 예를 들면, 약 7,000 sccm일 수 있다. ALD 프로세스의 압력은 약 0.1 토르 내지 약 40 토르의 범위 내에, 예를 들면, 약 20 토르일 수 있다. ALD 프로세스의 온도는 약 75 ℃ 내지 약 500 ℃의 범위 내에, 예를 들면, 약 450 ℃일 수 있다.
금속성 표면(예를 들면, TiN, TaN, AlTiC, AlTiO, AlTiN, W 등)의 고 전자 이동도는 텅스텐 염화물이, 더 낮은 전자 이동도를 갖는 유전체 표면보다, 금속성 표면과 더 쉽게 반응하는 것을 허용한다고 믿어진다. 상기 설명된 ALD 프로세스에서, 텅스텐 염화물은 금속성 표면의 물질과 텅스텐 염화물(WClx) 사이의 본딩을 형성하도록 그리고 금속성 표면의 물질과, 텅스텐 염화물 전구체로부터 릴리스되는 염화물 사이의 본딩을 형성하도록 금속성 표면과 반응한다고 믿어진다. 수소 전구체가 플로우 될 때, 금속성 표면과 본딩되는 염소 및/또는 가스 부산물로서 형성되고 수소 전구체의 흐름 및 퍼징시에 퍼징되는 염산(HCl)을 형성하도록 금속성 표면과 본딩되는 텅스텐 염화물(WClx)의 염소와, 수소가 반응하다고 믿어진다. 그러므로, 텅스텐은 금속성 표면 상에 형성될 수 있다. 형성된 텅스텐은 예를 들면, 약 1% 미만의 잔류 염소를 포함할 수 있다.
다른 예시에서, 다른 프로세스는 캡핑층(122)을 형성하도록 구현될 수 있다. 예를 들면, CVD, ALD, 또는 예를 들면, 코발트, 망간, 텅스텐, 또는 또 다른 금속 또는 금속성 물질을 선택적으로 퇴적시킬 수 있는 또 다른 퇴적 기술과 같은, 금속성 표면 상에 금속의 선택적 퇴적을 허용하는 임의의 프로세스가 구현될 수 있다. 예시는 CVD 프로세스에 의한 코발트의 선택적 퇴적이다. CVD 프로세스는 불활성 캐리어 가스와 혼합되는 코발트 카르보닐 전구체를 사용할 수 있다. 코발트 카르보닐의 유속 대 캐리어 가스의 유속의 비는 약 0.90:0.10 내지 약 0.05:0.95의 범위 내에 있을 수 있다. 코발트 카르보닐과 캐리어 가스의 혼합물의 유속은 약 10 sccm 내지 약 1,000 sccm의 범위 내에 있을 수 있다. 코발트 카르보닐 전구체의 유속은 약 10 sccm 내지 약 1,000 sccm의 범위 내에 있을 수 있고, 캐리어 가스의 유속은 약 10 sccm 내지 약 3,000 sccm의 범위 내에 있을 수 있다. CVD 프로세스의 압력은 약 0.1 토르 내지 약 40 토르의 범위 내에, 예를 들면, 약 20 토르일 수 있다. CVD 프로세스의 온도는 약 20 ℃ 내지 약 400 ℃의 범위 내에 있을 수 있다.
캡핑층(122)의 퇴적 동안에 존재하는 수정된 표면(120)을 갖는 수정된 표면(120)을 구현하는 예시에서, 캡핑층(122)을 형성하기 위한 퇴적 프로세스의 부산물 등은, 소수성의 수정된 표면(120)의 정전기력에 의해 반발될 수 있으며, 이것은 퇴적 프로세스의 선택도를 향상시키고, 예를 들면, 제1 ILD(100)의 로우-k 유전체와 같은, 유전체층에 대한 손상을 감소시킬 수 있다. 향상된 선택도와 감소된 손상은 결함을 감소시키고, 유전체층에 대한 손상에 의해 야기된 기생 누설(parasitic leakage)을 감소시킬 수 있다.
도 12a에 예증된 바와 같이, 캡핑층(122)은, 도 10a 및 10b에 대해 설명된 평탄화 프로세스(예를 들면, CMP)에 의해 형성되는 대체 게이트 구조물의 금속성 표면(예를 들면, 상단 표면 또는 하나 이상의 옵션인 컨포멀층(114)(예를 들면, TiN, TaN, AlTiC, AlTiO, AlTiN 등)과 게이트 전극(116)(예를 들면, W 등)) 상에 형성된다. 도 10a 및 10b의 평탄화 프로세스는, 게이트 유전체층(112)(수정된 표면(120)에 대해 또한 수정될 수 있음), 하나 이상의 옵션인 컨포멀층(114), 및 게이트 전극(116)과 공면이 될, 제1 ILD(100), CESL(96), 및 게이트 스페이서(86)(이들의 표면은 수정된 표면(120)이 되도록 수정될 수 있음)의 상단 표면을 형성했다. 따라서, 캡핑층(122)은 제1 ILD(100), CESL(96), 게이트 스페이서(86), 및 게이트 유전체층(112) - 이들의 표면은 수정된 표면(120)이 되도록 수정될 수 있다 - 의 상단 표면 위의 레벨에 각각의 상단 표면을 가질 수 있다. 캡핑층(122)은 약 30Å 내지 약 50Å의 범위의 두께를 가질 수 있다.
도 13a 및 13b는 수정된 표면(120) 위에 (만약 구현되면, 그리고/또는 제1 ILD(100), 게이트 스페이서(86), CESL(96) 및 게이트 유전체층(112) 위에) 및 캡핑층(122) 위에 제2 ILD(130)의 형성을 예증한다. 비록 예증되지는 않지만, 일부 예시에서, 에칭 정지층은 수정된 표면(120) (만약 구현되면, 그리고/또는 제1 ILD(100), 게이트 스페이서(86), CESL(96) 및 게이트 유전체층(112) 위에) 및 캡핑층(122) 위에 퇴적될 수 있고, 제2 ILD(130)은 ESL 위에 퇴적될 수 있다. 만약 구현된다면, ESL은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 실리콘 질화물 등, 또는 이들 물질의 조합을 포함하거나, 이것들일 수 있고, CVD, PECVD, ALD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 제2 ILD(130)은, 실리콘 이산화물, 예를 들면, 실리콘 산화질화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), OSG(organosilicate glasses), SiOxCy, 스핀-온-글래스, 스핀-온-중합체, 실리콘 탄소 물질, 이들 물질의 화합물, 이들 물질의 합성물 등, 또는 이들 물질의 조합과 같은, 로우-k 유전체 물질을 포함하거나 이것들일 수 있다. 제2 ILD(130)는 스핀-온, CVD, FCVD, PECVD, PVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다.
도 14a 및 14b는, 에피택시 소스/드레인 영역(92)의 적어도 일부분을 노출시키도록 제2 ILD(130), 제1 ILD(100)과 그 자신의 수정된 표면(120) (만약 구현된 경우), 및 CESL(96)을 관통해 에피택시 소스/드레인 영역(92)의 적어도 일부분까지, 그리고 캡핑층(122)의 적어도 일부분을 노출시키도록 제2 ILD(130)를 관통하는 각각의 개구(132)를 형성하는 것을 예증한다. 제2 ILD(130), 제1 ILD(100), 및 CESL(96)은 예를 들면, 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용해 개구(132)로 패터닝될 수 있다.
도 15a 및 15b는 에피택시 소스/드레인 영역(92)까지 그리고 캡핑층(133)까지 개구(132) 내에서 각각의 전도성 피처를 형성하는 것을 예증한다. 각각의 전도성 피처는 예증된 예시에서, 예를 들면, 접착층(140), 접착층(140) 상의 배리어층(142), 및 배리어층(142) 상의 전도성 충전 물질(146)을 포함한다. 일부 예시에서, 에피택시 소스/드레인 영역(92)까지의 각각의 전도성 피처는 예증된 바와 같이 에피택시 소스/드레인 영역(92) 상의 실리사이드 영역(144)을 더 포함할 수 있다.
접착층(140)은 개구(132) 내에 (예를 들면, 개구(132)의 측벽, 에피택시 소스/드레인 영역(92)의 노출된 표면, 그리고 캡핑층(122)의 노출된 표면 상에) 그리고 제2 ILD(130) 위에 컨포멀하게 퇴적될 수 있다. 접착층(140)은 티타늄, 탄탈륨 등, 또는 이들 물질의 조합일 수 있거나 이것들을 포함할 수 있고, ALD, CVD, PVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 배리어층(142)은 예를 들면, 개구(132) 내의 접착층(140) 상에 그리고 제2 ILD(130) 위에 컨포멀하게 퇴적될 수 있다. 배리어층(142)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물 등, 또는 이들 물질의 조합이거나 이것들을 포함할 수 있고, ALD, CVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 일부 예시에서, 접착층(140)의 적어도 일부분은 배리어층(142)을 형성하도록 처리될(treated) 수 있다. 예를 들면, 질소 플라즈마 프로세스를 포함하는 것과 같은, 질화 프로세스는 접착층(140)의 적어도 일부분을 배리어층(142)으로 변환하도록 접착층(140) 상에서 수행될 수 있다. 일부 예시에서, 접착층(140)은 어떠한 접착층(140)도 남겨지지 않고 배리어층(142)이 접착/배리어층이 되도록 완전히 변환될 수 있으며, 한편, 다른 예시에서, 접착층(140)의 일부분이 접착층(140) 상의 배리어층(142)과 함께 남겨지도록 접착층(140)의 일부분이 변환되지 않은 채로 남겨진다.
실리사이드 영역(144)은 에피택시 소스/드레인 영역(92)의 상부 부분을 접착층(140)과 그리고 아마도 배리어층(142)과 반응시킴으로써 에피택시 소스/드레인 영역(92) 상에 형성될 수 있다. 에피택시 소스/드레인 영역(92)을 접착층(140)과 그리고/또는 배리어층(142)과 반응시키는 것을 용이하게 하도록 어닐링이 수행될 수 있다.
전도성 충전 물질(146)은 배리어층(142) 상에 퇴적되고 개구(132)를 충전할 수 있다. 전도성 충전 물질(146)은 텅스텐, 코발트, 구리, 루테늄, 알루미늄, 금, 은, 이들 물질의 합금 등, 또는 이들 물질의 조합이거나 이것들을 포함할 수 있고, CVD, ALD, PVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 전도성 충전 물질(146)이 퇴적된 후에, 과잉 전도성 충전 물질(146), 배리어층(142), 및 접착층(140)은 예를 들면, CMP와 같은, 평탄화 프로세스를 사용함으로써 제거될 수 있다. 평탄화 프로세스는 제2 ILD(130)의 상단 표면 위로부터 과잉 전도성 충전 물질(146), 배리어층(142), 및 접착층(140)을 제거할 수 있다. 따라서, 전도성 피처 및 제2 ILD(130)의 상단 표면은 공면일 수 있다. 전도성 피처는 콘택, 플러그 등일 수 있거나 이것들로 지칭될 수 있다.
도 15a 및 15b는 동시에 형성되고 있는, 에피택시 소스/드레인 영역(92)까지의 전도성 피처와 캡핑층(122)까지의 전도성 피처를 예증하지만, 각각의 전도성 피처는 별도로 그리고 순차적으로 형성될 수 있다. 예를 들면, 에피택시/소스 영역(92)까지의 개구(132)가 도 14a 및 14b에서와 같이, 먼저 형성되고, 도 15a 및 15b에서와 같이, 에피택시 소스/드레인 영역(92)까지의 전도성 피처를 형성하도록 충전될 수 있다. 그런 다음, 캡핑층(122)까지의 개구(132)가 도 14a 및 14b에서와 같이 형성되고, 도 15a 및 15b에서와 같이, 캡핑층(122)까지의 전도성 피처를 형성하도록 충전될 수 있다. 프로세싱의 또 다른 순서가 구현될 수 있다.
도 16a, 16b 내지 19a, 19b는 일부 실시예에 따라 반도체 디바이스를 형성하는 또 다른 예시적인 프로세스 동안 중간 단계들에서의 각각의 중간 구조물의 단면도이다. 이 예시적인 프로세스에서, 프로세싱은 도 2a, 2b 내지 10a, 10b에 설명된 바와 같이 진행하고 도 16a, 16b에서 재개된다.
도 16a 및 16b는, 하나 이상의 옵션인 컨포멀층(114)과 게이트 전극(116)과 같은, 대체 게이트 구조물의 금속성 컴포넌트의 리세싱을 예증한다. 리세싱은 금속성 컴포넌트가 리세싱된 리세스(118)를 형성한다. 리세싱은, 예를 들면, 제1 ILD(100), CESL(96), 게이트 스페이서(86), 및 게이트 유전체층(112)보다 더 빠른 속도(rate)로 대체 게이트 구조물의 금속성 컴포넌트의 물질을 제거하는 프로세스와 같은, 임의의 적절한 에칭 프로세스 및/또는 세정 프로세스에 의해 수행될 수 있다. 제거 프로세스는 건식(예를 들면, 플라즈마) 프로세스 및/또는 습식 프로세스일 수 있다. 리세스(118)의 깊이는 약 30 Å 내지 약 50 Å의 범위 내에 있을 수 있다.
일부 예시에서, 제거 프로세스는 산소(O2) 플라즈마를 사용하는 플라즈마 프로세스이다. 플라즈마 프로세스는 RIE, ICP, CCP 등일 수 있다. 수소(H2), 암모니아(NH3) 등과 같은 다른 가스가 플라즈마 프로세스에서 산소 대신에 또는 산소에 추가적으로 사용될 수 있다. 산소 가스의 유속은 약 5 sccm 내지 약 500 sccm의 범위 내에 있을 수 있다. 플라즈마 프로세스의 온도는 약 20 ℃ 내지 약 400 ℃의 범위 내에, 예를 들면, 약 200 ℃일 수 있다. 플라즈마 프로세스의 압력은 약 5 m토르 내지 약 10 토르의 범위 내에, 예를 들면, 약 1.1 토르일 수 있다. 플라즈마 프로세스의 플라즈마 생성기의 전력은 약 100 W 내지 약 40 kW의 범위 내에 있을 수 있다. 플라즈마 프로세스의 기판 홀더는 바이어싱되지 않을 수 있다. 플라즈마 프로세스의 플라즈마에 중간 구조물을 노출시키는 지속 기간은 약 2초 내지 약 600초의 범위 내에 있을 수 있다.
일부 예시에서, 제거 프로세스는 습식 프로세스이다. 예를 들면, 습식 프로세스는 표준 세정(standard clean; SC)-1 및/또는 SC-2일 수 있다. 습식 프로세스의 온도는 약 20 ℃ 내지 약 80 ℃의 범위 내에 있을 수 있다. 습식 프로세스의 지속 기간은 약 5초 내지 약 600초의 범위 내에 있을 수 있다. 예를 들면, 상이한 에천트들을 사용하는 다른 습식 프로세스가 구현될 수 있다.
도 17a와 17b는 수정된 표면(120)을 갖도록 노출된 유전체 표면을 수정하는 것을 예증한다. 이 수정은 도 11a 및 11b에 대해 위에서 설명된 바와 같이 수행될 수 있고, 따라서 추가적인 설명은 간략함을 위해 여기서 생략된다. 도 11a 및 11b에서와 같이, 노출된 유전체 표면의 수정은 일부 예시에서 생략될 수 있다.
리세스(118)는 게이트 유전체층(112)의 측벽의 상부 부분이 수정된 프로세스에 노출되게 하고, 따라서 게이트 유전체층(112)의 측벽의 상부 부분이 예증된 바와 같이 수정된 표면(120)을 가질 수 있다.
도 18a 및 18b는, 하나 이상의 옵션인 컨포멀층(114)과 게이트 전극(116) - 여기서 대체 게이트 구조물이 리세스(118)를 형성하기 위해 리세싱되었음 - 의 표면과 같은, 금속성 표면 상에 캡핑층(122)(예를 들면, 금속 캡)을 형성하는 것을 예증한다. 캡핑층(122)의 형성은 도 12a 및 12b에 대해 위에서 설명된 바와 같이 수행될 수 있고, 따라서 추가적인 설명은 간략함을 위해 여기서 생략된다. 이 예시에서, 캡핑층(122)의 하단 표면은 수정된 표면(120), 및/또는 제1 ILD(100), CESL(96), 게이트 스페이서(86), 및 게이트 유전체층(112)의 상단 표면 아래에 있고, 캡핑층(122)의 상단 표면은 수정된 표면(120), 및/또는 제1 ILD(100), CESL(96), 게이트 스페이서(86), 및 게이트 유전체층(112)의 상단 표면 위에, 이들과 수평이 되게, 또는 이들 아래에 있을 수 있다. 또한, 캡핑층(122)의 측벽은 예증된 바와 같이 게이트 유전체층(112)의 측벽의 상부 부분의 수정된 표면(120)과 인접할 수 있고, 그리고/또는 게이트 유전체층(112)의 측벽과 인접할 수 있다.
도 19a 및 19b는 수정된 표면(120) 위에 (만약 구현되면, 그리고/또는 제1 ILD(100), 게이트 스페이서(86), CESL(96) 및 게이트 유전체층(112) 위에) 및 캡핑층(122) 위에 제2 ILD(130)의 형성을 예증한다. 제2 ILD(130)의 형성은 도 13a 및 13b에 대해 위에서 설명된 바와 같이 수행될 수 있고, 따라서 추가적인 설명은 간략함을 위해 여기서 생략된다. 그런 다음, 프로세싱은 도 14a, 14b 내지 15a, 15b에 대해 위에서 설명된 바와 같이 계속될 수 있다.
도 20은 일부 실시예에 따라 반도체 디바이스를 형성하는 예시적인 프로세스의 흐름도이다. 동작(202)에서, 대체 게이트 구조물은 활성 영역 위에 그리고 하나 이상의 유전체 구조물 내에 형성된다. 동작(202)의 예시는 도 10a 및 10b에 대해 설명되고 이들 도면에서 예증된다. 예를 들면, 게이트 유전체층(112), 하나 이상의 옵션인 컨포멀층(114), 및 게이트 전극(116)을 포함하는 대체 게이트 구조물은 핀(74) 위에 그리고 게이트 스페이서(86), CESL(96), 및 제1 ILD(100) 내에 형성된다.
동작(204)에서, 옵션으로, 대체 게이트 구조물의 금속성 컴포넌트가 하나 이상의 유전체 구조물의 상단 표면 아래에 리세싱된다. 동작(204)의 예시는 도 16a 및 16b에 대해 설명되고 이들 도면에서 예증된다. 예를 들면, 하나 이상의 옵션인 컨포멀층(114) 및 게이트 전극(116)은 게이트 스페이서(86), CESL(96), 제1 ILD(100), 및 게이트 유전체층(112)의 상단 표면 아래에 리세싱된다.
동작(206)에서, 옵션으로, 노출된 유전체 표면이 수정된다. 동작(206)의 예시는 도 11a 및 11b와 도 17a 및 17b에 대해 설명되고 이들 도면에서 예증된다. 예를 들면, 게이트 스페이서(86), CESL(96), 제1 ILD(100), 및 게이트 유전체층(112)의 상단 표면이 수정되고, 동작(204)이 수행되면, 게이트 유전체층(112)의 측벽의 상부 부분이 또한 수정될 수 있다.
동작(208)에서, 캡핑층은 선택적 퇴적 프로세스를 사용해서 대체 게이트 구조물의 금속성 컴포넌트 상에서 형성된다. 동작(208)의 예시는 도 12a 및 12b와 도 18a 및 18b에 대해 설명되고 이들 도면에서 예증된다. 예를 들면, 캡핑층(122)은 하나 이상의 옵션인 컨포멀층(114)과 대체 게이트 구조물의 게이트 전극(116) 상에 형성된다.
동작(210)에서, 하나 이상의 유전체층이 캡핑층 위에 그리고 수정된 표면 및/또는 하나 이상의 유전체 구조물 위에 형성된다. 동작(210)의 예시는 도 13a 및 13b와 도 19a 및 19b에 대해 설명되고 이들 도면에서 예증된다. 예를 들면, 제2 ILD(130)는 캡핑층(122) 및/또는 제1 ILD(100), CESL(96), 및 게이트 스페이서(86) 위에 형성된다.
동작(212)에서, 전도성 피처는 하나 이상의 유전체층을 관통해 캡핑층까지 형성된다. 동작(212)의 예시는 도 15a 및 15b에 대해 설명된다. 예를 들면, 접착층, 배리어층, 및 전도성 충전 물질을 포함하는 전도성 피처는 제2 ILD(130)를 관통해 캡핑층(122)까지 형성된다.
도 21 내지 28은 일부 실시예에 따라 반도체 디바이스를 형성하는 또 다른 예시적인 프로세스 동안 중간 단계들에서의 각각의 중간 구조물의 단면도이다. 도 21 내지 28의 단면도는 예를 들면, 도 1의 단면(A-A)의 일부분에 대응한다.
도 21은 도 15의 단면도의 일부분을 예증한다. 전도성 피처는 에피택시 소스/드레인 영역(92)까지 제2 ILD(130), 제1 ILD(100), 및 CESL(96)을 관통한다. 전도성 피처는 접착층(140), 배리어층(142), 및 전도성 충전 물질(146)을 포함한다. 접착층(140), 배리어층(142), 및 전도성 충전 물질(146)의 상단 표면은 제2 ILD(130)의 상단 표면과 공면이다.
도 22는 수정된 표면(150)을 갖도록 제2 ILD(130)의 노출된 유전체 표면을 수정하는 것을 예증한다. 이 수정은 도 11a 및 11b에 대해 위에서 설명된 바와 같이 수행될 수 있고, 따라서 추가적인 설명은 간략함을 위해 여기서 생략된다. 따라서, 제2 ILD(130)의 상단 표면은 수정된 표면(150)이 되도록 수정될 수 있다.
도 23은 예를 들면, 전도성 충전 물질(146), 배리어층(142), 및 접착층(140)의 표면과 같은, 전도성 피처의 금속성 표면 상에 캡핑층(152)의 형성을 예증한다. 캡핑층(152)의 형성은 도 12a 및 12b에 대해 위에서 설명된 바와 같이 수행될 수 있고, 따라서 추가적인 설명은 간략함을 위해 여기서 생략된다.
도 23에 예증된 바와 같이, 캡핑층(152)은 도 15a 및 15b에 대해 설명된 평탄화 프로세스(예를 들면, CMP) 프로세스에 의해 형성되는 전도성 피처의 금속성 표면 상에 형성된다. 도 15a 및 15b의 평탄화 프로세스는, 전도성 충전 물질(146), 배리어층(142), 및 접착층(140)을 포함하는 전도성 피처의 상단 표면과 공면이 되도록 제2 ILD(130)의 상단 표면(제2 ILD(130)의 표면은 수정된 표면(150)이 되도록 수정될 수 있음)을 형성했다. 따라서, 캡핑층(152)은, 그 표면이 수정된 표면(150)이 되도록 수정될 수 있는, 제2 ILD(130)의 상단 표면 위의 레벨에 상단 표면을 가질 수 있다. 캡핑층(152)은 약 30Å 내지 약 50Å의 범위의 두께를 가질 수 있다.
도 24는 캡핑층(152)을 접촉하는 유전체층(154)을 관통하는 전도성 피처(156)를 갖는 수정된 표면(150) 및 캡핑층(152) 위에 유전체층(154)을 형성하는 것을 예증한다. 유전체층(154)은 ESL 및/또는 상호금속화 유전체(IMD)이거나 이들 물질을 포함할 수 있다. ESL은 수정된 표면(150)과 캡핑층(152) 상에 퇴적될 수 있다. ESL은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들 물질의 조합을 포함하거나, 이것들일 수 있고, CVD, PECVD, ALD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. ESL이 구현되는 경우, ESL 위에 퇴적될 수 있는 IMD는, 실리콘 이산화물, 예를 들면, 실리콘 산화질화물, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, 스핀-온-글래스, 스핀-온-중합체, 실리콘 탄소 물질, 이들 물질의 화합물, 이들 물질의 합성물 등, 또는 이들 물질의 조합과 같은, 로우-k 유전체 물질을 포함하거나 이것들일 수 있다. IMD는 CVD, FCVD, PECVD, PVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다.
캡핑층(152)을 접촉하는 전도성 피처(156)는 예를 들면, 비아 또는 또 다른 전도성 피처이거나 이들을 포함할 수 있다. 전도성 피처(156)는 예를 들면, 이중 다마신 프로세스와 같은, 다마신 프로세스를 사용해 형성될 수 있다. 개구는 포토리소그래피와 하나 이상의 에칭 프로세스를 사용해 유전체층(154)을 관통해 형성될 수 있다. 전도성 피처(156)는 예를 들면, 개구 내에 전도성 피처(156)의 하나 이상의 물질을 퇴적함으로써 개구 내에 형성될 수 있다. 예를 들면, 전도성 피처(156)는 개구 내에 컨포멀하게 형성된 배리어층과 배리어층 상에 형성된 전도성 충전 물질을 포함할 수 있다. 배리어층은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물 등, 또는 이들 물질의 조합이거나 이것들을 포함할 수 있고, ALD, CVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 전도성 충전 물질은 배리어층 상에 퇴적되고 개구를 충전할 수 있다. 전도성 충전 물질은 구리, 텅스텐, 코발트, 루테늄, 알루미늄, 금, 은, 이들 물질의 합금 등, 또는 이들 물질의 조합이거나 이것들을 포함할 수 있고, CVD, ALD, PVD, 도금, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 전도성 충전 물질이 퇴적된 후에, 과잉 전도성 충전 물질과 배리어층은 예를 들면, CMP와 같은, 평탄화 프로세스를 사용함으로써 제거될 수 있다.
도 25는 도 24의 중간 구조물 위에 전도성 피처를 갖는 IMD(170)의 형성을 예증한다. IMD(170)는 IMD 레벨에 있을 수 있다. 예를 들면, IMD(170)는 도 24의 중간 구조물 위의 바로 다음 IMD일 수 있거나(예를 들면, 유전체층(154)의 일부로서 또는 유전체층(154) 바로 위에 있음), 임의의 개수의 IMD 레벨이 유전체층(154)과 IMD(170) 사이에 있을 수 있다. IMD(170)는, 실리콘 이산화물, 예를 들면, 실리콘 산화질화물, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, 스핀-온-글래스, 스핀-온-중합체, 실리콘 탄소 물질, 이들 물질의 화합물, 이들 물질의 합성물 등, 또는 이들 물질의 조합과 같은, 로우-k 유전체 물질을 포함하거나 이것들일 수 있다. IMD(170)는 CVD, FCVD, PECVD, PVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다.
전도성 피처는 배리어층(172)과 전도성 충전 물질(174)을 포함한다. 전도성 피처는 예를 들면, 이중 다마신 프로세스와 같은, 다마신 프로세스를 사용해 형성될 수 있다. 전도성 피처는 전도성 라인, 패드 등일 수 있고, 하부 전도성 피처까지의 비아를 더 포함할 수 있다. 개구 및/또는 리세스는 포토리소그래피와 하나 이상의 에칭 프로세스를 사용해 IMD(170) 내에 그리고/또는 이를 관통해 형성될 수 있다. 배리어층(172)은 개구 및/또는 리세스 내에 컨포멀하게 형성되고, 전도성 충전 물질(174)은 배리어층(172) 상에 형성된다. 배리어층(172)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물 등, 또는 이들 물질의 조합이거나 이것들을 포함할 수 있고, ALD, CVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 전도성 충전 물질(174)은 배리어층(172) 상에 퇴적되고 개구 및/또는 리세스를 충전할 수 있다. 전도성 충전 물질(174)은 구리, 텅스텐, 코발트, 루테늄, 알루미늄, 금, 은, 이들 물질의 합금 등, 또는 이들 물질의 조합이거나 이것들을 포함할 수 있고, CVD, ALD, PVD, 도금, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 전도성 충전 물질(174)이 퇴적된 후에, 과잉 전도성 충전 물질(174)과 배리어층(172)은 예를 들면, CMP와 같은, 평탄화 프로세스를 사용함으로써 제거될 수 있다.
도 26은 수정된 표면(180)을 갖도록 IMD(170)의 노출된 유전체 표면을 수정하는 것을 예증한다. 이 수정은 도 11a 및 11b에 대해 위에서 설명된 바와 같이 수행될 수 있고, 따라서 추가적인 설명은 간략함을 위해 여기서 생략된다. 따라서, IMD(170)의 상단 표면은 수정된 표면(180)이 되도록 수정될 수 있다.
도 27은 예를 들면, 전도성 충전 물질(174)과 배리어층(172)의 표면과 같은, 전도성 피처의 금속성 표면 상에 캡핑층(182)의 형성을 예증한다. 캡핑층(182)의 형성은 도 12a 및 12b에 대해 위에서 설명된 바와 같이 수행될 수 있고, 따라서 추가적인 설명은 간략함을 위해 여기서 생략된다.
도 27에 예증된 바와 같이, 캡핑층(182)은 도 25에 대해 설명된 평탄화 프로세스(예를 들면, CMP) 프로세스에 의해 형성되는 전도성 피처의 금속성 표면 상에 형성된다. 도 25의 평탄화 프로세스는, 전도성 충전 물질(174)과 배리어층(172)을 포함하는 전도성 피처의 상단 표면과 공면이 되도록, IMD(170)의 상단 표면(이 표면은 수정된 표면(180)이 되도록 수정될 수 있음)을 형성했다. 따라서, 캡핑층(182)은, 그 표면이 수정된 표면(180)이 되도록 수정될 수 있는, IMD(170)의 상단 표면 위의 레벨에 상단 표면을 가질 수 있다. 캡핑층(182)은 약 30Å 내지 약 50Å의 범위의 두께를 가질 수 있다.
도 28은 캡핑층(182)을 접촉하는 유전체층(184)을 관통하는 전도성 피처(186)를 갖는 수정된 표면(180) 및 캡핑층(182) 위에 유전체층(184)을 형성하는 것을 예증한다. 유전체층(154)은 ESL 및/또는 IMD이거나 이들을 포함할 수 있다. ESL 및/또는 IMD와 전도성 피처(186)는 도 24에 대해 위에서 설명된 바와 같이 형성될 수 있고, 따라서 추가적인 설명은 간략함을 위해 여기서 생략된다.
비록 예증되지는 않지만, 도 21 및 25의 전도성 피처는, 각각의 유전체 표면이 도 22 및 26에서 수정되기 전에 리세싱될 수 있다. 리세싱은 도 16a 및 16b에 대해 위에서 설명된 바와 같이 수행될 수 있고, 따라서 추가적인 설명은 간략함을 위해 여기서 생략된다.
리세싱은, (예를 들면, 도 22의 프로세싱에서) 전도성 피처가 리세싱된, 제2 ILD(130)의 측벽의 상부 부분이 수정되는 것을 허용할 수 있다. 도 21의 전도성 피처가 리세싱될 때, 캡핑층(152)은 제2 ILD(130)의 수정된 표면(150) 및/또는 상단 표면 아래에 있는 하단 표면을 가지고, 캡핑층(152)의 상단 표면은 제2 ILD(130)의 수정된 표면(150) 및/또는 상단 표면 위에, 이들과 수평이 되거나, 이들 아래에 있을 수 있다. 또한, 캡핑층(152)의 측벽은 제2 ILD(130)의 측벽의 상부 부분의 수정된 표면(150)과 인접할 수 있고, 그리고/또는 제2 ILD(130)의 측벽과 인접할 수 있다. 유사하게, 리세싱은, (예를 들면, 도 26의 프로세싱에서) 전도성 피처가 리세싱된, IMD(170)의 측벽의 상부 부분이 수정되는 것을 허용할 수 있다. 도 25의 (전도성 충전 물질(174)을 포함하는) 전도성 피처가 리세싱될 때, 캡핑층(182)은 IMD(170)의 수정된 표면(180) 및/또는 상단 표면 아래에 있는 하단 표면을 가지고, 캡핑층(182)의 상단 표면은 IMD(170)의 수정된 표면(180) 및/또는 상단 표면 위에, 이들과 수평이 되거나, 이들 아래에 있을 수 있다. 또한, 캡핑층(182)의 측벽은 IMD(170)의 측벽의 상부 부분의 수정된 표면(180)과 인접할 수 있고, 그리고/또는 IMD(170)의 측벽과 인접할 수 있다.
도 29는 일부 실시예에 따라 반도체 디바이스를 형성하는 예시적인 프로세스의 흐름도이다. 동작(252)에서, 제1 전도성 피처는 제1 유전체 층 내에 형성된다. 동작(252)의 예시는 도 21 및 25에 대해 설명되고 이들 도면에서 예증된다. 예를 들면, 접착층(140), 배리어층(142), 및 전도성 충전 물질(146)을 포함하는 전도성 피처는 제2 ILD(130), 제1 ILD(100), 및 CESL(96) 내에 형성된다. 또 다른 예시로서, 배리어층(172)과 전도성 충전 물질(174)을 포함하는 전도성 피처는 IMD(170) 내에 형성된다.
동작(254)에서, 옵션으로, 제1 전도성 피처는 제1 유전체층의 상단 표면 아래에서 리세싱된다. 동작(254)의 예시는 위에서 설명된다. 예를 들면, 도 21의 (전도성 충전 물질(146)을 포함하는) 전도성 피처는 제2 ILD(130)의 상단 표면 아래에서 리세싱될 수 있다. 또 다른 예시로서, 도 25의 (전도성 충전 물질(174)을 포함하는) 전도성 피처는 IMD(170)의 상단 표면 아래에서 리세싱될 수 있다.
동작(256)에서, 예를 들면, 제1 유전체층의 노출된 유전체 표면이 수정된다. 동작(256)의 예시는 도 22 및 26에 대해 설명되고 이들 도면에서 예증된다. 예시로서, 제2 ILD(130) 및 IMD(170)의 상단 표면이 수정된다.
동작(258)에서, 캡핑층은 선택적 퇴적 프로세스를 사용해서 제1 전도성 피처 상에서 형성된다. 동작(258)의 예시는 도 23 및 27에 대해 설명되고 이들 도면에서 예증된다. 예시로서, 캡핑층(152 및 158)은 (i) 전도성 충전 물질(146), 배리어층(142), 및 접착층(140), 그리고 (ii) 전도성 충전 물질(174)과 배리어층(172)을 각각 포함하는 전도성 피처 상에 형성된다.
동작(260)에서, 제2 유전체층은 캡핑층 위에 그리고 수정된 유전체 표면 위에 형성된다. 동작(260)의 예시는 도 24 및 28에 대해 설명되고 이들 도면에서 예증된다. 예를 들면, 유전체층(154 및 184)은 캡핑층(152 및 182)과 수정된 표면(150 및 180) 위에 형성된다.
동작(262)에서, 제2 전도성 피처는 제2 유전체층을 관통해 캡핑층까지 형성된다. 동작(262)의 예시는 도 24 및 28에 대해 설명되고 이들 도면에서 예증된다. 예를 들면, 전도성 피처(156 및 186)는 각각 유전체층(154 및 184)을 관통해 캡핑층(152 및 182)까지 형성된다.
일부 실시예들은 여러 가지 장점을 얻을 수 있다. 예를 들면, 유전체층의 유전체 표면을 수정하기 위한 표면 수정 프로세스는 유전체층 상에 선택적 보호층을 생성할 수 있다. 보호층은 예를 들면, 캡핑층(예를 들면, 금속 캡)을 선택적으로 퇴적하기 위한, 후속 선택적 퇴적 프로세스의 선택도를 증가시킬 수 있고, 유전체층의 손상을 감소시킬 수 있다. 예를 들면, 보호층(예를 들면, 수정된 유전체 표면)은, 캡핑층의 선택적 퇴적 동안 예상되지 않은 금속 퇴적을 감소시킬 수 있는, 유전체층의 표면 상의 불포화 결합을 종결시킬 수 있다. 또한, 보호층은 유전체층을 침투하고(attack) 유전체층 내로 확산되는 것으로부터 프로세스 가스와 금속 이온을 감소시킬 수 있다. 따라서, 유전체층 내의 결함 및 유전체층을 관통하는 누설이 감소될 수 있다.
일부 예시에서, 예를 들면, 대체 게이트 구조물과 같은, 게이트 구조물 상의 캡핑층을 형성하는 것은 특히 단채널 디바이스에서 게이트 저항(Rg)을 감소시킬 수 있다. 일부 예시에서, (예를 들면, 채널 길이 방향으로) 게이트 구조물의 치수가 작은 대체 게이트 프로세스에서와 같이, 예를 들면, 배리어, 캡핑, 및/또는 일함수 조정층과 같은, 고 저항 전도성 컴포넌트는, 게이트 구조물의 치수에 대해 비례해서 크기가 증가할 수 있는 반면에, 예를 들면, 게이트 전극과 같은, 저 저항 전도성 컴포넌트는 게이트 구조물의 치수에 대해 비례해서 크기가 감소한다. 대체 게이트 구조물 상에 형성된 캡핑층은 대체 게이트 구조물의 치수의 크기가 감소하는 결과로서, 저항에서의 일부 증가를 오프셋할 수 있다. 또한, 여기서 설명된 예시적인 프로세스는 마스킹 및 패터닝 프로세스를 회피할 수 있고, 이에 따라, 게이트 저항을 감소시키면서, 비용을 증가시킬 수 있는 프로세스를 회피할 수 있다. 게이트 구조물 상의 캡핑층 및/또는 표면 수정 프로세스와 같은, 일부 실시예의 이점은, 예를 들면, 7 nm 이하와 같은 작은 기술 노드에서 특별히 적용가능할 수 있다.
실시예는 방법이다. 전도성 피처는 제1 유전체 층 내에 형성된다. 전도성 피처는 금속성 표면을 가지며, 제1 유전체층은 유전체 표면을 가진다. 유전체 표면은 표면 수정 처리를 수행함으로써 소수성이 되도록 수정된다. 유전체 표면을 수정한 후에, 선택적 퇴적 프로세스를 수행함으로써 캡핑층이 금속성 표면 상에 형성된다. 제2 유전체층은 캡핑층과 유전체 표면 위에 형성된다.
또 다른 실시예는 구조물이다. 구조물은 기판 위의 제1 유전체층, 제1 유전체층 내의 전도성 피처, 및 전도성 피처 상의 금속캡을 포함한다. 제1 유전체층은 소수성 작용기를 포함하는 종(species)으로 종단되는(terminated) 유전체 표면을 가진다. 구조물은 유전체 표면과 금속캡 상의 제2 유전체층을 또한 포함한다.
추가적인 실시예는 방법이다. 게이트 구조물은 기판 상의 활성 영역 위에 형성된다. 게이트 구조물의 표면은 제1 유전체층을 통해 노출된다. 캡핑층은 선택적 퇴적 프로세스를 수행함으로서 게이트 구조물의 표면 상에 형성된다. 제2 유전체층은 캡핑층과 제1 유전체층 위에 형성된다. 전도성 피처는 제2 유전체층을 관통해 캡핑층까지 형성된다.
또 다른 추가적인 실시예는 구조물이다. 이 구조물은, 기판 상의 활성 영역 위의 게이트 구조물, 상기 기판 위에서 게이트 구조물을 따라서 배치된 제1 유전체층, 게이트 구조물 상의 금속 캡, 금속 캡과 제1 유전체층 위의 제2 유전체층, 및 제2 유전체층을 관통해 금속 캡까지 형성된 전도성 피처를 포함한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예들의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며 그리고 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
제1 유전체층 내에 제1 전도성 피처(feature)를 형성하는 단계 - 상기 제1 전도성 피처는 금속성 표면을 가지며, 상기 제1 유전체층은 유전체 표면을 가짐 -;
표면 수정 처리를 수행함으로써 상기 유전체 표면을 소수성이 되도록 수정하는 단계;
상기 유전체 표면을 수정하는 단계 후에, 선택적 퇴적 프로세스를 수행함으로써 캡핑층을 상기 금속성 표면 상에 형성하는 단계; 및
상기 캡핑층 및 상기 유전체 표면 위에 제2 유전체층을 형성하는 단계
를 포함하는, 방법.
실시예 2. 제1항에 있어서,
상기 표면 수정 처리는 상기 유전체 표면을 화학 물질에 노출시키는 단계를 포함하고, 상기 화학 물질은 소수성 작용기를 포함하며, 상기 유전체 표면을 수정하는 단계는, 상기 소수성 작용기를 포함하는 화학종(species)으로 상기 유전체 표면을 종단시키는(terminating) 단계를 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 소수성 작용기는 -CXH2X+1의 일반식을 갖는 것인, 방법.
실시예 4. 실시예 2에 있어서,
상기 화학 물질은 실란 유도체인 것인, 방법.
실시예 5. 실시예 2에 있어서,
상기 화학 물질은 테트라메틸실란(Si(CH3)4), N, N-디메틸트리메틸실릴아민((CH3)2-N-Si-(CH3)3), 또는 이들 물질들의 조합으로 이루어진 그룹으로부터 선택되는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 표면 수정 처리는 화학적 기상 퇴적(Chemical Vapor Deposition; CVD) 프로세스인 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 제2 유전체층을 관통해 상기 캡핑층까지 제2 전도성 피처를 형성하는 단계를 더 포함하고, 상기 제1 전도성 피처를 형성하는 단계는 기판 상의 활성 영역 위에 게이트 구조물을 형성하는 단계를 포함하며, 상기 게이트 구조물의 표면은 상기 금속성 표면인 것인, 방법.
실시예 8. 실시예 7에 있어서,
상기 선택적 퇴적 프로세스는 원자층 퇴적(Atomic Layer Deposition; ALD) 프로세스이고, 상기 ALD 프로세스는 하나 이상의 사이클을 수행하는 단계를 포함하고, 상기 하나 이상의 사이클 각각은,
텅스텐 염화물 전구체를 플로우(flow)하는 단계; 및
수소 전구체를 플로우하는 단계
를 포함하는 것인, 방법.
실시예 9. 실시예 7에 있어서,
상기 게이트 구조물의 표면은 상기 제1 유전체층의 유전체 표면의 레벨 아래에 있는 것인, 방법.
실시예 10. 실시예 7에 있어서,
상기 게이트 구조물을 형성하는 단계는 상기 게이트 구조물을 리세싱하는 단계를 더 포함하고, 상기 리세싱하는 단계는 상기 제1 유전체층의 유전체 표면의 레벨 아래에 있도록 상기 게이트 구조물의 표면을 형성하는 것인, 방법.
실시예 11. 구조물에 있어서,
기판 위의 제1 유전체층 - 상기 제1 유전체층은 소수성 작용기를 포함하는 화학종으로 종단되는 유전체 표면을 가짐 -;
상기 제1 유전체층 내의 전도성 피처;
상기 전도성 피처 상의 금속 캡; 및
상기 유전체 표면과 상기 금속 캡 상의 제2 유전체층
을 포함하는, 구조물.
실시예 12. 실시예 11에 있어서,
상기 금속 캡이 그 위에 배치되는 상기 전도성 피처의 표면은 상기 유전체층과 수평인 것인, 구조물.
실시예 13. 실시예 11에 있어서,
상기 소수성 작용기는 탄화수소인 것인, 구조물.
실시예 14. 실시예 11에 있어서,
상기 소수성 작용기는 -CXH2X+1의 일반식을 갖는 것인, 구조물.
실시예 15. 구조물에 있어서,
기판 상의 활성 영역 위의 게이트 구조물;
상기 기판 위의 그리고 상기 게이트 구조물을 따라서 배치된 제1 유전체층;
상기 게이트 구조물 상의 금속 캡;
상기 금속 캡과 상기 제1 유전체층 위의 제2 유전체층; 및
상기 제2 유전체층을 관통해 상기 금속 캡까지의 전도성 피처
를 포함하는, 구조물.
실시예 16. 실시예 15에 있어서,
상기 금속 캡은 텅스텐을 포함하는 것인, 구조물.
실시예 17. 실시예 16에 있어서,
상기 금속 캡은 1% 미만의 염소 농도를 갖는 것인, 구조물.
실시예 18. 실시예 15에 있어서,
상기 금속 캡은 30Å 내지 50Å의 범위의 두께를 갖는 것인, 구조물.
실시예 19. 실시예 15에 있어서,
상기 금속 캡의 하단 표면은 상기 제1 유전체층의 상단 표면과 수평인 것인, 구조물.
실시예 20. 실시예 15에 있어서,
상기 게이트 구조물은,
제1 수평 부분, 제1 수직 부분, 및 제2 수직 부분을 갖는 게이트 유전체층;
제2 수평 부분, 제3 수직 부분, 및 제4 수직 부분을 갖는 일함수 조정층 - 상기 일함수 조정층의 제2 수평 부분은 상기 게이트 유전체층의 제1 수평 부분 위에 있고, 상기 일함수 조정층의 제3 수직 부분과 제4 수직 부분은 상기 게이트 유전체층의 제1 수직 부분과 제2 수직 부분 사이에 측방향으로 배치됨 -; 및
상기 일함수 조정층의 제3 수직 부분과 제4 수직 부분 사이에 측방향으로 배치된 게이트 전극
을 포함하고,
상기 금속 캡은 상기 게이트 전극과 상기 일함수 조정층의 제3 수직 부분 및 제4 수직 부분의 상단 표면 상에 있는 것인, 구조물.

Claims (10)

  1. 방법에 있어서,
    제1 유전체층 내에 제1 전도성 피처(feature)를 형성하는 단계 - 상기 제1 전도성 피처는 금속성 표면을 가지며, 상기 제1 유전체층은 유전체 표면을 가짐 -;
    표면 수정 처리를 수행함으로써 상기 유전체 표면을 소수성이 되도록 수정하는 단계;
    상기 유전체 표면을 수정하는 단계 후에, 선택적 퇴적 프로세스를 수행함으로써 캡핑층을 상기 금속성 표면 상에 형성하는 단계; 및
    상기 캡핑층 및 상기 유전체 표면 위에 제2 유전체층을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 표면 수정 처리는 상기 유전체 표면을 화학 물질에 노출시키는 단계를 포함하고, 상기 화학 물질은 소수성 작용기를 포함하며, 상기 유전체 표면을 수정하는 단계는, 상기 소수성 작용기를 포함하는 화학종(species)으로 상기 유전체 표면을 종단시키는(terminating) 단계를 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 소수성 작용기는 -CXH2X +1의 일반식을 갖는 것인, 방법.
  4. 제2항에 있어서,
    상기 화학 물질은 실란 유도체인 것인, 방법.
  5. 제2항에 있어서,
    상기 화학 물질은 테트라메틸실란(Si(CH3)4), N, N-디메틸트리메틸실릴아민((CH3)2-N-Si-(CH3)3), 또는 이들 물질들의 조합으로 이루어진 그룹으로부터 선택되는 것인, 방법.
  6. 제1항에 있어서,
    상기 제2 유전체층을 관통해 상기 캡핑층까지 제2 전도성 피처를 형성하는 단계를 더 포함하고, 상기 제1 전도성 피처를 형성하는 단계는 기판 상의 활성 영역 위에 게이트 구조물을 형성하는 단계를 포함하며, 상기 게이트 구조물의 표면은 상기 금속성 표면인 것인, 방법.
  7. 제6항에 있어서,
    상기 선택적 퇴적 프로세스는 원자층 퇴적(Atomic Layer Deposition; ALD) 프로세스이고, 상기 ALD 프로세스는 하나 이상의 사이클을 수행하는 단계를 포함하고, 상기 하나 이상의 사이클 각각은,
    텅스텐 염화물 전구체를 플로우(flow)하는 단계; 및
    수소 전구체를 플로우하는 단계
    를 포함하는 것인, 방법.
  8. 제6항에 있어서,
    상기 게이트 구조물을 형성하는 단계는 상기 게이트 구조물을 리세싱하는 단계를 더 포함하고, 상기 리세싱하는 단계는 상기 제1 유전체층의 유전체 표면의 레벨 아래에 있도록 상기 게이트 구조물의 표면을 형성하는 것인, 방법.
  9. 구조물에 있어서,
    기판 위의 제1 유전체층 - 상기 제1 유전체층은 소수성 작용기를 포함하는 화학종으로 종단되는 유전체 표면을 가짐 -;
    상기 제1 유전체층 내의 전도성 피처;
    상기 전도성 피처 상의 금속 캡; 및
    상기 유전체 표면과 상기 금속 캡 상의 제2 유전체층
    을 포함하는, 구조물.
  10. 구조물에 있어서,
    기판 상의 활성 영역 위의 게이트 구조물;
    상기 기판 위의 그리고 상기 게이트 구조물을 따라서 배치된 제1 유전체층;
    상기 게이트 구조물 상의 금속 캡;
    상기 금속 캡과 상기 제1 유전체층 위의 제2 유전체층; 및
    상기 제2 유전체층을 관통해 상기 금속 캡까지의 전도성 피처
    를 포함하는, 구조물.
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