CN114975263A - 半导体装置的形成方法 - Google Patents

半导体装置的形成方法 Download PDF

Info

Publication number
CN114975263A
CN114975263A CN202210287067.2A CN202210287067A CN114975263A CN 114975263 A CN114975263 A CN 114975263A CN 202210287067 A CN202210287067 A CN 202210287067A CN 114975263 A CN114975263 A CN 114975263A
Authority
CN
China
Prior art keywords
layer
source
channel
drain
profile
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210287067.2A
Other languages
English (en)
Inventor
刘威民
舒丽丽
杨育佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114975263A publication Critical patent/CN114975263A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66469—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

此处说明半导体装置与其制作方法。方法包括图案化鳍状物于多层堆叠中，并形成开口于鳍状物中，以作为形成源极/漏极区的初始步骤。开口形成至其状物的寄生通道区中。一旦形成开口，可外延成长第一半导体材料于开口底部，且第一半导体材料的高度高于寄生通道区的顶部。自第一半导体材料的顶部外延成长第二半导体材料，并填入及/或超填开口。第二半导体材料的掺杂不同于第一半导体材料的掺杂。移除多层堆叠的多个牺牲层，以形成纳米结构的堆叠，且第二半导体材料电性耦接至纳米结构。

Description

半导体装置的形成方法
技术领域
本发明实施例关于半导体装置，更特别关于不同掺杂的源极/漏极结构的顶部结构与底部结构。
背景技术
半导体装置用于多种电子应用，比如个人电脑、手机、数码相机、与其他电子设备。半导体装置的制作方法通常为依序沉积绝缘或介电层、导电层、与半导体层的材料于半导体基板上，接着采用微影(光刻)图案化多种材料层以形成电路构件与单元于基板上。
半导体产业持续缩小最小结构尺寸以改善多种电子构件(比如晶体管、二极管、电阻、电容器、或类似物)的集成密度，使更多构件整合至给定面积中。然而随着最小结构尺寸缩小，产生需解决的额外问题。
发明内容
在一些实施例中，半导体装置的形成方法，包括：形成开口穿过多层堆叠至基板中；沉积第一半导体材料于开口中；形成第二半导体材料于第一半导体材料上，且第二半导体材料的掺杂不同于第一半导体材料的掺杂；以及移除多层堆叠的多个牺牲层，以形成多个纳米结构的堆叠，且第二半导体材料电性耦接至纳米结构的堆叠。
在其他实施例中，半导体装置的形成方法，包括形成通道于多层结构中；形成开口于通道中，其中形成开口之后沿着开口的侧壁露出多层结构的第一层与第二层，采用硅前驱物以沿着开口的底部形成源极/漏极区的底部结构；以及形成源极/漏极区的顶部结构于源极/漏极区的底部结构上，源极/漏极区的顶部结构包括半导体材料与第一掺质，源极/漏极区的顶部结构的形成方法采用硅前驱物与第一掺质前驱物，且源极/漏极区的顶部结构与底部结构的掺杂不同。
在其他实施例中，半导体装置包括多层通道，位于基板上；源极/漏极底部结构，埋置于基板中；以及源极/漏极顶部结构，位于源极/漏极底部结构上并接触源极/漏极底部结构，其中源极/漏极顶部结构与源极/漏极底部结构的掺杂不同。
附图说明
图1是一些实施例中，用于形成集成电路装置的多层结构的透视图。
图2是一些实施例中，形成集成电路装置的中间步骤所形成的中间结构的透视图。
图3是一些实施例中，形成半导体装置的中间步骤所用的凹陷蚀刻工艺的剖视图。
图4A是一些实施例中，在形成半导体装置的源极/漏极区的中间步骤中，进行第一沉积工艺的剖视图。
图4B是一些实施例中，在形成半导体装置的源极/漏极区的中间步骤中，视情况进行移除工艺的剖视图。
图5是一些实施例中，形成半导体装置的源极/漏极区的中间步骤所用的第二沉积工艺的剖视图。
图6是一些实施例中，在形成半导体装置的中间步骤中形成接点蚀刻停止层与层间介电层的剖视图。
图7是一些实施例中，形成半导体装置的栅极的初始步骤中，移除虚置栅极工艺的剖视图。
图8A及8B是一些实施例中，第一半导体装置的剖视图。
图8C是一些实施例中，形成切割金属栅极结构于第一半导体装置中的剖视图。
图9是一些其他实施例中，第二半导体装置的剖视图。
图10是一些其他实施例中，第三半导体装置的剖视图。
图11是不同实施例中，形成半导体装置所用的源极/漏极区的初始步骤中，第一开口的底部的三种凹陷轮廓的剖视图。
图12是不同实施例中，凹陷蚀刻工艺时的纳米结构的远端所成型的五种通道轮廓的剖视图。
图13A及13B是不同实施例中，沉积工艺时的纳米结构的远端所成型的十种通道界面结构的剖视图。
附图标记说明：
A-A,B-B：切线
D：漏极线
Dist1：第一距离
Dist2：第二距离
Dist3：第三距离
Dist4：第四距离
Dist5：第五距离
Dist6：第六距离
Dist7：第七距离
Dist8：第八距离
Dist9：第九距离
Dist10：第十距离
D3：第三深度
D4：第四深度
D5：第五深度
D6：第六深度
D7：第七深度
H1：第一高度
H2：第二高度
S：源极线
W1：第一宽度
W2：第二宽度
W2'：宽度
W3：第三宽度
W4：第四深度
W5：第五宽度
100：多层结构
101：基板
119：多层堆叠
121：第一层
123：第二层
200：中间结构
201：沟槽
203：隔离区
205：多层堆叠
207：寄生通道
209：虚置栅极介电层
211：虚置栅极堆叠
213：虚置栅极
219：间隔物
301：第一开口
303：内侧间隔物
305：第一凹陷轮廓
307：第一通道轮廓
311：纳米结构堆叠
312：牺牲层
313：纳米结构
315：抗击穿区
317：第一侧壁轮廓
350：凹陷蚀刻工艺
401：第一源极/漏极基底结构
403：通道界面结构
405：第一界面轮廓
450：第一沉积工艺
460：移除工艺
501：源极/漏极区
550：第二沉积工艺
601：接点蚀刻停止层
603：层间介电层
800：第一半导体装置
801：栅极介电层
803：栅极
805：源极/漏极接点
807：切割金属栅极结构
900：第二半导体装置
901：第二源极/漏极基底结构
1000：第三半导体装置
1001：第三源极/漏极基底结构
1101：第二凹陷轮廓
1103：第三凹陷轮廓
1105：第四凹陷轮廓
1201：第二通道轮廓
1203：第三通道轮廓
1205：第四通道轮廓
1207：第五通道轮廓
1209：第六通道轮廓
1301：第二界面轮廓
1303：第三界面轮廓
1305：第四界面轮廓
1307：第五界面轮廓
1309：第六界面轮廓
1311：第七界面轮廓
1313：第八界面轮廓
1315：第九界面轮廓
1317：第十界面轮廓
1319：第十一界面轮廓
具体实施方式
下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例用以简化本公开而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
下述具体实施例形成含有多个纳米结构装置的多个主动构件。然而实施例用于说明而非局限实施例至此处所述的内容。相反地，此处所述的概念可整合至多种实施例。
如图1所示的透视图，多层结构100包括基板101与半导体材料的多层堆叠119形成于基板101上。基板101可为硅基板，但亦可为其他基板如绝缘层上半导体、应变的绝缘层上半导体、或绝缘层上硅锗。基板101可为p型半导体，但其他实施例的基板101可为n型半导体。在一些实施例中，基板101可包含掺杂区如p型区、n型区、抗击穿掺杂区、上述的组合、或类似物。
在这些实施例中，半导体材料的多层堆叠119的形成方法为沉积一系列交错的材料。在一些实施例中，多层堆叠119包括第一半导体材料的第一层121与第二半导体材料的第二层123。
在一些实施例中，第一层121的组成可采用具有第一晶格常数的第一半导体材料，比如硅锗、锗、硅、砷化镓、锑化铟、锑化镓、砷化铝铟、砷化镓铟、磷化镓锑、砷化镓锑、上述的组合、或类似物。在一些实施例中，第一半导体材料(如硅锗)的第一层121外延成长于基板101上，其可采用沉积技术如外延成长、气相外延、或分子束外延，但亦可采用其他沉积工艺如化学气相沉积、低压化学气相沉积、原子层化学气相沉积、超高真空化学气相沉积、远端等离子体化学气相沉积、上述的组合、或类似工艺。在一些实施例中，一旦沉积第一层121，即可视情况进行平坦化技术如化学机械研磨，使第一层121的厚度减少至所需厚度。在一些实施例中，第一层121的第一厚度介于约
Figure BDA0003558681370000071
至约
Figure BDA0003558681370000072
之间。然而可采用任何合适厚度，其属于实施例的范畴。
一旦形成第一层121于基板101上，可形成第二层123于第一层121上。在一些实施例中，第二层123的组成可采用第二半导体材料如硅、硅锗、锗、砷化镓、锑化铟、锑化镓、砷化铝铟、砷化镓铟、磷化镓锑、砷化镓锑、上述的组合、或类似物，且其第二晶格常数不同于第一层121的第一晶格常数。在具体实施例中，第一层121为硅锗，且第二层123为硅。然而第一层121与第二层123可采用任何合适的材料组合。
在一些实施例中，第二层123外延成长于第一层121上的沉积技术，可与形成第一层121所用的沉积技术类似。在一些实施例中，一旦成长第二层123，可视情况进行平坦化技术(如化学机械研磨)以减少第二层123的厚度至所需厚度。然而第二层123采用的任何沉积及/或视情况进行的平坦化技术可与适用于第一层121的技术相同，如上述技术或任何其他合适的技术。在一些实施例中，第二层123的厚度可与第一层121的厚度类似。然而第二层123的厚度可与第一层121的厚度不同。在一些实施例中，第二层123的第二厚度介于约
Figure BDA0003558681370000073
至约
Figure BDA0003558681370000074
之间。然而可采用任何合适厚度。
一旦形成第二层123于第一层121上，可重复沉积工艺以形成交错的第一层121与第二层123的其他材料，直到形成多层堆叠119所需的最顶层。在此实施例中，第一层121可具有彼此相同或类似的第一厚度，而第二层123可具有彼此相同或类似的第二厚度。然而第一层121可具有彼此不同的厚度及/或第二层123可具有彼此不同的厚度，且第一层121与第二层123可采用任何厚度的组合。
虽然此处所述的实施例包含三个第一层121与三个第二层123，但多层堆叠119可包含任何合适数目的层状物。举例来说，多层堆叠119可包含2层至20层之间的层状物。在一些实施例中，多层堆叠119可包含相同数目的第一层121与第二层123，然而其他实施例中的第一层121的数目可不同于第二层123的数目。此外，多层堆叠119形成于基板上的高度可为任何所需高度。
本技术领域中技术人员应理解，形成多层结构100的上述工艺仅为可能的工艺之一而非唯一实施例。相反地，可采用任何合适工艺形成多层结构100，包括采用任何数目的沉积步骤与视情况进行的平坦化步骤。
图2是一些实施例中，采用多层结构100型成的中间结构200的透视图。具体而言，图2显示沟槽201、图案化的多层堆叠205、与寄生通道207形成于多层结构100中。在一些实施例中，图2进一步显示隔离区203形成于寄生通道207之间，并形成虚置栅极堆叠211与间隔物219于隔离区203、图案化的多层堆叠205、与寄生通道207上。
一旦形成多层结构100，可形成沟槽201于多层结构100中，如最终形成隔离区203的初始步骤。沟槽201的形成方法可采用遮罩(掩膜)层(未图示于图2)搭配合适的蚀刻工艺。举例来说，遮罩层可为化学气相沉积所形成的含氮化硅的硬遮罩，但亦可为其他工艺如等离子体辅助化学气相沉积、低压化学气相沉积、或形成氧化硅之后进行氮化工艺所形成的其他材料如氧化物、氮氧化物、碳化硅、上述的组合、或类似物。一旦形成遮罩层，即可由合适的光微影工艺图案化遮罩层以露出多层结构100的部分，其将移除以形成沟槽201。
然而本技术领域中技术人员应理解，形成遮罩层的上述工艺与材料并非保护多层结构100并露出多层结构100的其他部分以形成沟槽的唯一方法。可采用任何合适工艺如图案化与显影光阻(光刻胶)，以露出多层结构100的部分。露出的部分将移除以形成沟槽201。这些方法均包含于这些实施例的范畴中。
一旦形成与图案化遮罩层，即可形成沟槽201于多层结构100中。通过合适工艺如一或多道反应性离子蚀刻，可移除多层结构100的露出部分的露出材料，以形成沟槽201于多层结构100中。不过可采用任何合适工艺。
然而本技术领域中技术人员应理解，形成沟槽201的上述工艺只是可能的工艺之一而非唯一实施例。相反地，可采用任何合适工艺形成沟槽201，包括采用任何数目的遮罩与移除步骤。
除了形成沟槽201，遮罩与蚀刻工艺额外形成多个图案化的多层堆叠205于多个寄生通道207上，其来自于保留的多层堆叠119与基板101的未移除部分。图案化的多层堆叠205与寄生通道207在此处可一起视作多层鳍状物。为了方便说明，附图中的寄生通道207与基板101隔有虚线，但两者之间可或可不存在物理分隔。可采用寄生通道207上的这些图案化的多层堆叠205以形成主动构件如多通道装置(比如全绕式栅极金属氧化物半导体场效晶体管、纳米片场效晶体管、或类似物)，如下所述。虽然图2显示三个多层鳍状物，但可形成任何数目的多层鳍状物于多层结构100中。
在一些实施例中，寄生通道207在基板101的表面的第一宽度W1介于约
Figure BDA0003558681370000091
至约
Figure BDA0003558681370000092
之间。此外，寄生通道207可隔有第一距离Dist1，其介于约5nm至约100nm之间。然而可采用任何合适的宽度与距离。在一些实施例中，可依据所需的多通道装置所需的通道宽度，选择寄生通道207及/或图案化的多层堆叠205的第一宽度W1。在一些实施例中，多层鳍状物之间的第一距离Dist1近到足以共用共同栅极或所谓的“共用栅极”。
此外，虽然上述的具体实施例形成图案化的多层堆叠205于多层结构100中的寄生通道207上，这些内容用于说明而非局限本发明实施例。相反地，可由任何合适方法图案化图案化的多层堆叠205与寄生通道207。在另一例中，图案化的多层堆叠205与寄生通道207的图案化方法可采用一或多道光微影工艺，比如双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光微影与自对准工艺，其产生的图案间距可小于采用单一的直接光微影工艺所得的图案间距。举例来说，一实施例形成牺牲层于多层结构100上，并采用光微影工艺以图案化牺牲层。采用自对准工艺以沿着图案化的牺牲层的侧部形成间隔物。接着移除牺牲层，而保留的间隔物之后可用于图案化寄生通道207上的图案化的多层堆叠205。可采用任何合适工艺。
在一实施例中，隔离区203可作为浅沟槽隔离区，且其形成方法可先沉积介电材料于沟槽201中。在一些实施例中，用于形成隔离区203的介电材料可为氧化物材料(如可流动的氧化物)、高密度等离子体的氧化物、或类似物。在视情况清洁与衬垫沟槽之后可形成介电材料，且形成方法可采用化学气相沉积法(如高深宽比工艺)、高密度等离子体化学气相沉积法、或其他合适方法，以填入或超填图案化的多层堆叠205与寄生通道207周围的区域。在一些实施例中，可进行放置后退火工艺(如氧化物致密化)，使隔离区203的材料致密化以减少其湿蚀刻速率。此外，可进行一或多道平坦化工艺如化学机械研磨、蚀刻、上述的组合、或类似工艺，以移除隔离区203的任何多余材料。
一旦沉积介电材料以填入或超填寄生通道207与图案化的多层堆叠205周围的区域，可使介电材料凹陷以形成隔离区203。可进行凹陷步骤，以露出寄生通道207的侧壁的至少一部分。使介电材料凹陷的方法可采用湿蚀刻，其可将结构浸入对介电材料具有选择性的蚀刻剂。但可采用其他方法如反应性离子蚀刻、干蚀刻、化学氧化物移除、或干式化学清洁。
图2亦显示虚置栅极介电层209形成于图案化的多层堆叠205之上，以及隔离区203上露出的寄生通道207的部分之上。虚置栅极介电层209的形成方法可为热氧化、化学气相沉积、溅镀、或本技术领域中形成栅极介电层所用的任何已知其他方法。依据形成栅极介电层的技术，顶部上的虚置栅极介电层209的厚度可能不同于侧壁上的虚置栅极介电层209的厚度。在一些实施例中，虚置栅极介电层209的形成方法可为沉积硅，接着氧化或氮化硅层以形成介电层如氧化硅或氮氧化硅。在这些实施例中，虚置栅极介电层209的厚度可介于约
Figure BDA0003558681370000101
至约
Figure BDA0003558681370000102
之间。在其他实施例中，虚置栅极介电层209的组成亦可为高介电常数材料如氧化镧、氧化铝、氧化铪、氮氧化铪、氧化锆、或上述的组合，其等效氧化物厚度介于约
Figure BDA0003558681370000103
至约
Figure BDA0003558681370000104
之间。此外，可采用氧化硅、氮氧化硅、及/或高介电常数的材料的任何组合，以作为虚置栅极介电层209。
图2更显示一些实施例中，形成虚置栅极213于虚置栅极介电层209上、形成第一硬遮罩于虚置栅极213上、并形成第二硬遮罩于第一硬遮罩上。虚置栅极介电层209、虚置栅极213、第一硬遮罩、与第二硬遮罩在此处可一起视做虚置栅极堆叠211。
在一些实施例中，虚置栅极213包括导电材料如多晶硅、钨、铝、铜、铝铜、钛、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、钽、氮化钽、钴、镍、上述的组合、或类似物。虚置栅极213的沉积方法可为化学气相沉积、溅镀沉积、或本技术领域用于沉积导电材料的已知其他技术。虚置栅极213的厚度可为约
Figure BDA0003558681370000113
至约
Figure BDA0003558681370000114
虚置栅极213的上表面可为不平坦的上表面，且可在图案化虚置栅极213或栅极蚀刻之前平坦化虚置栅极213的上表面。此时可或可不将离子导入虚置栅极213。举例来说，可通过离子布植(注入)技术导入离子。
一旦形成虚置栅极213，可图案化虚置栅极介电层209与虚置栅极213。在一实施例中，图案化方法可先形成第一硬遮罩于虚置栅极213上，并形成第二硬遮罩于第一硬遮罩上。
在一些实施例中，第一硬遮罩包括介电材料如氧化硅、氮化硅、氧化物、氮化钛、氮氧化硅、上述的组合、或类似物。第一硬遮罩的形成工艺可为化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或类似工艺。然而可采用任何其他合适的材料与形成方法。第一硬遮罩的厚度可介于约
Figure BDA0003558681370000111
至约
Figure BDA0003558681370000112
之间。
第二硬遮罩包含的材料可与第一硬遮罩不同。第二硬遮罩可采用适于形成第一硬遮罩的任何材料与任何工艺，且可与第一硬遮罩具有相同或类似的厚度。在第一硬遮罩包含氧化物的实施例中，第二硬遮罩可为氮化硅。然而可采用任何合适的介电材料、工艺、与厚度以形成第二硬遮罩。
一旦形成第一硬遮罩与第二硬遮罩，可图案化第一硬遮罩与第二硬遮罩。在一实施例中，图案化遮罩的方法可先将光阻(未图示)置于第二硬遮罩上，并曝光光阻至图案化的能量源(如光)，以起始化学反应而调整光阻的曝光部分的物理特性。接着可施加显影剂(未图示)显影光阻，以采用曝光区与未曝光区之间的物理特性差异而选择性地移除曝光区或未曝光区。
一旦图案化光阻，可采用光阻作为遮罩以图案化下方的硬遮罩。在一实施例中，第一硬遮罩与第二硬遮罩的图案化方法可采用一或多道反应性离子蚀刻工艺，并采用光阻作为遮罩。可持续图案化工艺，直到露出第一硬遮罩之下的虚置栅极213。
一旦图案化第一硬遮罩与第二硬遮罩，可采用灰化工艺移除光阻(比如升高光阻温度直到光阻热分解)，或采用一或多道清洁工艺简单移除光阻。然而可采用任何合适的其他移除工艺。
一旦图案化第一硬遮罩与第二硬遮罩，可图案化虚置栅极213与虚置栅极介电层209以形成一系列的虚置栅极堆迭211。在一实施例中，可采用非等向蚀刻工艺如反应性离子蚀刻图案化虚置栅极213与虚置栅极介电层209，但可采用任何合适工艺。如此一来，虚置栅极堆叠211位于需形成多层通道区的位置中的寄生通道207的部分以及图案化的多层堆叠205之上。在虚置栅极堆叠211之间的区域中，可露出图案化的多层堆叠205的上表面与侧壁、寄生通道207的侧壁、与隔离区203的上表面。在一些实施例中，虚置栅极堆叠211的第二宽度W2可介于约2nm至约200nm之间，且彼此相隔的第二距离Dist2可介于约5nm至约100nm之间。然而可采用任何合适的宽度与距离。在一些实施例中，虚置栅极堆叠211的第二宽度W2的选择可依据所需的多通道装置所需的通道长度。此外，虽然图2显示三个虚置栅极堆叠211，但可形成任何合适数目的虚置栅极堆叠211。举例来说，一些实施例可形成少于三个虚置栅极堆叠211(比如两个或一个虚置栅极堆叠211)。在其他例子中，一些实施例可形成超过三个虚置栅极堆叠211(比如四个或更多虚置栅极堆叠211)。
图2亦显示形成间隔物219的方法。在一实施例中，间隔物材料的形成方法为毯覆性沉积于虚置栅极堆叠211以及图案化的多层堆叠205、寄生通道207、与隔离区203的露出部分上。如此一来，沉积间隔物材料于虚置栅极堆叠211的上表面与侧壁之上，以及虚置栅极堆叠211未覆盖的隔离区203的上表面、寄生通道207的侧壁、与图案化的多层堆叠205的上表面与侧壁之上。在一些实施例中，间隔物材料包括介电材料，且其形成方法可采用化学气相沉积、等离子体辅助化学气相沉积、溅镀、热氧化、或任何其他合适方法。在一些实施例中，间隔物材料包括氧化硅、氮氧化硅、氮化硅、碳氧化硅、碳氮氧化硅、任何合适材料如介电常数小于约4.0的低介电常数材料、上述的组合、或类似物。
一旦形成间隔物材料，可蚀刻间隔物材料以成型间隔物219于虚置栅极堆叠211与寄生通道207上，并再露出虚置栅极堆叠211的顶部、图案化的多层堆叠205的顶部与侧壁、寄生通道207的侧壁、与隔离区203的顶部。在一些实施例中，蚀刻间隔物材料的方法可采用非等向蚀刻工艺(如干蚀刻工艺，比如反应性离子蚀刻工艺)、等向蚀刻工艺(如湿蚀刻工艺)、上述的组合、或类似工艺。在一些实施例中，可在蚀刻工艺时及/或后续的蚀刻工艺时，使源极/漏极区中的寄生通道207与图案化的多层堆叠205之上的间隔物材料凹陷，进而露出沿着这些源极/漏极区中的寄生通道207与图案化的多层堆叠205的侧壁的部分。
虽然上述实施例采用单一间隔物材料，其用于说明而非局限实施例。相反地，可采用任何数目的间隔物材料与任何组合的沉积与移除工艺，且这些工艺完全包含于实施例的范畴中。
图2亦显示中间结构200上的切线A-A。切线A-A沿着一个寄生通道207的长度，且作为后续附图与说明的参考。
图3显示一些实施例中，形成半导体装置的中间步骤所用的凹陷蚀刻工艺350沿着切线A-A的剖视图。具体而言，图3所示的一些实施例形成第一开口301，如形成半导体装置的源极/漏极区的初始步骤。
在一些实施例中，第一开口301的形成方法可采用间隔物219作为遮罩，并进行凹陷蚀刻工艺350以选择性移除源极/漏极区的所需位置中的图案化的多层堆叠205、寄生通道207、及/或基板101的材料。如此一来，第一开口301将图案化的多层堆叠205分成一系列的纳米结构堆叠311于虚置栅极堆叠211之下的多层通道区中。纳米结构堆叠311包括第一层121(在图3中重新标示为牺牲层312)与第二层123(在图3中重新标示为纳米结构313)。
在一些实施例中，第一开口301亦延伸至位于基板101中的p型掺杂区与抗击穿区315中。在形成主动装置(如全绕式栅极n型金属氧化物半导体装置)的实施例中，第一开口301延伸至基板101中，使寄生通道207的寄生通道区分开抗击穿区315。在一些实施例中，第一开口301穿过图案化的多层堆叠205至寄生通道207的抗击穿区315中，使纳米结构堆叠311位于寄生通道207上。
在一些实施例中，凹陷蚀刻工艺350可结合及/或调整多个非等向蚀刻及/或等向蚀刻，以移除第二层123的材料、第一层121的材料、与寄生通道207的材料。凹陷蚀刻工艺350可采用非等向湿式化学蚀刻、非等向干蚀刻、等向干蚀刻、上述的组合、或类似方法。非等向湿式化学蚀刻采用溶液如氢氧化钾、氢氧化四甲基铵、或乙二胺邻苯二酚。非等向干蚀刻采用等离子体源(如四氟化碳、氟化甲烷、溴化氢、氧气、氦气、氩气、上述的组合、或类似物)搭配偏功率进行。等向干蚀刻采用等离子体源如三氟化氮、氯气、氢气、氩气、氦气、上述的组合、或类似物。
可采用蚀刻组合及/或通过调整选择性以进行凹陷蚀刻工艺350，使牺牲层312与纳米结构313成型为所需轮廓于第一开口301的侧壁。在一些实施例中，纳米结构313的第一通道轮廓307可为凸出圆形，使第一开口301的侧壁的纳米结构313朝第一开口301的中心线径向延伸。此外，一些实施例的牺牲层312一开始的轮廓实质上垂直并与第一开口301的侧壁共形。
在一些实施例中，第一开口301可自一系列纳米结构堆叠311的顶部延伸至寄生通道207中的深度为第三深度D3。在一些实施例中，第一开口301延伸至寄生通道207中的位置，为寄生通道207中的抗击穿区315的位置。
可采用蚀刻组合及/或调整选择性以进行凹陷蚀刻工艺350，使第一开口301成型为所需的凹陷轮廓于第一开口301的底部。在一些实施例中，第一开口301具有第一凹陷轮廓305。在一些实施例中，第一凹陷轮廓305的凹入圆形其宽度W2'大致等于寄生通道207的顶部其第二宽度W2，且延伸至寄生通道207中的深度为第四深度D4。在一些实施例中，第一凹陷轮廓305具有深凹入圆形，且其形成方法可采用非等向干蚀刻搭配四氟化碳等离子体源与偏功率。如此一来，第一凹陷轮廓305具有凹入圆形，其于寄生通道207的顶部的宽度W2’可介于约3nm至约100nm之间，且其第四深度D4可介于约0nm至约80nm之间。然而可采用任何合适形状、宽度、与深度以用于第一凹陷轮廓305。
如图3所示的一些实施例，形成内侧间隔物303于牺牲层312中。在一实施例中，可在形成第一开口301穿过第一层121时，使牺牲层312凹陷。在其他实施例中，牺牲层312一开始与第一开口301的侧壁相连，接着凹陷至所需距离。在一些实施例中，可采用湿蚀刻形成凹陷于牺牲层312中，其采用的蚀刻剂对牺牲层312的材料(如硅锗)的选择性，大于对纳米结构313的材料(如硅)或基板101的材料(如硅)的选择性。举例来说，在牺牲层312为硅锗且纳米结构313为硅的实施例中，湿蚀刻采用的蚀刻剂可为氯化氢。
在形成第一开口301之后使牺牲层312凹陷的实施例中，可进行湿蚀刻工艺如浸入工艺、喷洒工艺、旋转涂布工艺、或类似工艺，且其可采用任何合适的工艺温度(比如介于约400℃至约600℃之间)与任何合适的工艺时间(比如介于约100秒至约1000秒之间)。然而可采用任何合适的工艺条件与参数。可持续蚀刻工艺，使形成于每一牺牲层312中的凹陷的第五距离Dist5介于约2nm至约10nm之间。然而可采用任何合适距离。在一些实施例中，牺牲层312的远端具有垂直轮廓。然而在其他实施例中，亦可形成任何合适轮廓(如晶面受限、凸出、凹入、或类似轮廓)于牺牲层312的远端。
然而湿蚀刻工艺并非使牺牲层312凹陷的唯一工艺。举例来说，另一实施例可进行等向干蚀刻工艺，或干蚀刻工艺与湿蚀刻工艺的组合，使牺牲层312凹陷。可采用任何合适的工艺使牺牲层312凹陷，且这些工艺完全包含于实施例的范畴中。
一旦形成凹陷于每一牺牲层312中，可形成间隔物材料于第一开口301中。在一些实施例中，间隔物材料可与间隔物219的材料不同，且可为介电材料如氮化硅、氧化硅、氮氧化硅、碳氮氧化硅、碳氮化硅、碳氧化硅，任何合适材料如介电常数小于约4.0的低介电常数材料、或上述的组合。间隔物材料的沉积工艺可为化学气相沉积、物理气相沉积、或原子层沉积，且其沉积厚度可介于约2nm至约10nm之间。然而可采用任何合适厚度或沉积工艺。
通过沉积间隔物材料于第一开口301上，间隔物材料可衬垫第一开口301的侧壁，且亦填入牺牲层312中的凹陷。一旦将间隔物材料填入凹陷，接着可进行移除工艺以自第一开口301移除任何多余的间隔物材料，并留下内侧间隔物303。在一实施例中，移除多余的间隔物材料的方法可采用蚀刻工艺，比如非等向干蚀刻工艺如反应性离子蚀刻工艺。然而可采用任何合适的蚀刻工艺，以自第一开口301移除多余的间隔物材料并留下内侧间隔物303。
通过将间隔物材料填入凹陷并自第一开口移除多余的间隔物材料，内侧间隔物303将具有凹陷的形状。此外，虽然实施例形成的内侧间隔物303具有晶面，但其用于说明而非局限本发明实施例。相反地，可采用任何合适形状如凹入形状或凸出形状，甚至使内侧间隔物303凹陷。这些形状完全包含于实施例的范畴中。在一些实施例中，内侧间隔物303其宽度介于约2nm至约10nm之间，且高度介于约5nm至约20nm之间。然而可采用任何合适的宽度、高度、与距离。
在一些实施例中，控制及/或选择性地调整凹陷蚀刻工艺350，使第一开口301具有第一凹陷轮廓305于寄生通道207中，使纳米结构313具有第一通道轮廓307，并使内侧间隔物303凹陷。如此一来，第一开口301具有第一侧壁轮廓317，其于纳米结构313之间具有第三距离Dist3，且在内侧间隔物303之间具有第四距离Dist4。在一些实施例中，第三距离Dist3介于约3nm至约100nm之间。在一些实施例中，第四距离Dist4介于约3nm至约100nm之间。然而可采用任何合适的距离以用于第三距离Dist3与第四距离Dist4。
图4A是一些实施例中，形成半导体装置的源极/漏极区的中间步骤所用的第一沉积工艺450的剖视图。具体而言，图4A所示的一些实施例形成第一源极/漏极基底结构401与通道界面结构403于第一开口301中。
一旦形成内侧间隔物303，可进行第一沉积工艺450以形成第一源极/漏极基底结构401于第一开口301的底部，并沿着纳米结构313的露出表面形成通道界面结构403于第一开口301的侧壁。在一些实施例中，第一源极/漏极基底结构401与通道界面结构403的形成方法可采用硅所用的前驱物，比如硅烷、二氯硅烷、乙硅烷、或类似物。然而亦可采用其他材料如适于形成第二层123的材料，比如锗烷、磷化氢、砷化氢、乙硼烷、氯化氢、类似物、或上述的组合。第一源极/漏极基底结构401与通道界面结构403可掺杂或未掺杂。
在一些实施例中，可轻掺杂(如体积浓度小于1x1020cm-3)n型掺质(如磷化氢)至第一源极/漏极基底结构401与通道界面结构403。然而可采用任何合适的n型掺质。在一些实施例中，外延成长第一源极/漏极基底结构401与通道界面结构403的方法可采用沉积技术如外延成长、气相外延、分子束外延、上述的组合、或类似方法。然而可采用任何合适的沉积工艺。
在一些实施例中，可在成长第一源极/漏极基底结构401与通道界面结构403时置入第一源极/漏极基底结构401与通道界面结构403的掺质。举例来说，可在形成第一源极/漏极基底结构401与通道界面结构403时，原位置入n型掺质。然而可采用任何合适工艺将掺质置入第一源极/漏极基底结构401与通道界面结构403，且所有的这些工艺完全包含于实施例的范畴中。
此外，可控制第一沉积工艺450，使第一源极/漏极基底结构401外延成长于第一开口301的底部的高度，高于寄生通道207的顶部。通过调整第一沉积工艺450中的前驱物的流速与工艺区域，可自纳米结构313的露出表面(具有晶面受限表面或顺应性成长表面)，外延成长通道界面结构403。在一些实施例中，纳米结购313具有上述的第一通道轮廓307，且自纳米结构313的露出表面外延成长的通道界面结构403具有沿着第一开口301的侧壁的晶面受限表面。
在一些实施例中，形成第一源极/漏极基底结构401与通道界面结构403的沉积工艺，其工艺温度可介于约500℃至约800℃之间。此外，一些实施例形成第一源极/漏极基底结构401与通道界面结构403的沉积工艺，其工艺压力可介于约5torr至约300torr之间。气体及/或前驱物流入工艺腔室的速率可介于约10sccm至约2000sccm之间，且历时约50秒至约3000秒之间。可采用其他沉积工艺或工艺参数。持续沉积工艺，直到第一源极/漏极基底结构401填入第一开口301的高度高于寄生通道207的顶部，并低于纳米堆叠311的最底部的纳米结构313。
一旦沉积第一源极/漏极结构401与通道界面结构403，可视情况进行蚀刻工艺如湿蚀刻使第一源极/漏极结构401自第一开口301中最底部的纳米结构313凹陷第六距离Dist6。在一些实施例中，第六距离Dist6可介于约3nm至约20nm之间。在一些实施例中，一旦沉积与凹陷步骤(若视情况进行)完成，第一源极/漏极基底结构401的第一高度H1可介于约3nm至约30nm之间。然而可采用任何合适距离用于第六距离Dist6，且可采用任何合适高度用于第一源极/漏极基底结构401。
在一些实施例中，视情况进行的蚀刻工艺可采用蚀刻组合及/或通过调整前驱物的选择性，使通道界面结构403成型为所需设置。在一些实施例中，视情况进行的蚀刻工艺用于使通道界面结构403成型为晶面受限的形状。在其他实施例中，视情况进行的蚀刻工艺可用于使通道界面结构403成型为顺应性的形状。在其他实施例中，视情况采用蚀刻工艺移除通道界面结构403。在具体实施例中，纳米结构313具有第一通道轮廓307，而通道界面结构403具有第一第一界面轮廓405。第一界面轮廓405为晶面受限的凸出形状，其自纳米结构313的远端朝第一开口301的中心线径向延伸。
图4B是一些实施例中，在形成半导体装置的源极/漏极区501的中间步骤时，视情况进行的移除工艺460的剖视图。具体而言，图4B显示一些实施例中，自纳米结构313的远端移除通道界面结构403。视情况进行的移除工艺460可结合蚀刻剂及/或调整前驱物的选择性，以依据半导体装置所需的结构移除通道界面结构403。
在一些实施例中，视情况进行的移除工艺460可采用原位蚀刻前驱物如卤素(如氟、氯、溴、上述的组合、或类似物)为主的蚀刻剂。在一些实施例中，视情况进行的移除工艺460可采用片上蚀刻工艺，其工艺温度界于约400℃至约800℃之间。此外，视情况进行的移除工艺460的工艺压力可介于约1torr至约760torr之间。然而可采用任何合适温度与压力。
图5是一些实施例中，形成半导体装置的源极/漏极区的中间步骤所用的第二沉积工艺550的剖视图。具体而言，图5是一些实施例中，形成源极/漏极区501于第一开口301中。
一旦形成第一源极/漏极基底结构401与通道界面结构403(若存在)，可进行第二沉积工艺550以形成源极/漏极区501于第一源极/漏极基底结构401与通道界面结构403(若存在)上。在一些实施例中，源极/漏极区501的形成方法可采用硅所用的前驱物如硅烷、二氯硅烷、乙硅烷、或类似物。然而亦可采用其他材料如适于形成第二层123的材料。
在一些实施例中，外延成长源极/漏极区501的沉积技术可为外延成长、气相外延、分子束外延、上述的组合、或类似方法。此外，一些实施例的第二沉积工艺550的工艺温度可介于约400℃至约800℃之间。此外，第二沉积工艺550的工艺压力可介于约1torr至约760torr之间。然而可采用任何合适的温度与压力。此外，可控制第二沉积工艺550，使自第一源极/漏极基底结构401的顶部与通道界面结构403(若存在)的顶部外延成长的源极/漏极区501，其高度高于纳米结构堆叠311的最顶部的纳米结购313。
在实施例中，与第一源极/漏极基底结构401与通道界面结构403(若存在)的轻掺杂材料相较，可重掺杂源极/漏极区501。在一些实施例中，可重掺杂(如体积浓度大于约1x1020cm-3)n型掺质(如磷化氢)于源极/漏极区501。然而可采用任何合适的n型掺质。
在一些实施例中，成长源极/漏极区501时可置入源极/漏极区501的掺质。在一些实施例中，可在成长源极/漏极区501时，置入源极/漏极区501的掺质。举例来说，可在外延源极/漏极区501时，将n型掺质原位置入源极/漏极区501。在其他实施例中，可在形成源极/漏极区501之后，以合适的掺质布植技术将掺质置入源极/漏极区501。然而可采用任何合适工艺将掺质置入源极/漏极区501，且这些工艺均包含于实施例的范畴中。此外，可进行退火工艺以活化源极/漏极区501中的掺质。
图6是一些实施例中，准备最终形成半导体装置的栅极接点与源极/漏极接点的中间步骤的剖视图。具体而言，如图6所示的一些实施例，形成接点蚀刻停止层601与层间介电层603。
一旦沉积源极/漏极区501的材料，可进行蚀刻工艺(如湿蚀刻)使源极/漏极区501凹陷及/或平坦化源极/漏极区501，使其比第一源极/漏极基底结构401的顶部高出第二高度H2。在一些实施例中，第二高度H2介于约3nm至约30nm之间。然而可采用任何合适高度以用于源极/漏极区501。
一旦形成源极/漏极区501，则接点蚀刻停止层601可形成于于源极/漏极区501上、沿着间隔物219的侧壁、且形成于中间结构的顶部上所露出的材料顶部上。接点蚀刻停止层601在后续蚀刻工艺中可作为蚀刻停止层，且可包含合适材料如氮化硅、氮氧化硅、碳氮化硅、上述的组合、或类似物，且其形成方法可为合适的形成方法如化学气相沉积、物理气相沉积、上述的组合、或类似方法。
层间介电层603形成于接点蚀刻停止层601上，并填入及/或超填第一开口301中的保留空间。层间介电层603的材料可包含氧化硅、低介电常数的介电材料(比如介电常数小于氧化硅的介电常数的材料)如氮氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟硅酸盐玻璃、有机硅酸盐玻璃、碳氧化硅、旋转涂布玻璃、旋转涂布聚合物、碳硅材料、上述的化合物、上述的复合物、类似物、或上述的组合，但亦可采用任何合适的介电材料。层间介电层603的形成工艺可采用等离子体辅助化学气相沉积，但亦可采用其他工艺如低压化学气相沉积。
一旦形成层间介电层603，可采用平坦化工艺如化学机械研磨平坦化层间介电层603、接点蚀刻停止层601、虚置栅极213、与间隔物219。然而可采用任何合适的平坦化工艺。此外，在平坦化层间介电层603的工艺时，可移除第一硬遮罩及/或第二硬遮罩之前未移除的任何残留部分。在一些实施例中，可采用一或多道蚀刻工艺及/或化学机械研磨，以移除第一硬遮罩与第二硬遮罩的任何保留部分。如此一来，平坦化工艺之后可露出虚置栅极213。
图7是一些实施例中，形成半导体装置的栅极的中间步骤的剖视图。具体而言，图7所示的一些实施例移除虚置栅极213、虚置栅极介电层209、与牺牲层312，以准备形成最终栅极。
一旦露出虚置栅极213，可移除虚置栅极213以露出下方的虚置栅极介电层209。在一实施例中，移除虚置栅极213的方法可采用一或多道湿或干蚀刻工艺，其采用的蚀刻剂对虚置栅极213的材料具有选择性。然而可采用任何合适的移除工艺。
一旦露出虚置栅极介电层209，可移除虚置栅极介电层209以露出下方的图案化的多层堆叠205中的多层通道区以及寄生通道207的部分。在一实施例中，移除虚置栅极介电层209的方法可为湿蚀刻工艺，其采用的蚀刻剂对虚置栅极介电层具有选择性，且实质上对下方的纳米结构313与牺牲层312的材料的选择性或敏感性较低，但亦可采用任何合适的蚀刻工艺。
一旦移除虚置栅极介电层209，可露出虚置栅极介电层209之前覆盖的牺牲层312的侧部。如此一来，线状物释放工艺步骤可自基板101与纳米结构313之间与纳米结构313之间移除牺牲层312。线状物释放工艺步骤亦可视作片状物释放工艺步骤、片状物形成工艺步骤、纳米片形成工艺步骤、或线状物形成工艺步骤。在一实施例中，可采用湿蚀刻工艺移除牺牲层312，其选择性地移除牺牲层312的材料(如硅锗)而不明显移除基板101的材料与纳米结构313的材料(如硅)。然而可采用任何合适的移除工艺。
举例来说，一实施例可采用蚀刻剂如高温氯化氢以选择性移除牺牲层312的材料(如硅锗)而实质上不移除基板101及/或纳米结构313的材料(如硅)。此外，湿蚀刻工艺的温度可介于约400℃至约600℃之间，且时间可介于约100秒至约600秒之间。然而可采用任何合适的蚀刻剂、工艺参数、与时间。
通过移除牺牲层312的材料，可露出纳米结构313的侧部。纳米结构313彼此之间隔有内侧间隔物303。在一些实施例中，纳米结构313相隔的空间介于约5nm至约15nm之间。纳米结构313包括通道区于相对的源极/漏极区501之间，其通道长度介于约5nm至约180nm之间，且其通道宽度介于约8nm至约100nm之间。在一实施例中，纳米结构313的厚度与第二层123的初始厚度相同，比如介于约3nm至约15nm之间，但亦可采用蚀刻工艺以减少厚度。
此外，虽然图7中形成三个纳米结构313于纳米结构堆叠311中，但可自多层堆叠119中提供的纳米片形成任何合适数目的纳米结构313。举例来说，可形成多层堆叠119以包含任何合适数目的第一层121与任何合适数目的第二层123。如此一来，移除牺牲层312之后的多层堆叠119包含较少第一层121与较少第二层123，以形成一个或两个纳米结构313。然而在移除牺牲层312之后，多层堆叠119可包含许多第一层121与许多第二层123以形成四个或更多个纳米结构313。
图8A显示一些实施例中，第一半导体装置800的剖视图。具体而言，图8A所示的一些实施例形成栅极介电层801、栅极803、与源极/漏极接点805(分别连接至源极线S与漏极线D)。
在一实施例中，栅极介电层801包括高介电常数(比如大于或等于9)的材料，比如五氧化二钽、氧化铝、氧化铪、氧化钽、氧化钛、氧化锆、氧化铝、氧化镧、氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、上述的组合、或类似物，且其沉积工艺可为原子层沉积、化学气相沉积、或类似工艺。在一些实施例中，栅极介电层801包括掺杂氮的氧化物介电层，其可在形成金属成分的高介电常数(如介电常数大于13)的介电材料之前形成。栅极介电层801的沉积厚度可介于约1nm至约3nm之间，但亦可采用任何合适的材料与厚度。如图所示，栅极介电层801包覆纳米结购313，因此可形成全绕式栅极的通道于源极/漏极区501之间。此外，纳米结构313与源极/漏极区501之间的通道界面结构403可作为全绕式栅极通道的轻掺杂区。
一旦形成栅极介电层801，可形成栅极803围绕纳米结构313以作为第一半导体装置800的全绕式栅极。在一些实施例中，栅极803可采用多层，且依序沉积的每一层彼此相邻，其沉积方法可采用高顺应性的沉积工艺如原子层沉积，但亦可采用任何合适的沉积工艺。在一些实施例中，栅极803可包含盖层、阻障层、n型金属功函数层、p型金属功函数层、与填充材料。
可形成盖层以与栅极介电层801相邻，且其组成可为金属材料如氮化钽、钛、氮化钛铝、钛铝、铂、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、钌、钼、氮化钨、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、上述的组合、或类似物。金属材料的沉积工艺可为原子层沉积、化学气相沉积、或类似工艺，但亦可采用任何合适的沉积工艺。
阻障层可与盖层相邻，且其材料可不同于盖层的材料。举例来说，阻障层的材料可为一或多层的金属材料如氮化钛、氮化钽、钛、氮化钛铝、钛铝、铂、碳化钽、碳氮化钽、氮化钽硅、锰、锆、钌、钼、氮化钨、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、上述的组合、或类似物。阻障层的沉积方法可采用沉积工艺如原子层沉积、化学气相沉积、或类似工艺，但可采用任何合适的沉积工艺。
可形成n型金属功函数层以与阻障层相邻。在一实施例中，n型金属功函数层的材料可为钨、铜、铝铜、碳化钛铝、氮化钛铝、钛铝、铂、钛、氮化钛、钽、氮化钽、钴、镍、银、铝、钽铝、碳化钽铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、其他合适的n型功函数材料、或上述的组合。举例来说，第一n型金属功函数层的沉积方法可采用原子层沉积工艺、化学气相沉积工艺、或类似工艺。然而可采用任何合适材料与工艺以形成n型金属功函数层。
可形成p型金属功函数层以与n型金属功函数层相邻。在一实施例中，p型金属功函数层的组成可为金属材料如钨、铝、铜、氮化钛、钛、氮化钛铝、钛铝、铂、钽、氮化钽、钴、镍、碳化钽、碳氮化钽、氮化钽硅、钽硅化物、镍硅化物、锰、锆、锆硅化物、氮化钽、钌、铝铜、钼、钼硅化物、氮化钨、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、上述的组合、或类似物。此外，p型金属功函数层的沉积方法可采用沉积工艺如原子层沉积、化学气相沉积、或类似工艺，但亦可采用任何合适的沉积工艺。
一旦形成p型金属功函数层，可沉积填充材料以填入开口的其余部分。在一实施例中，填充材料可为钨、铝、铜、铝铜、钛、氮化钛铝、钛铝、铂、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、钽、氮化钽、钴、镍、上述的组合、或类似物，且其形成方法可采用沉积工艺如电镀、化学气相沉积、原子层沉积、物理气相沉积、上述的组合、或类似工艺。然而可采用任何合适材料。
一旦填入虚置栅极213移除后所留下的开口，可平坦化栅极803与栅极介电层801的材料，以移除开口之外的栅极803与栅极介电层801的材料。在具体实施例中，移除步骤可采用平坦化工艺如化学机械研磨，但可采用任何合适的平坦化与移除工艺。
一旦形成栅极803，可视情况进行凹陷工艺使栅极803凹陷至低于层间介电层603的平坦化表面。视情况进行的凹陷工艺可采用蚀刻工艺如湿蚀刻、干蚀刻、上述的组合、或类似工艺。一旦进行凹陷步骤，可视情况形成栅极盖(未图示)于凹陷中，其形成方法可先沉积介电材料于栅极803上，以填入及/或超填凹陷。在一些实施例中，视情况形成的栅极盖的组成可采用介电材料如氮化硅、氧化物、氮氧化硅、碳氮氧化硅、碳氮化硅、或类似物。在一些实施例中，视情况形成的栅极盖的组成可采用金属氧化物，比如锆、铪、铝、或类似物的氧化物。此外，视情况形成的栅极盖的形成方法可采用合适的沉积工艺如化学气相沉积、原子层沉积工艺、物理气相沉积、上述的组合、或类似工艺。然而可采用任何合适的材料与沉积工艺。一旦视情况沉积栅极盖，可平坦化栅极盖、间隔物219、接点蚀刻停止层601、与层间介电层603，且平坦化工艺可为化学机械研磨工艺。
图8A所示的一些实施例中，形成源极/漏极接点805以连接至源极/漏极区501。一旦形成层间介电层603，可形成源极/漏极接点805穿过层间介电层603与接点蚀刻停止层601，以制造电性连接至源极/漏极区501。在一实施例中，源极/漏极接点805的形成方法可先形成开口穿过层间介电层603与接点蚀刻停止层601，以露出源极/漏极区501。开口的形成方法可采用合适的光微影遮罩与蚀刻工艺。
在一些实施例中，可采用合适材料如钛、镍、钴、或铒进行视情况进行的硅化工艺，以降低源极/漏极接点805的肖特基能障。然而可采用其他金属如铂、钯、或类似物以用于视情况进行的硅化工艺。在一些实施例中，视情况进行的硅化工艺可毯覆性沉积适当金属层于开口之中以及源极/漏极区501的露出区域之上。毯覆性沉积之后可进行退火步骤，使金属层与下方的源极/漏极区501的露出材料(如硅)反应。接着移除未反应的金属，且移除方法可为选择性蚀刻工艺。在一些实施例中，视情况形成的硅化物接点的厚度可介于约5nm至约50nm之间。然而可采用任何合适厚度。
源极/漏极接点805的形成方法可为沉积导电材料(如钨、铝、铜、钴、钛、钽、钌、氮化钛、钛铝、氮化钛铝、氮化钽、碳化钽、镍硅化物、钴硅化物、上述的组合、或类似物)至开口之中与源极/漏极区501的露出区域之上(或视情况形成的硅化物接点之上，若存在)。导电材料的沉积工艺可为溅镀、化学气相沉积、电镀、无电镀、或类似工艺，以填入及/或超填开口。一旦填入或超填开口，可采用平坦化工艺如化学机械研磨移除开口之外的导电材料。然而可采用任何合适的沉积工艺与平坦化工艺。
可形成额外层间介电层(未图示)与导电结构(未图示)于栅极803及/或源极/漏极接点805上，以提供额外的外部连接至第一半导体装置800。额外导电结构的例子包括但不限于导电通孔、接点插塞、重布线层、接点线路、集成的被动装置、凸块下金属化层、与外部接点。然而可采用任何合适的介电层及/或导电结构，且所有的这些结构完全包含于实施例的范畴中。
图8A亦显示穿过第一半导体装置800的切线B-B。切线B-B指的是穿过栅极803的中心、纳米结构313、寄生通道207、与基板101的垂直切线。切线B-B的方向垂直于纳米结构313与寄生通道207的长度，且作为后续附图与说明的参考。
图8B是图8A所示的第一半导体装置800沿着垂直切线B-B的剖视图。具体而言，图8B显示纳米结构堆叠311位于寄生通道207与基板101上。图8B亦显示栅极介电层801围绕每一纳米结构313并位于寄生通道207上。如此一来，纳米结构313可作为第一半导体装置800的全绕式栅极的通道。图8B亦显示栅极803位于隔离区203之上，且位于栅极介电层801之上并围绕栅极介电层801。如此一来，栅极803可作为第一半导体装置800的全绕式栅极。
图8C是一些实施例中，视情况形成切割金属栅极结构807以穿过图8B所示的第一半导体装置800的栅极803。如此一来，视情况形成的切割金属栅极结构807可将栅极803分成两个部分(图8C仅显示一个部分)，并分隔栅极803的第一部分与栅极803的第二部分。栅极803的第一部分保留于纳米结构313、栅极介电层801、与寄生通道207之上，且可视作分隔的栅极。在一些实施例中，栅极803的第二部分保留于纳米结构313、栅极介电层801、与自其他多层鳍状物的寄生通道207之上(如图1所示)，且可视作共用栅极或共同栅极。在其他实施例中，另一视情况形成的切割金属栅极结构807可穿过栅极803的第二部分，以将栅极803分成两个分隔的栅极，其位于个别的纳米结构313、栅极介电层801、以及自其他多层鳍状物形成的寄生通道207上。
在一些实施例中，视情况形成的切割金属栅极结构807的形成方法，可先形成开口于所需位置中，且开口用于视情况形成的切割金属栅极结构807。开口的形成方法可采用遮罩层与蚀刻工艺(如非等向蚀刻工艺)。蚀刻工艺可设置为止于栅极介电层801的上表面及/或隔离区203的上表面之上。开口可形成于相邻的寄生通道207之间，并切开一或多个栅极803。
一旦形成开口，可先视情况沉积介电材料填入及/或超填开口，以视情况形成切割金属栅极结构807。在一些实施例中，视情况形成的切割金属栅极结构807的组成可为介电材料，比如氮化硅、氧化物、氮氧化硅、碳氮氧化硅、碳氮化硅、或类似物。在一些实施例中，视情况形成的切割金属栅极结构807的组成可采用金属氧化物，比如锆、铪、铝、或类似物的氧化物。此外，视情况形成的切割金属栅极结构807的形成方法可采用合适的沉积工艺，比如化学气相沉积、原子层沉积、物理气相沉积、上述的组合、或类似工艺。然而可采用任何合适材料与沉积工艺。一旦填入开口，可采用平坦化工艺如化学机械研磨工艺平坦化视情况形成的切割金属栅极结构807的材料，以移除开口之外的任何材料。在一些实施例中，视情况形成的切割金属栅极结构807的宽度可介于约5nm至约50nm之间。然而可采用任何合适宽度。
此外，虽然上述的切割金属栅极工艺沉积并图案化金属栅极所用的材料，但此仅用于说明而非局限实施例。相反地，亦可采用任何合适工艺，比如在移除虚置栅极213之前形成切割金属栅极结构807，接着在形成切割金属栅极结构807之后形成栅极803所用的材料。所有的这些工艺完全包含于实施例的范畴中。
图9是其他实施例的第二半导体装置900的剖视图。第二半导体装置900与图8A至8C所示的第一半导体装置800类似，然而第二半导体装置900包括第二源极/漏极基底结构901而非第一源极/漏极基底结构401。在一些实施例中，第二源极/漏极基底结构901为未掺杂的硅区。
在一些实施例中，第二源极/漏极基底结构901的形成方法可采用硅所用的前驱物，比如硅烷、二氯硅烷、乙硅烷、或类似物。然而亦可采用其他材料如适于形成第二层123的材料。第二源极/漏极基底结构901未掺杂。在一些实施例中，可采用沉积技术如外延成长、气相外延、分子束外延、上述的组合、或类似技术，以外延成长第二源极/漏极基底结构901。在第二源极/漏极基底结构901形成于第二半导体装置900中的实施例，形成通道界面结构403时未掺杂，接着可在形成源极/漏极区501之中或之后通过扩散工艺掺杂通道界面结构403。
图10是其他实施例的第三半导体装置1000的剖视图。第三半导体装置1000与第一半导体装置800类似，但第三半导体装置1000包括第三源极/漏极基底结构1001而非第一源极/漏极基底结构401。在一些实施例中，第三源极/漏极基底结构1001为反向掺杂区，其掺质的导电形态相反(如p型掺杂)。在第三源极/漏极基底结构1001形成于第三半导体装置1000中的实施例，一开始形成具有p型掺质的通道界面结构403。一旦通道界面结构403具有p型掺质，可采用视情况进行的移除工艺460移除通道界面结构403，如图4B所示的上述内容。
在一些实施例中，第三源极/漏极基底结构1001与通道界面结构403的形成方法可采用硅所用的前驱物如硅烷、二氯硅烷、乙硅烷、或类似物，且可掺杂与源极/漏极区501所用的掺质(如n型掺质)相反形态的掺质(如p型掺质)。然而亦可采用其他材料如适用于形成第三源极/漏极基底结构1001的材料。
在一些实施例中，可轻掺杂(如体积浓度小于1x1021cm-3)p型掺质(如硼氢化物，比如乙硼烷)至第三源极/漏极基底结构1001与通道界面结构403(若形成且在被移除之前)。然而可采用任何合适的p型掺质。在一些实施例中，第三源极/漏极基底结构1001与通道界面结构403(若形成)，其外延成长的方法可采用沉积技术如外延成长、气相外延、分子束外延、上述的组合、或类似方法。
图11显示凹陷轮廓的三种不同实施例，其可形成于寄生通道207中的第一开口301的底部，且其形成方法可采用非等向湿式化学蚀刻、非等向干蚀刻、等向干蚀刻、上述的组合、或类似方法，且可采用任何合适的工艺条件如温度、流速、压力、及/或时间。综上所述，虽然图11显示不同形状的第一开口形成于相同基板101上，但此仅为了方便说明。不同工艺将形成不同形状。若必要的话，当然可遮罩基板101的一部分以形成第一开口301的一者，接着采用分开工艺形成第二形状的第一开口并遮罩第一形状的第一开口。可采用任何合适形状的组合。
非等向湿式化学蚀刻采用溶液(如氢氧化钾、氢氧化四甲基铵、或乙二胺邻苯二酚)于湿蚀刻工艺(如浸入工艺、喷洒工艺、旋转涂布工艺、或类似工艺)中。非等向干蚀刻可采用等离子体源(如四氟化碳、氟化甲烷、溴化氢、氧气、氦气、氩气、上述的组合、或类似物)搭配偏功率进行。等向干蚀刻可采用等离子体源(如三氟化氮、氯气、氢气、氩气、氦气、上述的组合、或类似物)搭配偏功率进行。具体而言，图11显示不同实施例中的第二凹陷轮廓1101、第三凹陷轮廓1103、与第四凹陷轮廓1105。
在具体实施例中，第二凹陷轮廓1101可形成于第一开口301的底部与寄生通道207之中，其形成方法可为采用溶液如氢氧化钾的非等向湿蚀刻。在一些实施例中，非等向湿蚀刻可为湿式浸入技术，其采用合适的工艺条件如温度(比如介于约400℃至约600℃之间)与工艺时间(比如介于约100秒至约1000秒之间)。然而可采用任何合适的温度与时间。在一些实施例中，第二凹陷轮廓1101的浅圆形轮廓具有第三宽度W3(比如介于约3nm至约100nm之间)与第五深度D5(小于第三宽度W3)。然而可采用任何合适宽度与深度以形成第二凹陷轮廓1101。
在另一实施例中，第三凹陷轮廓1103可形成于第一开口301的底部与寄生通道207之中，其形成方法可为采用三氟化氮等离子体源的等向干蚀刻。在一些实施例中，等向干蚀刻可为等离子体蚀刻技术，其采用合适的工艺条件如温度(比如介于约400℃至约600℃之间)、流速、与工艺时间(比如介于约100秒至约1000秒之间)。然而可采用任何合适工艺。在一些实施例中，第三凹陷轮廓1103的尖形轮廓具有第四宽度W4(比如介于约3nm至约100nm之间)与第六深度D6(比如介于约0nm至约80nm之间)。然而可采用任何合适的宽度与深度形成第三凹陷轮廓1103。
在其他实施例中，第四凹陷轮廓1105可形成于第一开口301的底部与寄生通道207中，其形成方法可为采用四氟化碳等离子体源的非等向干蚀刻。在一些实施例中，非等向干蚀刻可为等离子体蚀刻技术，其采用合适的工艺条件如温度(如介于约400℃至约600℃之间)、流速、工艺时间(如介于约100秒至约1000秒之间)、与偏电压。然而可采用任何合适的工艺条件。在一些实施例中，第四凹陷轮廓1105的深圆形轮廓具有第五宽度W5(介于约3nm至约100nm之间)与第七深度D7(介于约0nm至约80nm之间)。然而可采用任何合适的宽度与深度以形成第四凹陷轮廓1105。
图12显示在图3所示的上述凹陷蚀刻工艺350时，可成型于纳米结构313的远端的通道轮廓的五种不同实施例。可采用非等向湿式化学蚀刻、非等向干蚀刻、等向干蚀刻、上述的组合、或类似工艺所采用的材料，并控制工艺条件(如前驱物、温度、流速、压力、偏功率、及/或时间)，以形成多种通道轮廓。具体而言，图12显示五种不同实施例的第二通道轮廓1201、第三通道轮廓1203、第四通道轮廓1205、第五通道轮廓1207、与第六通道轮廓1209。此外，虽然图12所示的不同形状的通道轮廓形成于彼此之上，但此仅为了方便说明。不同工艺可形成不同形状。
非等向湿式化学蚀刻采用溶液(如氢氧化钾、氢氧化四甲基铵、或乙二胺邻苯二酚)于湿蚀刻工艺(如浸入工艺、喷洒工艺、旋转涂布工艺、或类似工艺)中。非等向干蚀刻采用等离子体源如四氟化碳、氟化甲烷、溴化氢、氧气、氦气、氩气、上述的组合、或类似物，并以偏功率进行蚀刻。等向干蚀刻可采用等离子体源如三氟化氮、氯气、氢气、氩气、氦气、上述的组合、或类似物，并以偏功率进行蚀刻。然而可采用任何合适的蚀刻剂组合。
在具体实施例中，第二通道轮廓1201可形成于第一开口301的侧壁的纳米结构313露出的远端，且其形成方法可为采用溶液如氢氧化钾的非等向湿蚀刻。在一些实施例中，可进行等向湿蚀刻，其采用的湿式浸入技术具有合适的工艺温度(比如介于约400℃至约600℃之间)与合适的工艺时间(比如介于约100秒至约1000秒之间)。然而可采用任何合适的温度与时间。在一些实施例中，第二通道轮廓1201朝向第一开口301的中心线延伸的圆形凸出轮廓的第七距离Dist7介于约0nm至约15nm之间。然而可采用任何合适距离以形成第二通道轮廓1201。
在另一实施例中，第三通道轮廓1203可形成于第一开口301的侧壁的纳米结构313露出的远端，且其形成方法可为采用三氟化氮的等向干蚀刻。在一些实施例中，可进行等向干蚀刻，其采用的等离子体产生技术具有合适的工艺温度(比如介于约400℃至约600℃之间)与合适的工艺时间(比如介于约100秒至约1000秒之间)。然而可采用任何合适的温度与时间。在一些实施例中，第三通道轮廓1203朝向第一开口301的中心线的尖形轮廓的第八距离Dist8介于约0nm至约15nm之间。然而可采用任何合适距离以形成第三通道轮廓1203。
在另一实施例中，第四通道轮廓1205可形成于第一开口301的侧壁的纳米结构313露出的远端，其形成方法可为采用蚀刻剂如甲烷的非等向干蚀刻。在一些实施例中，可进行等向干蚀刻，其采用的等离子体产生技术具有合适的工艺温度(比如介于约400℃至约600℃之间)与合适的工艺时间(比如介于约100秒至约1000秒之间)。然而可采用任何合适的温度与时间。在一些实施例中，第四通道轮廓1205的形成方法采用反应性离子蚀刻，其平坦轮廓与第一开口301的侧壁相连。然而可采用任何合适距离以形成第四通道轮廓1205。
在其他实施例中，第五通道轮廓1207可形成于第一开口301的侧壁的纳米结构313露出的远端，且形成方法可为采用等离子体源如三氟化氮的等向干蚀刻。在一些实施例中，等向干蚀刻可采用等离子体产生技术，其合适的工艺温度可介于约400℃至约600℃之间，且其合适的工艺时间可介于约100秒至约1000秒之间。然而可采用任何合适的温度与时间。在一些实施例中，第五通道轮廓1207的尖状轮廓自第一开口301的中心线凹陷第九距离Dist9，其可介于约0nm至约15nm之间。然而可采用任何合适距离以形成第五通道轮廓1207。
在其他实施例中，第六通道轮廓1209可形成于第一开口301的侧壁的纳米结构313露出的远端，且其形成方法可为采用蚀刻剂如三氟化氮的等向干蚀刻。在一些实施例中，可进行等向干蚀刻，其采用的等离子体产生技术具有合适的工艺温度(比如介于约400℃至约600℃之间)与合适的工艺时间(比如介于约100秒至约1000秒之间)。然而可采用任何合适温度与时间。在一些实施例中，第六通道轮廓1209的圆形凹形轮廓自第一开口301的中心线凹入的第十距离Dist10介于约0nm至约15nm之间。然而可采用任何合适距离以形成第六通道轮廓1209。
图13A及13B显示十种不同实施例中，在图4A所示的上述第一沉积工艺450时，可形成与成型于纳米结购313远端的界面轮廓。可调整前驱物流速与形成通道界面结构403所用的材料，以形成多种界面轮廓。具体而言，图13A显示界面轮廓的五种不同实施例，其为晶面受限如第二界面轮廓1301、第三界面轮廓1303、第四界面轮廓1305、第五界面轮廓1307、与第六界面轮廓1309。图13A所示的每一通道界面结构403具有晶面受限的界面结构形成于纳米结构313的远端，且纳米结构313的形状分别具有图12所示的五种通道轮廓。此外，虽然图13A及13B中形成不同形状的界面轮廓于相同基板101上，但此用于方便说明。不同工艺将形成不同形状。
具体而言，图13A显示具有第二通道轮廓1201的纳米结构313的末端(如图12所示)，具有第二界面轮廓1301的通道界面结构403。在实施例中，通道界面结构403的形成方法采用硅前驱物并掺杂n型掺质(如磷化氢)。通过控制前驱物流速至适当流速如介于约10sccm至约2000sccm，通道界面结构403可具有第二界面轮廓1301至第六界面轮廓1309，其具有晶面受限表面。
图13B显示其他实施例中，通道界面结构403的其他五个实施例。图13B与图13A类似，但图13B所示的通道界面结构403具有顺应性成长的成型轮廓，而非晶面受限轮廓。在实施例中，通道界面结构403的形成方法采用硅前驱物，且掺杂n型掺质如磷化氢。通过控制前驱物的流速至合适流速(比如介于约10sccm至约2000sccm)，通道界面结构403可为第七界面轮廓1311至第十一界面轮廓1319的任一者，其具有圆润化的顺应性成长形状。
在一些实施例中，第一源极/漏极基底结构401与源极/漏极区501形成于寄生通道207中，且第一源极/漏极基底结构401的顶部高于寄生通道207。在一些实施例中，第一源极/漏极基底结构401可轻掺杂n型掺质，而源极/漏极区501可重掺杂n型掺质。如此一来，第一源极/漏极基底结构401可提供高电阻层以与底部通道相邻，其可抑制第一半导体装置800的漏电流。此外，可降低第一半导体装置800的漏极井接面的掺质等级，因此可改善第一半导体装置800的漏电流效能。在一些实施例中，可视情况采用原位蚀刻前驱物进行移除工艺460，以蚀刻移除通道界面结构403。如此一来，可增加第一半导体装置800的效能。在一些实施例中，第一源极/漏极基底结构401形成于寄生通道207上并掺杂p型掺质。如此一来，第一半导体装置800所用的空乏区边界可远离彼此，以减少击穿漏电流等级。
在一些实施例中，半导体装置的形成方法，包括：形成开口穿过多层堆叠至基板中；沉积第一半导体材料于开口中；形成第二半导体材料于第一半导体材料上，且第二半导体材料的掺杂不同于第一半导体材料的掺杂；以及移除多层堆叠的多个牺牲层，以形成多个纳米结构的堆叠，且第二半导体材料电性耦接至纳米结构的堆叠。在一实施例中，方法还包括在形成第二半导体材料之前，形成通道界面结构于纳米结构的堆叠远端。在一实施例中，通道界面结构包括第一半导体材料。在一实施例中，沉积第一半导体材料的步骤包括以第一掺质浓度的n型掺质掺杂第一半导体材料，且其中形成第二半导体材料的步骤包括以第二掺质浓度的n型掺质掺杂第二半导体材料，而第二掺质浓度大于第一掺质浓度。在一实施例中，形成第二半导体材料的步骤包括以n型掺质掺杂第二半导体材料，而第一半导体材料未掺杂。在一实施例中，沉积第一半导体材料的步骤包括以p型掺质掺杂第一半导体材料，并以n型掺质掺杂第二半导体材料。在一实施例中，方法还包括在形成第二半导体材料之前，移除通道界面结构。
在其他实施例中，半导体装置的形成方法，包括形成通道于多层结构中；形成开口于通道中，其中形成开口之后沿着开口的侧壁露出多层结构的第一层与第二层，采用硅前驱物以沿着开口的底部形成源极/漏极区的底部结构；以及形成源极/漏极区的顶部结构于源极/漏极区的底部结构上，源极/漏极区的顶部结构包括半导体材料与第一掺质，源极/漏极区的顶部结构的形成方法采用硅前驱物与第一掺质前驱物，且源极/漏极区的顶部结构与底部结构的掺杂不同。在一实施例中，形成源极/漏极区的底部结构的步骤包括沿着第二层的表面形成通道区界面。在一实施例中，形成源极/漏极区的底部结构的步骤包括采用第一掺质前驱物，其中形成源极/漏极区的底部结构之后，源极/漏极区的底部结构具有第二浓度的第一掺质，源极/漏极区的顶部结构具有第一浓度的第一掺质。且第二浓度小于第一浓度。在一实施例中，方法还包括在形成源极/漏极区的顶部结构之前，移除通道区界面。在一实施例中，第一掺质为n型掺质。在一实施例中，形成源极/漏极区的底部结构的步骤包括采用第二掺质前驱物，其中形成源极/漏极区的底部结构之后，源极/漏极区的底部结构具有第二掺质，且第二掺质与第一掺质的导电形态相反。在一实施例中，源极/漏极区的底部结构未掺杂。
在其他实施例中，半导体装置包括多层通道，位于基板上；源极/漏极底部结构，埋置于基板中；以及源极/漏极顶部结构，位于源极/漏极底部结构上并接触源极/漏极底部结构，其中源极/漏极顶部结构与源极/漏极底部结构的掺杂不同。在一实施例中，半导体装置还包括通道界面结构于多层通道的纳米结构与源极/漏极顶部结构之间。在一实施例中，源极/漏极顶部结构为n型掺杂，而源极/漏极底部结构为n型掺杂且小于源极/漏极顶部结构的n型掺杂。在一实施例中，源极/漏极底部结构为未掺杂，而源极/漏极顶部结构为n型掺杂。在一实施例中，源极/漏极底部结构为p型掺杂，而源极/漏极顶部结构为n型掺杂。在一实施例中，源极/漏极底部结构的顶部与多层通道的最底部的纳米结构的底部之间的空间为至少3nm。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明构思与范围，并可在未脱离本发明的构思与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种半导体装置的形成方法，包括：
形成一开口穿过一多层堆叠至一基板中；
沉积一第一半导体材料于该开口中；
形成一第二半导体材料于该第一半导体材料上，且该第二半导体材料的掺杂不同于该第一半导体材料的掺杂；以及
移除该多层堆叠的多个牺牲层，以形成多个纳米结构的堆叠，且该第二半导体材料电性耦接至该些纳米结构的堆叠。
CN202210287067.2A 2021-04-15 2022-03-22 半导体装置的形成方法 Pending CN114975263A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/231,183 2021-04-15
US17/231,183 US20220336677A1 (en) 2021-04-15 2021-04-15 Semiconductor devices and methods of manufacture

Publications (1)

Publication Number Publication Date
CN114975263A true CN114975263A (zh) 2022-08-30

Family

ID=82975654

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210287067.2A Pending CN114975263A (zh) 2021-04-15 2022-03-22 半导体装置的形成方法

Country Status (3)

Country Link
US (1) US20220336677A1 (zh)
CN (1) CN114975263A (zh)
TW (1) TW202243251A (zh)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490345B2 (en) * 2014-01-17 2016-11-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9276064B1 (en) * 2014-11-07 2016-03-01 Globalfoundries Inc. Fabricating stacked nanowire, field-effect transistors
US9564489B2 (en) * 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9647139B2 (en) * 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
CN108573869B (zh) * 2017-03-07 2021-08-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US20190081155A1 (en) * 2017-09-13 2019-03-14 Globalfoundries Inc. Nanosheet transistor with improved inner spacer
US10236217B1 (en) * 2017-11-02 2019-03-19 International Business Machines Corporation Stacked field-effect transistors (FETs) with shared and non-shared gates
US10840358B2 (en) * 2017-11-15 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with source/drain structure having modified shape
US10546957B2 (en) * 2018-01-11 2020-01-28 International Business Machines Corporation Nanosheet FET including all-around source/drain contact
KR102673872B1 (ko) * 2019-03-20 2024-06-10 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Also Published As

Publication number Publication date
TW202243251A (zh) 2022-11-01
US20220336677A1 (en) 2022-10-20

Similar Documents

Publication Publication Date Title
US11664420B2 (en) Semiconductor device and method
TW202020949A (zh) 半導體裝置與其形成方法
US11195717B2 (en) Semiconductor device and method
CN112750775A (zh) 半导体装置的形成方法
US11444177B2 (en) Semiconductor device and method
US20240177998A1 (en) Transistor Gate Structure and Method of Forming
US20240194765A1 (en) Semiconductor Device and Method
US20240145543A1 (en) Semiconductor device and method of forming the same
US20230275123A1 (en) Transistor Source/Drain Regions and Methods of Forming the Same
TWI839692B (zh) 半導體裝置及其製造方法
CN115588687A (zh) 半导体装置的制造方法
US11615965B2 (en) Semiconductor FinFET device and method
TW202243014A (zh) 奈米結構場效電晶體
CN113161353A (zh) 半导体装置
CN114975263A (zh) 半导体装置的形成方法
TWI836346B (zh) 半導體裝置和其形成方法
US20230369428A1 (en) Under epitaxy isolation structure
TWI832300B (zh) 半導體裝置及其形成方法
KR102610582B1 (ko) 알루미늄을 함유하지 않는 일함수 층을 갖는 nfet 및 이를 형성하는 방법
US11901439B2 (en) Semiconductor device and method
US12021116B2 (en) Semiconductor gates and methods of forming the same
US20230317785A1 (en) Source/Drain Regions of Semiconductor Device and Methods of Forming the Same
TWI821698B (zh) 半導體元件及其製造方法
US20230163075A1 (en) Semiconductor Device and Method
US20230369452A1 (en) Semiconductor device structure and methods of forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination