CN109841518A - 包括第一和第二场截止区部分的绝缘栅双极型晶体管和制造方法 - Google Patents

包括第一和第二场截止区部分的绝缘栅双极型晶体管和制造方法 Download PDF

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Abstract

本发明涉及包括第一和第二场截止区部分的绝缘栅双极型晶体管和制造方法。实施例涉及一种在半导体主体中制造绝缘栅双极型晶体管的方法。在半导体衬底上形成第一导电类型的第一场截止区部分。在所述第一场截止区部分上形成所述第一导电类型的第二场截止区部分。在所述第二场截止区部分上形成所述第一导电类型的漂移区。在完成所述绝缘栅双极型晶体管时，沿所述半导体主体的厚度的多于30%的垂直延伸，所述漂移区中的掺杂浓度小于1013 cm‑3。

Description

包括第一和第二场截止区部分的绝缘栅双极型晶体管和制造 方法
技术领域
本公开涉及包括第一和第二场截止区部分的绝缘栅双极型晶体管和制造方法。
背景技术
绝缘栅双极型晶体管（IGBT）被设计成满足多种需求，例如，与操作损耗、阻断电压、关断期间的振荡行为以及宇宙射线鲁棒性有关的多种需求。当通过调整具体布局参数来改进某些器件特性时，这可能导致对其他器件特性的负面影响。因此，IGBT设计可能要求对不同器件特性的需求之间的折衷。
因此，期望的是，改进绝缘栅双极型晶体管以及制造包括场截止区的绝缘栅双极型晶体管半导体的方法，其允许器件特性之间的改进的折衷。
发明内容
本公开涉及一种在半导体主体中制造绝缘栅双极型晶体管的方法。所述方法包括：在半导体衬底上形成第一导电类型的第一场截止区部分。所述方法进一步包括：在所述第一场截止区部分上形成所述第一导电类型的第二场截止区部分。所述方法进一步包括：在所述第二场截止区部分上形成所述第一导电类型的漂移区。在完成所述绝缘栅双极型晶体管时，沿所述半导体主体的厚度的多于30%的垂直延伸，所述漂移区中的掺杂浓度小于1013 cm-3。
本公开涉及一种绝缘栅双极型晶体管。所述绝缘栅双极型晶体管包括半导体主体中的第一导电类型的漂移区。所述绝缘栅双极型晶体管进一步包括所述半导体主体中的所述第一导电类型的第一场截止区部分。所述绝缘栅双极型晶体管进一步包括：所述半导体主体中的所述第一导电类型的第二场截止区部分，处于所述漂移区与所述第一场截止区部分之间。沿所述半导体主体的厚度的多于30%的垂直延伸，所述漂移区中的掺杂浓度小于1013 cm-3。
在阅读以下详细描述时并且在查看附图时，本领域技术人员将认识到附加特征和优势。
附图说明
附图被包括以提供对本发明的进一步理解，且被并入到本说明书中并构成本说明书的部分。附图图示了本发明的实施例，且与描述一起服务于解释本发明的原理。随着本发明的其他实施例和预期的优势通过参考以下详细描述变得更好理解，它们将被容易地领会。
图1是图示了制造绝缘栅双极型晶体管的示例的流程图。
图2至4是图示了绝缘栅双极型晶体管的示例的横截面视图。
图5是图示了关断能量损耗Eoff相对于由IGBT的集电极-发射极饱和电压Vcesat量化的传导损耗的变化的示意曲线图。
图6是图示了针对IGBT的不同集电极-发射极电压电平的、集电极-发射极电压Vce相对于时间的变化的曲线图。
图7是图示了故障次数FIT率小时相对于IGBT的集电极电压Vce的变化的曲线图。
具体实施方式
在以下详细描述中，参考附图，这些附图形成以下详细描述的部分，并且在这些附图中作为图示而示出了其中可实践本公开的具体实施例。应当理解，可以利用其他实施例，并且在不脱离本发明的范围的情况下可以作出结构或逻辑改变。例如，针对一个实施例而图示或描述的特征可以在其他实施例上使用或结合其他实施例而使用，以产生又一实施例。意图在于，本公开包括这种修改和变型。使用不应被理解为限制所附权利要求的范围的具体语言来描述示例。附图不是按比例绘制的，而是仅用于图示性目的。为了清楚，已经通过不同附图中的对应附图标记来指明相同元件，如果未以其他方式声明的话。
术语“具有”、“包含”、“包括”、“含有”等等是开放的，并且这些术语指示存在所声明的结构、元件或特征，但不排除存在附加元件或特征。冠词“一”、“一个”或“该”意图包括复数以及单数，除非上下文以其他方式清楚地指示。
术语“电耦合”包括：被适配用于信号传输的一个或多个居间元件可以存在于电耦合元件之间，这些电耦合元件例如是在第一状态中暂时提供低欧姆连接且在第二状态中暂时提供高欧姆电解耦的元件。
各图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意指比 “n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。相同相对掺杂浓度的掺杂区不必然具有相同绝对掺杂浓度。例如，两个不同“n”掺杂区可以具有相同或不同的绝对掺杂浓度。如本说明书中使用的术语“水平的”意图描述与半导体衬底或主体的第一表面或主表面基本上平行的取向。这可以是例如晶片或管芯的表面。
如本说明书中使用的术语“垂直的”意图描述基本上与第一表面垂直（即，与半导体衬底或主体的第一表面的法线方向平行）布置的取向。
在本说明书中，半导体衬底或半导体主体的第二表面被视为由下表面或背侧表面形成，而第一表面被视为由半导体衬底的上表面、前表面或主表面形成。如本说明书中使用的术语“在……上面”和“在……下面”因而描述一结构特征对另一结构特征的相对位置。
在本说明书中，n掺杂被称作第一导电类型，而p掺杂被称作第二导电类型。可替换地，可以利用相反掺杂关系形成半导体器件，使得第一导电类型可以是p掺杂的并且第二导电类型可以是n掺杂的。
图1是用于图示在半导体主体中制造绝缘栅双极型晶体管的方法1000的示意流程图。半导体主体具有相反的第一和第二表面（例如，前表面和后表面），并可以包括除其他以外且例如半导体衬底和一个或多个功能层，诸如该半导体衬底上的（一个或多个）场截止区和漂移区。在绝缘栅双极型晶体管的处理期间，半导体主体的厚度可能由于层在半导体衬底上的沉积而增大。
将领会的是，尽管下面将方法1000图示和描述为一系列动作或事件，但这种动作或事件的所图示的排序不应在限制意义上解释。例如，一些动作可以按不同次序和/或与除本文图示和/或描述的那些动作或事件外的其他动作或事件同时发生。附加地，可能不是所有所图示的动作都是实现本文中的公开内容的实施例的一个或多个方面所必需的。而且，可以在一个或多个分离的动作和/或阶段中实施本文描绘的动作中的一个或多个。
工艺特征S100包括：在半导体衬底上形成第一导电类型的第一场截止区部分。在一个或多个实施例中，可以使用层生长工艺，例如液相外延（LPE）、分子束外延（MBE）或化学气相沉积（CVD）。在一个或多个实施例中，可以使用层生长工艺期间的原位掺杂，以完全或部分设定第一场截止区部分中的目标掺杂分布。一个或多个掺杂工艺（例如，扩散和/或离子注入工艺）可以跟随以设定第一场截止区部分中的掺杂分布。在一个或多个实施例中，可以使用质子注入和退火以设定第一场截止区部分中的掺杂分布。可以在处理IGBT元件（诸如，第一表面（例如，半导体主体的前表面）处的主体、源极、栅极中的一个或多个）之后通过第二表面（例如，半导体主体的后表面）实施一个或多个质子注入。
半导体衬底可以是半导体晶片，例如硅晶片。在一个或多个实施例中，半导体晶片是由提拉法（Czochralski）生长工艺获得的硅晶片，例如，磁提拉法（MCZ）硅晶片。根据其他实施例，半导体衬底可以具有另一单晶半导体材料，诸如碳化硅SiC、砷化镓GaAs、氮化镓GaN、或者另一AIIIBV半导体、锗Ge或硅锗晶体SiGe。
工艺特征S110包括：在第一场截止区部分上形成第一导电类型的第二场截止区部分。类似于第一场截止区部分，在一个或多个实施例中，可以使用层生长工艺（例如，液相外延（LPE）、分子束外延（MBE）或化学气相沉积（CVD））以形成第二场截止区部分。在一个或多个实施例中，可以使用层生长工艺期间的原位掺杂以完全或部分设定第二场截止区部分中的目标掺杂分布。一个或多个掺杂工艺（例如，扩散和/或离子注入工艺）可以跟随以设定第一场截止区部分中的掺杂分布。在一个或多个实施例中，可以使用质子注入和退火以设定第二场截止区部分中的掺杂分布。可以在处理IGBT元件（诸如，第一表面（例如，半导体主体的前表面）处的主体、源极、栅极中的一个或多个）之后通过第二表面（例如，半导体主体的后表面）实施一个或多个质子注入。在一个或多个实施例中，可以在同一个层生长设备中（例如，在诸如低压或大气压化学气相沉积（LPCVD或APCVD）室之类的同一个层生长反应器中）形成第一和第二场截止区部分。
在一个或多个实施例中，通过原位掺杂来设定第二场截止区部分中的最大掺杂浓度。
在一个或多个实施例中，通过由掺杂剂离子的注入以及激活导致的掺杂峰值（例如，由质子注入和退火导致的氢相关施主）来设定第二场截止区部分中的最大掺杂浓度。
在一个或多个实施例中，设定第二场截止区部分中的掺杂浓度包括：在4μm至15μm的范围中设定沿第二场截止区部分的垂直延伸的恒定掺杂分布。恒定掺杂分布可以是通过例如层生长期间的原位掺杂来设定的，且可以使得能够使关断操作期间的电场强度松弛并减少振荡行为。
在一个或多个实施例中，方法1000进一步包括：在5至30的范围中设定第一场截止区部分中的平均掺杂浓度与第二场截止区部分中的平均掺杂浓度之比，从而允许在IGBT的操作条件期间停止空间电荷区向第二表面（例如，半导体主体的后表面）的扩充。
工艺特征S120包括：在第二场截止区部分上形成第一导电类型的漂移区。在完成绝缘栅双极型晶体管时，沿半导体主体的厚度的多于30%或多于40%或甚至多于50%的垂直延伸，将漂移区中的掺杂浓度设定为小于1013 cm-3。因此，该垂直延伸对应于在绝缘栅双极型晶体管的处理完成之后作为半导体主体的厚度的至少30%的漂移区中的垂直区段。因此，半导体主体的厚度对应于在完成绝缘栅双极型晶体管时半导体主体的相反表面之间的垂直距离。
在一个或多个实施例中，漂移区中的掺杂浓度是通过使掺杂气体入口关闭的外延生长设备的本底掺杂来设定的。从而，可以降低漂移区中的掺杂浓度。
在一个或多个实施例中，设定漂移区中的掺杂浓度进一步包括反向掺杂。通过反向掺杂，可以进一步降低漂移区中的掺杂浓度。在一个或多个实施例中，第一和第二场截止区部分以及漂移区是在同一个外延生长设备中形成的。例如，这可以允许相对于彼此更精确地设定漂移区以及第一和第二场截止区部分的掺杂浓度，从而使得能够在器件的各种操作模式期间更精确地设定电场分布。
在一个或多个实施例中，在第二场截止区部分和漂移区的形成之间利用H2气体净化外延生长设备，例如，生长室或生长反应器。利用H2的净化用于在第二场截止区部分和漂移区的形成之间清洗生长室或生长反应器，从而使得能够在第二场截止区部分中的掺杂浓度与漂移区中的相对较小掺杂浓度之间进行更精确且更陡的过渡。
在一个或多个实施例中，在50至500或者20至1000的范围中设定第二场截止区部分中的最大掺杂浓度与漂移区中的最小掺杂浓度之比。第二场截止区部分允许在IGBT的关断操作期间减慢空间电荷区经过第二场截止区部分且进入第一场截止区部分的扩充。
在一个或多个实施例中，第一场截止区部分与第二场截止区部分之间的过渡区中的掺杂浓度分布的梯度被设定为小于1020个掺杂剂原子/cm-4。第二场截止区部分与漂移区之间的过渡区中的掺杂浓度分布的梯度还可以被设定为小于1020个掺杂剂原子/cm-4。这可以允许改进的软度。
在一个或多个实施例中，q1等于沿第一场截止区部分的垂直延伸的离子化掺杂剂电荷的积分，并且q2等于沿第二场截止区部分的垂直延伸的离子化掺杂剂电荷的积分，并且第一和第二场截止区部分的掺杂浓度分布被调整以在从1至8的范围中设定q2与q1之比。
q1与q2之和可以被设定为小于半导体主体的击穿电荷，从而实现第一和第二场截止区部分的有效场截止功能。在一个或多个实施例中，q1被设定为小于半导体主体的击穿电荷的60%。
在一个或多个实施例中，该方法进一步包括：通过从与第一表面相反的半导体主体的第二表面移除半导体衬底的材料来对半导体主体进行薄化。可以通过使用机械材料移除（例如，研磨和抛光）、化学蚀刻、等离子体蚀刻或激光消融来实施材料移除。在一个或多个实施例中，在第一表面处形成IGBT掺杂区之后（例如，在第一表面处形成源区和体区之后，或者在第一表面处形成（一个或多个）栅电极和（一个或多个）栅电介质之后）实施薄化。在一个或多个实施例中，例如，在与第一表面相反的第二表面处的掺杂剂离子的离子注入之前（例如，在注入构成IGBT的第二形成的后侧发射区的掺杂剂离子之前），或者在用于设定第一场截止区部分中的掺杂分布的掺杂剂离子的离子注入之前或之后，实施薄化。
在一个或多个实施例中，方法1000进一步包括：将漂移区的顶部分中的掺杂浓度设定为漂移区的最小掺杂浓度的多于5倍大。例如，这可以允许将一侧上的漂移区的顶部分中的漂移区浓度和另一侧上的漂移区的块和较低部分中的漂移区浓度解耦，该顶部分可能对沟道区特性（诸如，阈值电压）或对边缘端接区中的电压阻断能力有影响，该块和较低部分可能对宇宙射线鲁棒性和操作损耗有影响。
在一些实施例中，IGBT是具有下述各项的功率IGBT：大于1A额定最大负载电流，以及大于300V或大于400V或大于600V或大于650V或大于900V或大于1000V或大于1200V或大于1600V或大于1700V或大于3300V或大于4500V（例如，6500V）的额定负载端子到负载端子击穿电压。
图2是用于图示绝缘栅双极型晶体管1001的示例的半导体主体100的横截面视图。图2中图示的IGBT 1001的形成可以包括例如参考图1中图示的方法1000的流程图描述的工艺特征S100至S120。
IGBT 1001包括半导体主体100中的n-掺杂漂移区102。IGBT 1001进一步包括半导体主体100中的第一n掺杂场截止区部分104。IGBT 1000进一步包括漂移区102与第一场截止区部分104之间的第二n掺杂场截止区部分106。沿半导体主体100的厚度的多于30%的垂直延伸，漂移区中的掺杂浓度小于1013 cm-3。
IGBT 1001进一步包括邻接第一表面108的IGBT顶单元部分110。在IGBT顶单元部分中，可以在任何期望顶单元设计中形成源区、体区、体接触区和进一步掺杂半导体区。取决于具体顶单元设计，可以部分或完全在顶单元部分110中布置包括（一个或多个）栅电极和可选场电极的沟槽。在包括平面栅电极的顶单元设计中，例如，可以在第一表面108处在半导体主体100上形成（一个或多个）栅电介质和（一个或多个）栅电极。取决于具体顶单元设计中，漂移区102可以延伸直到第一表面108，例如在平面栅IGBT中。
IGBT 1001进一步包括与第一表面108相反的半导体主体100的第二表面114处的p+掺杂发射区112。在一个或多个实施例中，IGBT是逆导型的（即，逆导型绝缘栅双极型晶体管（RC IGBT）），且进一步包括p+掺杂发射区112的部分之间的邻接第二表面114的n+掺杂区。
IGBT 1001进一步包括第一负载端子接触部L1，其在第一表面108处电耦合到半导体主体100。IGBT进一步包括控制端子接触部C，其在第一表面108处电耦合到控制电极，例如平面或沟槽栅结构中的栅电极。IGBT进一步包括第二负载端子接触部L2，其在半导体主体100的第二表面114处电耦合到p+掺杂发射区112。接触部中的每一个可以包括一个或多个导电材料，例如金属、合金、硅化物或高度掺杂半导体材料。
沿与IGBT 1001相关联的半导体主体100的深度d的阻断电压Vb处的电场强度的所仿真的分布由c1标示。与具有漂移区中的较大掺杂浓度以及较大衬底厚度的IGBT的相当示例相关联的阻断电压Vb处的电场强度的所仿真的分布由c2标示。沿半导体主体100的厚度的多于30%的垂直延伸将漂移区102中的掺杂浓度降低到小于1013 cm-3的浓度值允许：由于电场梯度的减小且由于漂移区102中的电场峰值强度的减小，通过维持宇宙射线鲁棒性来减小半导体主体100的厚度。与分布c2相关联的IGBT的电场峰值强度Ep2大于与分布c1相关联的IGBT的电场峰值强度Ep1。由于IGBT 1001的漂移区102中的较小电场梯度，与阻断电压Vb处的分布c1相关联的IGBT 1001的空间电荷区的延伸小于与阻断电压Vb的与分布c2相关联的IGBT的空间电荷区的延伸。
在一个或多个实施例中，IGBT 1001进一步包括漂移区102的顶部分中（例如，漂移区102的与平面栅结构或沟槽栅结构的栅电介质邻接的区中）的掺杂浓度，其是漂移区102的最小掺杂浓度的多于2倍大。例如，这可以允许将一侧上的漂移区的顶部分中的漂移区浓度和另一侧上的漂移区的块和较低部分中的漂移区浓度解耦，该顶部分可能对沟道区特性（诸如，阈值电压）或对边缘端接区中的电压阻断能力有影响，该块和较低部分可能对宇宙射线鲁棒性和操作损耗有影响。
图3是图示了绝缘栅双极型晶体管1002的示例的半导体主体100的横截面视图。图3中图示的IGBT 1002的形成可以包括例如参考图1中图示的方法1000的流程图描述的工艺特征S100至S120。图2中图示的IGBT 1001和图3中图示的IGBT 1002关于结构特征（诸如，可如参考图1中图示的方法1000描述的那样制造的漂移区102以及第一和第二场截止区部分104、106）的存在而言类似。
沿半导体主体100的厚度的多于30%的垂直延伸，漂移区102的掺杂浓度小于1013cm-3。第一场截止区部分104中的最大掺杂浓度由第一掺杂峰值P1确定。第一掺杂峰值P1可以是通过离子注入和激活（例如，通过质子注入和退火）来形成的。第一掺杂峰值P1服务于停止可在阻断电压模式或开关模式期间出现的高阻断电压处的空间电荷区的扩充。第二场截止区部分106中的最大掺杂浓度由第二掺杂峰值P2确定。第二掺杂峰值P2可以是通过例如外延或离子注入和激活（例如，通过质子注入和退火）来形成的。第二掺杂峰值P2服务于减慢空间电荷区在去往第二表面114的方向上进入场截止区的扩充。IGBT 1002进一步包括第一和第二掺杂峰值P1、P2之间的沿第二场截止区部分106的垂直延伸的均匀或恒定掺杂分布区段116。均匀或恒定掺杂分布区段116可以是通过例如层生长期间的原位掺杂来形成的。均匀或恒定掺杂分布区段116的厚度可以处于例如4μm至55μm的范围中。均匀或恒定掺杂分布区段116服务于使得能够使关断期间的电场强度松弛并减少振荡行为。在一个或多个实施例中，恒定掺杂分布区段116的掺杂浓度与漂移区102的掺杂浓度之比在20与1000之间的范围内变动。在一个或多个实施例中，第一掺杂峰值P1的掺杂浓度与恒定掺杂分布区段116的掺杂浓度之比在10与104之间的范围内变动。
IGBT 1002进一步包括漂移区102的顶部分118中（例如，漂移区102的与平面栅结构或沟槽栅结构的栅电介质邻接的区中）的掺杂浓度，其大于漂移区102的最小掺杂浓度。在图3中图示的示例中，顶部分118中的掺杂浓度处于1×1013 cm-3与5×1014 cm-3之间的范围中。顶部分可以具有例如2μm至15μm的范围中或3μm至10μm的范围中的垂直延伸。这可以允许将一侧上的漂移区的顶部分中的漂移区浓度和另一侧上的漂移区的块和较低部分中的漂移区浓度解耦，该顶部分可能对沟道区特性（诸如，阈值电压）有影响，该块和较低部分可能对宇宙射线鲁棒性和操作损耗有影响。
在一个或多个实施例中，恒定掺杂分布区段116与第一掺杂峰值P1之间的第一过渡区120中的掺杂浓度分布的梯度被设定为小于1020个掺杂剂原子/cm-4。同样地，恒定掺杂分布区段116与漂移区102之间的第二过渡区121中的掺杂浓度分布的梯度也可以被设定为小于1020个掺杂剂原子/cm-4。这可以允许改进的软度。
图4是图示了绝缘栅双极型晶体管1003的示例的半导体主体100的横截面视图。图4中图示的IGBT 1003的形成可以包括例如参考图1中图示的方法1000的流程图描述的工艺特征S100至S120。图2中图示的IGBT 1001和图4中图示的IGBT 1003关于结构特征（诸如，可如参考图1中图示的方法1000描述的那样制造的漂移区102以及第一和第二场截止区部分104、106的结构特征）的存在而言类似。
除图3中图示的IGBT 1002的结构元件外，IGBT 1003包括第二漂移区部分106中的第三掺杂峰值P3。第三掺杂峰值P3被布置在第一掺杂峰值P1与第二掺杂峰值P2之间，且可以是通过离子注入和激活（例如，通过质子注入和退火）来形成的。第三掺杂峰值P3可以服务于调整关断期间的过电压峰值。第一掺杂峰值P1与第三掺杂峰值P3之间的掺杂浓度c可以是例如均匀的或恒定的。同样地，第一掺杂峰值P1与第三掺杂峰值P3之间的掺杂浓度c可以是例如均匀的或恒定的。
图2和3中图示的分布是相等电压等级的IGBT的仿真分布。图4提及1200V或更高的电压等级，但图3中的掺杂分布还可以在更高电压等级（例如，直到6.5 kV）处使用。
图5是图示了关断能量损耗Eoff相对于由集电极-发射极饱和电压Vcesat量化的传导损耗的变化的示意曲线图。与通过参考方法1000的流程图描述的工艺特征S100至S120而制造的IGBT相关联的数据点由I1标示。由I1标示的IGBT的半导体主体的厚度比由Iref标示的参考IGBT的厚度小17%。参考IGBT的漂移区中的掺杂浓度大于1013 cm-3。通过参考方法1000的流程图描述的工艺特征S100至S120而制造的IGBT允许减小开关和传导损耗。开关和传导损耗的改进不导致振荡行为和宇宙射线鲁棒性的恶化，如将参考图6和7图示的那样。图6的曲线图图示了针对不同集电极-发射极电压电平的、集电极-发射极电压Vce相对于时间的变化。由I1标示的IGBT和由Iref标示的参考IGBT示出了类似的振荡行为。图7的曲线图图示了作为109个器件小时中的故障率的度量的故障次数FIT率相对于集电极电压Vce的变化。由I1标示的IGBT和由Iref标示的参考IGBT示出了类似的FIT行为，其中由I1标示的IGBT稍微占优。
尽管本文已经图示和描述了具体实施例，但本领域技术人员将领会，在不脱离本发明的范围的情况下，可以用多种可替换和/或等同实现方式替代所示出和描述的具体实施例。本申请意图覆盖本文讨论的具体实施例的任何适配或变型。因此，意图在于，本发明仅受权利要求及其等同物限制。

Claims (29)

1.一种在半导体主体中制造绝缘栅双极型晶体管的方法，所述方法包括：
在半导体衬底上形成第一导电类型的第一场截止区部分；
在所述第一场截止区部分上形成所述第一导电类型的第二场截止区部分；以及
在所述第二场截止区部分上形成所述第一导电类型的漂移区，其中在完成所述绝缘栅双极型晶体管时，沿所述半导体主体的厚度的多于30%的垂直延伸，所述漂移区中的掺杂浓度小于1013 cm-3。
2.如权利要求1所述的方法，其中所述漂移区中的掺杂浓度是在所述漂移区的形成期间通过使所有掺杂气体入口关闭的外延生长设备的本底掺杂来设定的。
3.如权利要求1所述的方法，其中设定所述漂移区中的掺杂浓度包括反向掺杂。
4.如前述权利要求中任一项所述的方法，其中所述第二场截止区部分和所述漂移区是在相同外延生长设备中形成的，并且所述外延生长设备是在所述第二场截止区部分和所述漂移区的形成之间利用H2气体净化的。
5.如权利要求1所述的方法，其中所述第二场截止区部分中的最大掺杂浓度与所述漂移区中的最小掺杂浓度之比是在50至1000的范围中设定的。
6.如前述权利要求中任一项所述的方法，其中所述第二场截止区部分中的最大掺杂浓度是通过原位掺杂来设定的。
7.如权利要求1至5中任一项所述的方法，其中所述第二场截止区部分中的最大掺杂浓度是通过由掺杂剂离子的注入以及激活导致的掺杂峰值或者通过原位掺杂来设定的。
8.如权利要求6至7中任一项所述的方法，其中设定所述第二场截止区部分中的掺杂浓度包括：在4μm至55μm的厚度范围中设定沿所述第二场截止区部分的垂直延伸的恒定掺杂分布。
9.如权利要求8所述的方法，其中所述恒定掺杂分布的掺杂浓度与所述漂移区的最小掺杂浓度之比在20与1000之间的范围内变动。
10.如前述权利要求中任一项所述的方法，进一步包括：将所述漂移区的顶部分中的掺杂浓度设定为所述漂移区的最小掺杂浓度的多于2倍大。
11.如前述权利要求中任一项所述的方法，其中所述第一场截止区部分与所述第二场截止区部分之间的过渡区中的掺杂浓度分布的梯度被设定为小于1020 cm-4。
12.如前述权利要求中任一项所述的方法，其中q1等于沿所述第一场截止区部分的垂直延伸的离子化掺杂剂电荷的积分，并且q2等于沿所述第二场截止区部分的垂直延伸的离子化掺杂剂电荷的积分，并且所述第一和第二场截止区部分的掺杂浓度分布被调整以在从1至8的范围中设定q2与q1之比。
13.如权利要求12所述的方法，其中q1与q2之和被设定为小于所述半导体主体的击穿电荷。
14.如权利要求12或13所述的方法，其中q1被设定为小于所述半导体主体的击穿电荷的60%。
15.如前述权利要求中任一项所述的方法，进一步包括：通过从与所述第一表面相反的所述半导体主体的第二表面移除所述半导体衬底的材料来对所述半导体主体进行薄化。
16.如前述权利要求中任一项所述的方法，其中形成所述第一场截止区部分包括外延生长工艺。
17.如前述权利要求中任一项所述的方法，其中形成所述第二场截止区部分包括外延生长工艺。
18.如前述权利要求中任一项所述的方法，其中形成所述漂移区包括外延生长工艺。
19.一种绝缘栅双极型晶体管，包括：
半导体主体中的第一导电类型的漂移区；
所述半导体主体中的所述第一导电类型的第一场截止区部分；
所述半导体主体中的所述第一导电类型的第二场截止区部分，处于所述漂移区与所述第一场截止区部分之间；并且其中
沿所述半导体主体的厚度的多于30%的垂直延伸，所述漂移区中的掺杂浓度小于1013cm-3。
20.如权利要求19所述的绝缘栅双极型晶体管，其中所述第二场截止区部分中的最大掺杂浓度与所述漂移区中的最小掺杂浓度之比处于20至1000的范围中。
21.如权利要求19至20中任一项所述的绝缘栅双极型晶体管，其中所述第二场截止区部分中的最大掺杂浓度是注入分布或原位掺杂分布的掺杂峰值。
22.如权利要求19至21中任一项所述的绝缘栅双极型晶体管，其中沿所述第二场截止区部分的垂直延伸的掺杂浓度在从4μm至55μm的厚度范围中恒定。
23.如权利要求22所述的绝缘栅双极型晶体管，其中所述第二场截止区部分中的最大掺杂浓度是：位于所述漂移区与所述第二场截止区部分中的恒定掺杂分布之间的原位掺杂分布或注入分布的掺杂峰值。
24.如权利要求22至23中任一项所述的绝缘栅双极型晶体管，其中所述第二场截止区部分中的恒定掺杂分布的掺杂浓度与所述漂移区的最小掺杂浓度之比在20与1000之间的范围内变动。
25.如权利要求19至24中任一项所述的绝缘栅双极型晶体管，其中所述漂移区中的顶部分中的掺杂浓度是所述漂移区的最小掺杂浓度的多于2倍大。
26.如权利要求19至25中任一项所述的绝缘栅双极型晶体管，其中所述第一场截止区部分与所述第二场截止区部分之间的过渡区中的掺杂浓度分布的梯度小于1020 cm-4。
27.如权利要求19至26中任一项所述的绝缘栅双极型晶体管，其中q1等于沿所述第一场截止区部分的垂直延伸的离子化掺杂剂电荷的积分，并且q2等于沿所述第二场截止区部分的垂直延伸的离子化掺杂剂电荷的积分，并且所述第一和第二场截止区部分的掺杂浓度分布被调整以在从1至8的范围中设定q2与q1之比。
28.如权利要求27所述的绝缘栅双极型晶体管，其中q1与q2之和被设定为小于所述半导体主体的击穿电荷。
29.如权利要求27或28所述的绝缘栅双极型晶体管，其中q1被设定为小于所述半导体主体的击穿电荷的60%。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725312A (zh) * 2020-06-05 2020-09-29 安徽瑞迪微电子有限公司 一种高性能半导体功率器件及其制造方法
CN112582469A (zh) * 2019-09-29 2021-03-30 比亚迪半导体股份有限公司 衬底、半导体器件及其制备方法
CN113471273A (zh) * 2020-03-31 2021-10-01 比亚迪半导体股份有限公司 绝缘栅双极型晶体管及制备方法、电子设备

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7067636B2 (ja) 2018-10-18 2022-05-16 富士電機株式会社 半導体装置および製造方法
JP7415913B2 (ja) * 2020-12-28 2024-01-17 三菱電機株式会社 半導体装置及びその製造方法
JP7513668B2 (ja) * 2022-07-29 2024-07-09 住重アテックス株式会社 半導体装置および半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150069462A1 (en) * 2012-03-23 2015-03-12 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
US20160020298A1 (en) * 2013-03-28 2016-01-21 Abb Technology Ag Method for manufacturing an Insulated Gate Bipolar Transistor
US20160284825A1 (en) * 2014-06-12 2016-09-29 Fuji Electric Co., Ltd. Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2820024B2 (ja) * 1994-03-04 1998-11-05 信越半導体株式会社 シリコン半導体素子製造用基板の製造方法
US6271061B1 (en) 1997-12-03 2001-08-07 Stmicroelectronics S.R.L. Fabrication of insulated gate bipolar devices
DE102004047749B4 (de) * 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
DE102006046845B4 (de) 2006-10-02 2013-12-05 Infineon Technologies Austria Ag Halbleiterbauelement mit verbesserter Robustheit
JP2009130266A (ja) * 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
JP5874723B2 (ja) 2011-05-18 2016-03-02 富士電機株式会社 半導体装置および半導体装置の製造方法
US20130277793A1 (en) * 2012-04-24 2013-10-24 Fairchild Korea Semiconductor, Ltd. Power device and fabricating method thereof
US8975136B2 (en) * 2013-02-18 2015-03-10 Infineon Technologies Austria Ag Manufacturing a super junction semiconductor device
DE102015102138B4 (de) * 2015-02-13 2017-02-02 Infineon Technologies Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102016111844A1 (de) 2016-06-28 2017-12-28 Infineon Technologies Ag Leistungshalbleitervorrichtung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150069462A1 (en) * 2012-03-23 2015-03-12 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
US20160020298A1 (en) * 2013-03-28 2016-01-21 Abb Technology Ag Method for manufacturing an Insulated Gate Bipolar Transistor
US20160284825A1 (en) * 2014-06-12 2016-09-29 Fuji Electric Co., Ltd. Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582469A (zh) * 2019-09-29 2021-03-30 比亚迪半导体股份有限公司 衬底、半导体器件及其制备方法
CN113471273A (zh) * 2020-03-31 2021-10-01 比亚迪半导体股份有限公司 绝缘栅双极型晶体管及制备方法、电子设备
CN111725312A (zh) * 2020-06-05 2020-09-29 安徽瑞迪微电子有限公司 一种高性能半导体功率器件及其制造方法

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