CN109802034A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置结构包括：一半导体基底及一下电极位于半导体基底上。半导体装置结构还包括：一第一氧化层位于下电极上；一第二氧化层位于第一氧化层上；及一第三氧化层位于第二氧化层上。第二氧化层内的氧离子键合较第一氧化层内的氧离子键合更为紧密。半导体装置结构还包括一上电极位于第三氧化层上。

Description

半导体装置及其制造方法
技术领域
本发明实施例是关于一种半导体技术，且特别涉及一种半导体装置结构。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。而IC材料和设计方面的技术进展也已经产生了多个IC世代。每一世代IC都比前一世代IC具有更小和更复杂的电路。
在IC演进的过程中，功能密度(即，每芯片面积的内连装置的数量)普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小部件(或线))却减小。这种按比例缩小工艺通常因生产效率提高及相关成本降低而带来了益处。
上述按比例缩小工艺也增加了处理和制造IC的复杂度，而顺应这些发展，IC制造及加工需要类似的演变。
然而，这些技术进展却增加了工艺及IC制造的复杂度。由于特征部件的尺寸持续缩小，因而制造加工不断变得更加难以实施。因此，在尺寸越来越小的情形下，制造可靠的半导体装置成为一种挑战。
发明内容
一种半导体装置结构，包括︰一半导体基底；一下电极，位于半导体基底上；一第一氧化层，位于下电极上，其中第一氧化层含有一第一元素及不同于第一元素的一第二元素，第一元素是选自一第一元素群中的一种元素，第一元素群包括：铝、硅、钽、钇及钒，而第二元素是选自一第二元素群中的一种元素，第二元素群包括：锆、铪、钛、镧及钽；一第二氧化层，位于第一氧化层上，其中第二氧化层含有一第三元素及不同于第三元素的一第四元素，第三元素是选自第一元素群中的一种元素，而第四元素是选自第二元素群中的一种元素；一第三氧化层，位于第二氧化层上，其中第三氧化层含有一第五元素及不同于第五元素的一第六元素，第五元素是选自第一元素群中的一种元素，而第六元素是选自第二元素群中的一种元素，第二氧化层内的第三元素的原子浓度大于第一氧化层内的第一元素的原子浓度，且第二氧化层内的第三元素的原子浓度大于第三氧化层内的第五元素的原子浓度；以及一上电极，位于第三氧化层上。
一种半导体装置结构，包括︰一半导体基底；一下电极，位于半导体基底上；一存储部件，位于下电极上，以及一上电极，位于第三可变电阻区上；其中存储部件包括：一第一可变电阻区，位于下电极上；一第二可变电阻区，位于第一可变电阻区上；以及一第三可变电阻区，位于第二可变电阻区上，其中第一可变电阻区、第二可变电阻区及第三可变电阻区的任一者由含一第一元素及一第二元素的氧化材料形成，第一元素与氧的键合强度大于第二元素与氧的键合强度，第二可变电阻区中第一元素的原子浓度大于第一可变电阻区的第一元素的原子浓度，第二可变电阻区中第一元素的原子浓度大于第三可变电阻区的第一元素的原子浓度。
一种半导体装置结构，包括：一半导体基底；一下电极，位于半导体基底上；一第一氧化层，位于下电极上；一第二氧化层，位于第一氧化层上；一第三氧化层，位于第二氧化层上；以及一上电极，位于第三氧化层上；其中第二氧化层内的氧离子键合较第一氧化层内的氧离子键合更为紧密。
附图说明
图1A至1J是示出根据一些实施例形成半导体装置结构的各个不同工艺阶段的剖面示意图。
图2是示出根据一些实施例的半导体装置结构的剖面示意图。
图3是示出根据一些实施例的半导体装置结构的剖面示意图。
图4是示出根据一些实施例的半导体装置结构的剖面示意图。
图5是示出根据一些实施例的半导体装置结构的剖面示意图。
图6是示出根据一些实施例的半导体装置结构的剖面示意图。
附图标记说明
100半导体基底
102、130介电层
104、108、110、132阻障层
106导电特征部件
109开口
112、120导电层
113、114、116可变电阻层
118盖层
122、122’掩模部件
124、128保护层
126保护部件
134特征部件。
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号和/或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例和/或配置之间的关系。
再者，在空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上”等等在此处是用以容易表达出本说明书中所示出的附图中组件或特征部件与另外的组件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。
以下说明本公开的一些实施例。可提供附加的操作步骤于进行所述实施例的制造阶段之前、期间或之后。某些所述的制造阶段可于不同实施例中被取代或移除。附加的特征部件可加入于半导体装置结构中。以下所述的某些特征部件可于不同实施例中被取代或移除。尽管所述的一些实施例以特定顺序进行操作步骤，然而这些操作步骤可以另一合理的顺序来进行。
图1A至1J是示出根据一些实施例形成半导体装置结构的各个不同工艺阶段的剖面示意图。在一些实施例中，形成的半导体装置包括电阻式随机存取存储器(resistiverandom access memory,RRAM)结构的金属－绝缘物－金属(metal-insulator-metal,MIM)结构。如图1A所示，提供或接受一半导体基底100。在一些实施例中，半导体基底100为块材半导体基底，例如一半导体晶圆。举例来说，半导体基底100包括硅或其他元素半导体材料，例如锗。在其他实施例中，半导体基底100包括化合物半导体。化合物半导体包括碳化硅、砷化镓、砷化铟、磷化铟、另一适合的化合物半导体或其组合。在一些实施例中，半导体基底100包括绝缘衬底上的半导体(semiconductor on insulator,SOI)基底，是利用注氧隔离技术(separation by implantation of oxygen,SIMOX)、晶圆接合或另一适合方法或其组合制成。
在一些实施例中，隔离特征部件是形成在半导体基底100内，以便定义及隔离在半导体基底100内形成的各个不同的装置组件(未示出)。举例来说，隔离特征部件包括浅沟槽隔离(shallow trench isolation,STI)特征部件或硅局部氧化(local oxidation ofsilicon,LOCOS)特征部件。
在一些实施例中，各个不同的装置组件是形成在半导体基底100内和/或半导体基底100上。形成在半导体基底100内的各个不同的装置组件范例包括晶体管(例如，金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistors,MOSFET)、互补式金属氧化物半导体(complementary metal oxide semiconductor,CMOS)晶体管、双极结型晶体管(bipolar junction transistors,BJT)、高压晶体管、高频晶体管、p型通道和/或n型通道场效应晶体管(PFET/NFET等等)、二极管、其他适合组件或其组合。进行各个不同的工艺以形成各个不同的装置组件，诸如沉积、蚀刻、注入、光刻、退火、平坦化、一道或一道以上其他适用工艺或其组合。
在一些实施例中，一介电层102形成于半导体基底100上，如图1A所示。介电层102可包括多个次层。介电层102可由含碳氧化硅、氧化硅、硼硅酸盐玻璃(borosilicateglass,BSG)、磷硅酸盐玻璃(phosphoric silicate glass,PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、氟化硅酸盐玻璃(fluorinated silicate glass,FSG)、多孔介电材料、另一适合的低介电常数(low-k)介电材料、一种或一种以上其他适合材料或其组合形成或包括上述材料。
在一些实施例中，多个导电特征部件是形成在介电层102内。导电特征部件可包括导电接触窗(contact)、导电线和/或导电介层连接窗(via)。介电层102及其内形成的导电特征部件是后续形成的内连接结构的一部分。介电层102及形成在介电层102内的导电特征部件的制作可包括多个沉积工艺、图案化工艺以及平坦化工艺。位于半导体基底100内和/或位于半导体基底100上的装置组件将通过形成于半导体基底100上的内连接结构来进行内连接。
在一些实施例中，一导电特征部件106形成在介电层102内，如图1A所示。导电特征部件106可为导电线。在一些实施例中，一阻障层104形成于导电特征部件106与介电层102之间。阻障层104可用于防止导电特征部件106的金属离子扩散至介电层102内。
在一些实施例中，沟槽形成在介电层102内，每一沟槽可连接一介层洞(未示出)。沟槽用于容纳导电线及阻障层。沟槽的制作包括光刻工艺及蚀刻工艺。之后，阻障层104沉积于介电层102上。阻障层104延伸到沟槽的侧壁及底部。阻障层104可由氮化钽、氮化钛、一种或一种以上适合材料或其组合形成或包括上述材料。阻障层104可利用化学气相沉积(chemical vapor deposition,CVD)工艺、原子层沉积(atomic layer deposition,ALD)工艺、物理气相沉积(physical vapor deposition,PVD)工艺、电镀工艺、化学镀工艺、一道或一道以上其他适用工艺或其组合沉积而成。
之后，根据一些实施例，一导电材料层沉积于阻障层104上，以填入沟槽。导电材料层可由铜、钴、钨、钛、镍、金、铂、石墨烯(graphene)、一种或一种以上适合材料或其组合形成或包括上述材料。导电材料层可利用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、电镀工艺、化学镀工艺、一道或一道以上其他适用工艺或其组合沉积而成。
之后，根据一些实施例，去除沟槽以外的阻障层104及导电材料层。位于其中一个沟槽内的导电材料层剩余部分形成导电特征部件106。在一些实施例中，利用一平坦化工艺去除沟槽以外的阻障层104及导电材料层。平坦化工艺可包括CMP工艺、干式研磨工艺、机械磨削(grinding)工艺、蚀刻工艺、一道或一道以上其他适用工艺或其组合。
如图1A所示，根据一些实施例，一介电层108沉积于介电层102及导电特征部件106上。介电层108可由碳化硅(SiC)、氮掺杂碳化硅、氧掺杂碳化硅、氮化硅(SiN)、氮氧化硅(SiON)、氧化硅、一种或一种以上适合材料或其组合形成或包括上述材料。介电层108可利用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、一道或一道以上其他适用工艺或其组合沉积而成。在一些实施例中，图案化介电层108，以形成一开口109，其露出导电特征部件106，如图1A所示。
如图1B所示，根据一些实施例，一阻障层110沉积于介电层108上。阻障层110延伸于开口109的侧壁及底部。阻障层110可由氮化钽、氮化钛、一种或一种以上适合材料或其组合形成或包括上述材料。阻障层110可利用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、电镀工艺、化学镀工艺、一道或一道以上其他适用工艺或其组合沉积而成。
之后，根据一些实施例，一导电层112沉积于阻障层110上，如图1B所示。导电层112可填入开口109。导电层112是用作后续将形成的存储装置之下电极层。导电层112可由铜、钴、钨、钛、镍、金、铂、石墨烯、一种或一种以上适合材料或其组合形成或包括上述材料。导电层112可利用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、电镀工艺、化学镀工艺、一道或一道以上其他适用工艺或其组合沉积而成。
在一些实施例中，平坦化导电层112，以提供具有实质上平坦的表面的导电层112，其可促进后续制造加工。可利用CMP工艺、磨削工艺、干式研磨工艺、蚀刻工艺、一道或一道以上其他适用工艺或其组合来平坦化导电层112。
根据一些实施例，三个或三个以上可变电阻层叠放在一起，以作为数据存储组件。数据存储组件可具有小的厚度，以得到较低形成电压的电阻式随机存取存储器(RRAM)装置。因多个可变电阻层的缘故，可明显降低漏电流以便进行更好的开关控制。在其他情形中，只形成一个单独的薄的可变电阻层，漏电流高而对装置效能产生负面影响。
如图1C所示，根据一些实施例，可变电阻层的叠放形成于导电层112上。在一些实施例中，上述叠放包括可变电阻层113、114及116。可变电阻层113、114及116一同作为一数据存储组件，数据存储组件用于存储数据单元。可变电阻层113、114及116的任一者具有可变电阻。取决于跨接于可变电阻层113、114及116的施加电压，可变电阻层113、114及116的总电阻可在不同电阻状态(对应数据单元的数据状态)之间切换。
可变电阻层113、114及116的任一者可在施加足够的高电压之后而降低电阻。施加的电压可使可变电阻层113、114及116内的离子(例如，氧离子)移至电极。如此一来，一连串的空位(vacancy)形成在可变电阻层113、114及116内。在空位的数量增加达到足够高的总量之后，这些空位会连结在一起而形成一个或一个以上导电路径。举例来说，经由一形成处理步骤，一个或一个以上导电路径(例如，导电丝(filament))会在可变电阻层113、114及116内形成，使可变电阻层113、114及116的总电阻明显降低。
可施加一反向电压，使氧离子返回可变电阻层113、114及116而局部破坏形成的导电丝或导电路径。如此一来，可变电阻层113、114及116的总电阻会增加。
如以上所述，可经由施加的电压来调整可变电阻层113、114及116的总电阻。而数据可存储在可变电阻层113、114及116内。通过检测通过可变电阻层113、114及116的电流可得到关于可变电阻层113、114及116的电阻状态的信息。因此，也可得到对应的存储数据。
在一些实施例中，可变电阻层113、114及116的任一者由一介电材料形成且通常为电性绝缘。可变电阻层113、114及116的任一者可由氧化材料(例如金属氧化材料)形成或包括上述材料。在一些实施例中，可变电阻层113、114及116的任一者由含氧介电材料形成。
在一些实施例中，中间的可变电阻层114具有不同于可变电阻层113及116的特征。在一些实施例中，可变电阻层114的组成不同于可变电阻层113及116的组成。在一些实施例中，可变电阻层114的材料具有优于可变电阻层113及116的材料的数据保存时间(retention)。在一些实施例中，可变电阻层113及116的材料具有低于可变电阻层114的材料的漏电流。可变电阻层113、114及116的组合可产生良好的数据保存时间与低漏电流。在一些实施例中，可变电阻层114内的氧离子键合较可变电阻层113或116内的氧离子键合更为紧密。
在一些实施例中，可变电阻层113、114及116的任一者为含元素氧化层，其中上述任一者所含元素选自于第一元素群及第二元素群。在一些实施例中，第一元素群包括：铝、硅、钽、钇及钒。在一些实施例中，第二元素群包括：锆、铪、钛、镧及钽。
在一些实施例中，可变电阻层113为含第一元素及不同于第一元素的第二元素的氧化层。在一些实施例中，第一元素是选自第一元素群中的一种元素，而第二元素是选自第二元素群中的一种元素。氧与选自于第一元素群的元素之间的键合强度大于氧与选自于第二元素群的元素之间的键合强度。第一元素与氧之间的键合强度大于第二元素与氧之间的键合强度。在一些实施例中，可变电阻层113的第二元素的原子浓度大于第一元素的原子浓度。在一些实施例中，第一元素的原子浓度与第一元素及第二元素的总原子浓度的比率约在20％至50％的范围。在可变电阻层113中，第一元素的原子浓度与第二元素的原子浓度的比率约在0.25至1的范围。
在一些实施例中，可变电阻层114为含第三元素及不同于第三元素的第四元素的氧化层。在一些实施例中，第三元素是选自第一元素群中的一种元素，而第四元素是选自第二元素群中的一种元素。第三元素与氧之间的键合强度大于第四元素与氧之间的键合强度。
在一些实施例中，可变电阻层113的第一元素与可变电阻层114的第三元素为相同元素且是选自第一元素群中的一种元素。在其他实施例中，第一元素与第三元素为不同元素且是选自第一元素群中的两者元素。在一些实施例中，可变电阻层113的第二元素与可变电阻层114的第四元素为相同元素且是选自于第二元素群中的一种元素。在其他实施例中，第二元素与第四元素为不同元素且是选自第二元素群中的两者元素。
在一些实施例中，可变电阻层114的第三元素的原子浓度大于第四元素的原子浓度。在一些实施例中，第三元素的原子浓度与第三元素及第四元素的总原子浓度的比率约在55％至80％的范围。在可变电阻层114中，第三元素的原子浓度与第四元素的原子浓度的比率约在1.2至4的范围。
在一些实施例中，可变电阻层116为含第五元素及不同于第五元素的第六元素的氧化层。在一些实施例中，第五元素是选自第一元素群中的一种元素，而第六元素是选自于第二元素群中的一种元素。第五元素与氧之间的键合强度大于第六元素与氧之间的键合强度。
在一些实施例中，可变电阻层116的第五元素与可变电阻层114的第三元素为相同元素且是选自第一元素群中的一种元素。在其他实施例中，第五元素与第三元素为不同元素且是选自第一元素群中的两种元素。在一些实施例中，可变电阻层116的第六元素与可变电阻层114的第四元素为相同元素且是选自第二元素群中的一种元素。在其他实施例中，第六元素与第四元素为不同元素且是选自于第二元素群中的两种元素。
在一些实施例中，可变电阻层116的第六元素的原子浓度大于第五元素的原子浓度。在一些实施例中，第五元素的原子浓度与第五元素及第六元素的总原子浓度的比率约在20％至50％的范围。在可变电阻层116中，第五元素的原子浓度与第六元素的原子浓度的比率约在0.25至1的范围。
在一些实施例中，可变电阻层114的第三元素的原子浓度大于可变电阻层113的第一元素的原子浓度。在一些实施例中，可变电阻层114的第三元素的原子浓度大于可变电阻层116的第五元素的原子浓度。如以上所述，氧与选自于第一元素群的元素之间的键合强度大于氧与选自于第二元素群的元素之间的键合强度。由于可变电阻层114中选自于第一元素群的元素的原子浓度大于可变电阻层113或116中选自于第一元素群的元素的原子浓度，因此可变电阻层114内氧离子的键合较可变电阻层113或116内氧离子的键合更为紧密。
在一些实施例中，可变电阻层113、114、116的总厚度约在60nm至120nm的范围。在一些实施例中，可变电阻层113、114、116具有实质上相同的厚度。然而，本公开中的实施例可做出许多变化和/或变更。在其他实施例中，可变电阻层113、114、116具有不同的厚度。在一些实施例中，可变电阻层116厚于可变电阻层114或113。在一些实施例中，可变电阻层116的厚度与可变电阻层114的厚度的比率约在1.2至2的范围。在一些情形中，若上述比率小于1.2，半导体装置结构的可靠度不足。在其他情形中，若上述比率大于2，半导体装置结构的形成电压过高。操作速度也会不够高。
许多方法可用于形成可变电阻层113、114、116。在一些实施例中，可变电阻层113、114、116的任一者利用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、旋涂工艺、喷涂工艺、一道或一道以上其他适用工艺或其组合沉积而成。
在一些实施例中，可变电阻层113与作为下电极层的导电层112直接接触。在一些实施例中，由于导电层112具有实质上平坦的表面，可改善可变电阻层113与导电层112之间的附着力。
如图1C所示，根据一些实施例，一盖层118随后沉积于可变电阻层116上。在一些实施例中，盖层118作为离子存储区。盖层118可于后续形成处理步骤和/或设定(setting)工艺中促使可变电阻层113、114、116内空位的形成。举例来说，盖层118用于接收来自可变电阻层113、114、116的氧离子。如此一来，形成导电路径或导电丝的空位会形成在可变电阻层113、114、116内，因而完成形成处理步骤和/或设定处理步骤。
在一些实施例中，形成的盖层118具有适合的厚度，其约在至的范围。在一些情形中，若盖层118的厚度小于盖层118可能无法容纳足够的来自可变电阻层113、114、116中氧离子数量。如此一来，不易进行形成处理步骤和/或设定处理步骤。在其他情形中，若盖层118的厚度大于用于重设工艺的操作速度会慢下来。在一些实施例中，可变电阻层113、114、116的总厚度与盖层118的厚度的比率约在0.02至0.2的范围。
在一些实施例中，盖层118由金属材料形成。在一些实施例中，盖层118由钛(Ti)、铪(Hf)、锆(Zr)、镧(La)、钽(Ta)、镍(Ni)、钨(W)、一种或一种以上其他适合金属材料或其组合。在一些实施例中，盖层118由纯金属材料或纯金属材料的组合形成。在一些实施例中，盖层118实质上不含氮及碳。在一些实施例中，盖层118利用物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、电镀工艺、一道或一道以上其他适用工艺或其组合沉积而成。
之后，根据一些实施例，一导电层120沉积于盖层118上，如图1C所示。导电层120是用作后续将形成的存储装置的上电极层。导电层120可由铜、钴、钨、钛、镍、金、铂、石墨烯、一种或一种以上适合材料或其组合形成或包括上述材料。导电层120可利用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、电镀工艺、化学镀工艺、一道或一道以上其他适用工艺或其组合沉积而成。
如图1D所示，根据一些实施例，一掩模部件122形成于导电层120上。掩模部件122用于辅助后续导电层120及盖层118的图案化工艺。掩模部件122可由氮化硅、氮氧化硅、氧化硅、一种或一种以上适合材料或其组合形成或包括上述材料。可使用光刻工艺及蚀刻工艺形成掩模部件122。
本公开中的实施例可做出许多变化和/或变更。在其他实施例中，并未形成掩模部件122。
如图1E所示，根据一些实施例，局部去除导电层120及盖层118而将其图案化。在进行图案化工艺之后，露出了可变电阻层113、114、116。在一些实施例中，利用一道或一道以上蚀刻工艺局部去除导电层120及盖层118。在一些实施例中，在图案化导电层120及盖层118的过程中也局部去除了可变电阻层113、114、116。在一些实施例中，在进行一道或一道以上蚀刻工艺之后，露出了可变电阻层116及114的侧壁及可变电阻层113的上表面。
如图1F所示，根据一些实施例，一保护层124沉积于图1E的结构上。保护层124可由氮化硅、氮氧化硅、氧化硅、一种或一种以上适合材料或其组合形成或包括上述材料。保护层124可利用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、一道或一道以上其他适用工艺或其组合沉积而成。
如图1G所示，根据一些实施例，局部去除保护层124，以形成一保护部件126。保护部件126覆盖导电层120、盖层118以及可变电阻层116及114的侧壁。可利用蚀刻工艺形成保护部件126。在进行上述蚀刻工艺中，掩模部件122也受到蚀刻。如此一来，形成了具有较小厚度的掩模部件122’。在其他实施例中，在进行上述蚀刻工艺中，完全去除掩模部件122来形成保护部件126。
本公开中的实施例可做出许多变化和/或变更。在其他实施例中，并未形成保护层124或保护部件126。
如图1H所示，根据一些实施例，局部去除可变电阻层113、导电层112及阻障层110而将其图案化。在一些实施例中，利用一道或一道以上蚀刻工艺局部去除可变电阻层113、导电层112及阻障层110。在图案化可变电阻层113、导电层112及阻障层110的过程中，保护部件126及掩模部件122’可一同作为蚀刻掩模。
如图1I所示，根据一些实施例，一保护层128沉积于图1H的结构上。在一些实施例中，保护层128含有硅、氧和/或碳。在一些实施例中，保护层128由氧化硅、氮化硅、碳化硅、氮氧化硅、一种或一种以上适合材料或其组合形成或包括上述材料。在一些实施例中，保护层128由实质上无氧的材料形成。在一些实施例中，保护层128为单层。在其他实施例中，保护层128包括多个次层。次层可由相同材料形成。或者，某些次层由不同材料形成。保护层128可利用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、旋涂工艺、一道或一道以上其他适用工艺或其组合沉积而成。
之后，根据一些实施例，一介电层130沉积于保护层128上，如图1I所示。介电层130可由含碳氧化硅、氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料、另一适合的低介电常数(low-k)介电材料、一种或一种以上其他适合材料或其组合形成或包括上述材料。介电层130可利用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、旋涂工艺、喷涂工艺、一道或一道以上其他适用工艺或其组合沉积而成。
如图1J所示，根据一些实施例，一特征部件134形成在介电层130内。特征部件134电性连接导电层120。在一些实施例中，特征部件134为导电介层连接窗。在一些实施例中，特征部件134为导电线。在一些实施例中，特征部件134为导电介层连接窗及导电线的组合，并利用双镶嵌工艺形成。
在一些实施例中，在形成特征部件134之前，形成一阻障层132。阻障层132的材料及形成方法可相同或相似于阻障层104的材料及形成方法。特征部件134的材料及形成方法可相同或相似于特征部件106的材料及形成方法。
如图1J所示，根据一些实施例，形成具有电阻式随机存取存储器(RRAM)结构的半导体装置。导电层112及导电层120分别作为下电极及上电极。导电层112及导电层120将可变电阻层113、114及116与盖层118夹在中间。电阻式随机存取存储器(RRAM)结构利用氧空位控制可变电阻层113、114及116的电阻。当施加一设定电压跨接于导电层112及导电层120，可变电阻层113、114及116内的离子(例如，氧离子)通过可变电阻层116移出至盖层118，以自氧空位再形成导电路径(初始由形成电压所形成)并切换可变电阻至低电阻状态。举例来说，设定电压为正电压。当施加一设定电压于跨接于导电层120及导电层112，离子(例如，氧离子)通过可变电阻层116移回可变电阻层113、114及116内，以填入氧空位并切换可变电阻至高电阻状态。举例来说，设定电压为负电压。
本公开中的实施例可做出许多变化和/或变更。图2是示出根据一些实施例的半导体装置结构的剖面示意图。在一些实施例中，提供或接受相同或相似于图1A的结构。在一些实施例中，在形成下电极层(例如，导电层112)之前，介电层108形成于半导体基底100上。之后，开口109形成在介电层108内。在一些实施例中，形成阻障层110及导电层112。部分的阻障层110及导电层112延伸到开口109内。在一些实施例中，并未平坦化导电层112。因此，导电层112具有一弯曲上表面。在一些实施例中，后续形成的可变电阻层113、114及116、盖层118及导电层120也因此具有弯曲上表面，如图2所示。
本公开中的实施例可做出许多变化和/或变更。图3是示出根据一些实施例的半导体装置结构的剖面示意图。在一些实施例中，进行相似于图1E所示的蚀刻工艺。然而，实质上未蚀刻可变电阻层114。如图3所示，后续形成的保护部件126覆盖可变电阻层116的侧壁。保护部件126并未覆盖可变电阻层114或113的侧壁。在一些实施例中，保护部件126的下表面与可变电阻层114的上表面实质上共平面。
本公开中的实施例可做出许多变化和/或变更。图4是示出根据一些实施例的半导体装置结构的剖面示意图。在一些实施例中，保护部件126覆盖可变电阻层116的一部分侧壁。在一些实施例中，保护部件126的下表面高于可变电阻层116的下表面且低于可变电阻层116的上表面。
本公开中的实施例可做出许多变化和/或变更。图5是示出根据一些实施例的半导体装置结构的剖面示意图。在一些实施例中，保护部件126覆盖可变电阻层114的一部分侧壁。在一些实施例中，保护部件126覆盖可变电阻层116的侧壁。在一些实施例中，保护部件126的下表面高于可变电阻层114的下表面且低于可变电阻层114的上表面。
本公开中的实施例可做出许多变化和/或变更。图6是示出根据一些实施例的半导体装置结构的剖面示意图。在一些实施例中，保护部件126覆盖可变电阻层113的一部分侧壁。在一些实施例中，保护部件126覆盖可变电阻层114及116的侧壁。在一些实施例中，保护部件126的下表面高于可变电阻层113的下表面且低于可变电阻层113的上表面。
本公开的实施例形成一半导体装置，包括一电阻式随机存取存储器(RRAM)结构。电阻式随机存取存储器(RRAM)结构包括三个或三个以上可变电阻层夹设于下电极与上电极之间。上述三个或三个以上可变电阻层可具有不同的组成对应于不同的特征。举例来说，位于中间可变电阻层内的氧离子的键合较位于上方或下方可变电阻层内的氧离子的键合更为紧密，由于多个可变电阻层内的氧离子的缘故，可明显降低漏电流因而能够具有优选的开关。因此，可明显改善半导体装置结构的质量与可靠度。
根据一些实施例，提供一种半导体装置结构。半导体装置结构包括一半导体基底以及位于半导体基底上的一下电极。半导体装置结构还包括一第一氧化层，位于下电极上。第一氧化层含有一第一元素及不同于第一元素的一第二元素，第一元素是选自一第一元素群中的一种元素，第一元素群包括：铝、硅、钽、钇及钒，而第二元素是选自一第二元素群中的一种元素，第二元素群包括：锆、铪、钛、镧及钽。半导体装置结构还包括一第二氧化层，位于第一氧化层上。第二氧化层含有一第三元素及不同于第三元素的一第四元素，第三元素是选自第一元素群中的一种元素，而第四元素是选自第二元素群中的一种元素。另外，半导体装置结构还包括一第三氧化层，位于第二氧化层上。第三氧化层含有一第五元素及不同于第五元素的一第六元素，第五元素是选自第一元素群中的一种元素，而第六元素是选自第二元素群中的一种元素。第二氧化层内的第三元素的原子浓度大于第一氧化层内的第一元素的原子浓度或第三氧化层内的第五元素的原子浓度。半导体装置结构还包括一上电极，位于第三氧化层上。
根据一些实施例，提供一种半导体装置结构。半导体装置结构包括一半导体基底以及位于半导体基底上的一下电极。半导体装置结构还包括位于下电极上的一第一可变电阻区、位于第一可变电阻区上的一第二可变电阻区以及位于第二可变电阻区上的一第三可变电阻区。第一可变电阻区、第二可变电阻区及第三可变电阻区的任一者由含一第一元素及一第二元素的氧化材料形成，第一元素与氧的键合强度大于第二元素与氧的键合强度。第二可变电阻区中第一元素的原子浓度大于第一可变电阻区的第一元素的原子浓度或第三可变电阻区的第一元素的原子浓度。半导体装置结构还包括一上电极，位于第三可变电阻区上。
根据一些实施例，提供一种半导体装置结构。半导体装置结构包括一半导体基底以及位于半导体基底上的一下电极。半导体装置结构还包括位于下电极上的一第一氧化层、位于第一氧化层上的一第二氧化层以及位于第二氧化层上的一第三氧化层。第二氧化层内的氧离子键合较第一氧化层内或第三氧化层内的氧离子键合更为紧密。半导体装置结构还包括一上电极，位于第三氧化层上。
根据一些实施例，提供一种半导体装置结构。半导体装置结构包括一半导体基底以及位于半导体基底上的一下电极。半导体装置结构还包括一第一氧化层，位于下电极上。第一氧化层含有一第一元素及不同于第一元素的一第二元素，第一元素是选自一第一元素群中的一种元素，第一元素群包括：铝、硅、钽、钇及钒，而第二元素是选自一第二元素群中的一种元素，第二元素群包括：锆、铪、钛、镧及钽。半导体装置结构还包括一第二氧化层，位于第一氧化层上。第二氧化层含有一第三元素及不同于第三元素的一第四元素，第三元素是选自第一元素群中的一种元素，而第四元素是选自第二元素群中的一种元素。另外，半导体装置结构还包括一第三氧化层，位于第二氧化层上。第三氧化层含有一第五元素及不同于第五元素的一第六元素，第五元素是选自第一元素群中的一种元素，而第六元素是选自第二元素群中的一种元素。第二氧化层内的第三元素的原子浓度大于第一氧化层内的第一元素的原子浓度，且第二氧化层内的第三元素的原子浓度大于第三氧化层内的第五元素的原子浓度。半导体装置结构还包括一上电极，位于第三氧化层上。
根据一些实施例，提供一种半导体装置结构。半导体装置结构包括一半导体基底以及位于半导体基底上的一下电极。半导体装置结构还包括一存储部件，位于下电极上，存储部件包括位于下电极上的一第一可变电阻区、位于第一可变电阻区上的一第二可变电阻区以及位于第二可变电阻区上的一第三可变电阻区。第一可变电阻区、第二可变电阻区及第三可变电阻区的任一者由含一第一元素及一第二元素的氧化材料形成，第一元素与氧的键合强度大于第二元素与氧的键合强度。第二可变电阻区中第一元素的原子浓度大于第一可变电阻区的第一元素的原子浓度，且第二可变电阻区中第一元素的原子浓度大于第三可变电阻区的第一元素的原子浓度。半导体装置结构还包括一上电极，位于第三可变电阻区上。
根据一些实施例，提供一种半导体装置结构。半导体装置结构包括一半导体基底以及位于半导体基底上的一下电极。半导体装置结构还包括位于下电极上的一第一氧化层、位于第一氧化层上的一第二氧化层以及位于第二氧化层上的一第三氧化层。第二氧化层内的氧离子键合较第一氧化层内的氧离子键合更为紧密，且第二氧化层内的氧离子键合较第三氧化层内的氧离子键合更为紧密。半导体装置结构还包括一上电极，位于第三氧化层上。
以上概略说明了本发明数个实施例的特征，使所属技术领域中技术人员更为容易理解本公开的形态。任何所属技术领域中技术人员应知晓可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的和/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的构思和保护范围内，且可在不脱离本公开的构思和范围内，作变动、替代与修饰。

Claims (10)

1.一种半导体装置结构，包括︰
一半导体基底；
一下电极，位于该半导体基底上；
一第一氧化层，位于该下电极上，该第一氧化层含有一第一元素及不同于该第一元素的一第二元素，该第一元素是选自该第一元素群中的一种元素，该第一元素群包括：铝、硅、钽、钇及钒，而该第二元素是选自一第二元素群中的一种元素，该第二元素群包括：锆、铪、钛、镧及钽；
一第二氧化层，位于该第一氧化层上，该第二氧化层含有一第三元素及不同于该第三元素的一第四元素，该第三元素是选自该第一元素群中的一种元素，而该第四元素是选自该第二元素群中的一种元素；
一第三氧化层，位于该第二氧化层上，该第三氧化层含有一第五元素及不同于该第五元素的一第六元素，该第五元素是选自该第一元素群中的一种元素，而该第六元素是选自该第二元素群中的一种元素，该第二氧化层内的该第三元素的原子浓度大于该第一氧化层内的该第一元素的原子浓度，且该第二氧化层内的该第三元素的该原子浓度大于该第三氧化层内的该第五元素的原子浓度；以及
一上电极，位于该第三氧化层上。
2.如权利要求1所述的半导体装置结构，其中，该第一元素、该第三元素及该第五元素为相同元素且是选自该第一元素群中的一种元素。
3.如权利要求1所述的半导体装置结构，其中，该第一元素、该第三元素及该第五元素中至少二者为不同元素且是选自该第一元素群中的二种或二种以上的元素。
4.一种半导体装置结构，包括︰
一半导体基底；
一下电极，位于该半导体基底上；
一存储部件，位于该下电极上；以及
一上电极；
其中，该存储部件包括：
一第一可变电阻区，位于该下电极上；
一第二可变电阻区，位于该第一可变电阻区上；以及
一第三可变电阻区，位于该第二可变电阻区上；
该第一可变电阻区、该第二可变电阻区及该第三可变电阻区的任一者由含一第一元素及一第二元素的氧化材料形成，该第一元素与氧的键合强度大于该第二元素与氧的键合强度，该第二可变电阻区中该第一元素的原子浓度大于该第一可变电阻区的该第一元素的原子浓度，该第二可变电阻区中该第一元素的该原子浓度大于该第三可变电阻区的该第一元素的原子浓度；
该一上电极，位于该第三可变电阻区上。
5.如权利要求4所述的半导体装置结构，其中，
该第一元素包括：铝、硅、钽、钇或钒；并且，
该第二元素包括：锆、铪、钛、镧或钽。
6.如权利要求4所述的半导体装置结构，其中：
该第二可变电阻区的该第一元素的原子浓度与该第二可变电阻区的该第二元素的原子浓度的比率在1.2至4的范围；
该第一可变电阻区的该第一元素的原子浓度与该第一可变电阻区的该第二元素的原子浓度的比率在0.25至1的范围；并且，
该第三可变电阻区的该第一元素的原子浓度与该第三可变电阻区的该第二元素的原子浓度的比率在0.25至1的范围。
7.如权利要求4所述的半导体装置结构，其中，
该第三可变电阻区的厚度与该第二可变电阻区的厚度的比率在1.2至2的范围。
8.如权利要求4所述的半导体装置结构，还包括一金属盖层，位于该第三可变电阻区与该上电极之间，其中，该金属盖层与该第三可变电阻区直接接触。
9.一种半导体装置结构，包括：
一半导体基底；
一下电极，位于该半导体基底上；
一第一氧化层，位于该下电极上；
一第二氧化层，位于该第一氧化层上；
一第三氧化层，位于该第二氧化层上；以及
一上电极，位于该第三氧化层上；
该第二氧化层内的氧离子键合较该第一氧化层内的氧离子键合更为紧密。
10.如权利要求9所述的半导体装置结构，其中：
该第一氧化层含一第一元素及一第二元素，该第一元素与该第二元素彼此不同，该第一元素是选自该第一元素群中的一种元素，该第一元素群包括：铝、硅、钽、钇及钒，而该第二元素是选自一第二元素群中的一种元素，该第二元素群包括：锆、铪、钛、镧及钽；
该第二氧化层含一第三元素及一第四元素，该第三元素与该第四元素彼此不同，该第三元素是选自该第一元素群中的一种元素，而该第四元素是选自该第二元素群中的一种元素；并且，
该第三氧化层含一第五元素及一第六元素，该第五元素与该第六元素彼此不同，该第五元素是选自该第一元素群中的一种元素，而该第六元素是选自该第二元素群中的一种元素。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476416B2 (en) * 2018-03-29 2022-10-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US11152568B2 (en) 2019-06-27 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Top-electrode barrier layer for RRAM
US11309491B2 (en) * 2019-08-26 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Data storage structure for improving memory cell reliability
TWI810362B (zh) * 2019-09-09 2023-08-01 聯華電子股份有限公司 形成可變電阻式記憶體單元的方法
KR20210127559A (ko) * 2020-04-14 2021-10-22 에스케이하이닉스 주식회사 가변 저항층을 포함하는 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101656214A (zh) * 2008-08-21 2010-02-24 台湾积体电路制造股份有限公司 半导体元件及其制造方法
US20100314602A1 (en) * 2009-06-10 2010-12-16 Kensuke Takano Nonvolatile memory device and method for manufacturing same
CN102655210A (zh) * 2011-03-04 2012-09-05 夏普株式会社 可变电阻元件及其制造方法以及具有该可变电阻元件的非易失性半导体存储装置
US20160336423A1 (en) * 2015-05-15 2016-11-17 Toyota Jidosha Kabushiki Kaisha Method of manufacturing silicon carbide semiconductor device
CN106365115A (zh) * 2015-07-23 2017-02-01 上海丽恒光微电子科技有限公司 Mems传感器及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8847196B2 (en) * 2011-05-17 2014-09-30 Micron Technology, Inc. Resistive memory cell
TWI437693B (zh) * 2012-01-18 2014-05-11 Winbond Electronics Corp 非揮發性記憶體元件及其陣列
TWI533409B (zh) * 2012-04-12 2016-05-11 華邦電子股份有限公司 非揮發性記憶體及其製造方法
US9172036B2 (en) * 2013-11-22 2015-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Top electrode blocking layer for RRAM device
US10003022B2 (en) * 2014-03-04 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with conductive etch-stop layer
US9431609B2 (en) * 2014-08-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Oxide film scheme for RRAM structure
US9647207B2 (en) * 2015-01-26 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory (RRAM) structure
US9978938B2 (en) * 2015-11-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive RAM structure and method of fabrication thereof
US9461245B1 (en) * 2015-11-13 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom electrode for RRAM structure
WO2017111812A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Rram based complimentary switch for crosspoint memory applications
US10224407B2 (en) * 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101656214A (zh) * 2008-08-21 2010-02-24 台湾积体电路制造股份有限公司 半导体元件及其制造方法
US20100314602A1 (en) * 2009-06-10 2010-12-16 Kensuke Takano Nonvolatile memory device and method for manufacturing same
CN102655210A (zh) * 2011-03-04 2012-09-05 夏普株式会社 可变电阻元件及其制造方法以及具有该可变电阻元件的非易失性半导体存储装置
US20160336423A1 (en) * 2015-05-15 2016-11-17 Toyota Jidosha Kabushiki Kaisha Method of manufacturing silicon carbide semiconductor device
CN106365115A (zh) * 2015-07-23 2017-02-01 上海丽恒光微电子科技有限公司 Mems传感器及其制备方法

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