TW201924043A - 半導體裝置結構 - Google Patents

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林杏蓮
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Abstract

一種半導體裝置結構包括：一半導體基底及一下電極位於半導體基底上。半導體裝置結構還包括：一第一氧化層位於下電極上；一第二氧化層位於第一氧化層上；及一第三氧化層位於第二氧化層上。第二氧化層內的氧離子鍵結較第一氧化層內的氧離子鍵結更為緊密。半導體裝置結構還包括一上電極位於第三氧化層上。

Description

半導體裝置結構
本發明實施例係關於一種半導體技術，且特別是關於一種半導體裝置結構。
半導體積體電路(IC)工業已經經歷了快速增長。而IC材料和設計方面的技術進展也已經產生了多個IC世代。每一世代IC都比前一世代IC具有更小和更複雜的電路。
在IC演進的過程中，功能密度(即，每晶片面積的內連裝置的數量)普遍增大，而幾何尺寸(即，可以使用製造製程產生的最小部件(或線))卻減小。這種按比例縮小製程通常因生產效率提高及相關成本降低而帶來了益處。
上述按比例縮小製程也已增加處理和製造IC的複雜度，而因應這些進展，IC製造及加工需要類似的演進。
然而，這些技術進展卻增加了製程及IC製造的複雜度。由於特徵部件的尺寸持續縮小，因而製造加工不斷變得更加難以實施。因此，在尺寸越來越小的情形下，製造可靠的半導體裝置成為一種挑戰。
一種半導體裝置結構，包括：一半導體基底；一下電極，位於半導體基底上；一第一氧化層，位於下電極上，其中第一氧化層含有一第一元素及不同於第一元素的一第二 元素，第一元素擇自於一第一元素族群的其中一者，第一元素族群包括：鋁、矽、鉭、釔及釩，而第二元素擇自於一第二元素族群的其中一者，第二元素族群包括：鋯、鉿、鈦、鑭及鉭；一第二氧化層，位於第一氧化層上，其中第二氧化層含有一第三元素及不同於第三元素的一第四元素，第三元素擇自於第一元素族群的其中一者，而第四元素擇自於第二元素族群的其中一者；一第三氧化層，位於第二氧化層上，其中第三氧化層含有一第五元素及不同於第五元素的一第六元素，第五元素擇自於第一元素族群的其中一者，而第六元素擇自於第二元素族群的其中一者，第二氧化層內的第三元素的原子濃度大於第一氧化層內的第一元素的原子濃度，且第二氧化層內的第三元素的原子濃度大於第三氧化層內的第五元素的原子濃度；以及一上電極，位於第三氧化層上。
一種半導體裝置結構，包括：一半導體基底；一下電極，位於半導體基底上；一儲存部件，位於下電極上，其中儲存部件包括：一第一可變電阻區，位於下電極上；一第二可變電阻區，位於第一可變電阻區上；以及一第三可變電阻區，位於第二可變電阻區上，其中第一可變電阻區、第二可變電阻區及第三可變電阻區的每一者由含一第一元素及一第二元素的氧化材料形成，第一元素與氧的鍵結強度大於第二元素與氧的鍵結強度，第二可變電阻區中第一元素的原子濃度大於第一可變電阻區的第一元素的原子濃度，第二可變電阻區中第一元素的原子濃度大於第三可變電阻區的第一元素的原子濃度；以及一上電極，位於第三可變電阻區上。
一種半導體裝置結構，包括：一半導體基底；一下電極，位於半導體基底上；一第一氧化層，位於下電極上；一第二氧化層，位於第一氧化層上；一第三氧化層，位於第二氧化層上，其中第二氧化層內的氧離子鍵結較第一氧化層內的氧離子鍵結更為緊密；以及一上電極，位於第三氧化層上。
100‧‧‧半導體基底
102、130‧‧‧介電層
104、108、110、132‧‧‧阻障層
106‧‧‧導電特徵部件
109‧‧‧開口
112、120‧‧‧導電層
113、114、116‧‧‧可變電阻層
118‧‧‧蓋層
122、122’‧‧‧罩幕部件
124、128‧‧‧保護層
126‧‧‧保護部件
134‧‧‧特徵部件
第1A至1J圖係繪示出根據一些實施例形成半導體裝置結構的各個不同製程階段的剖面示意圖。
第2圖係繪示出根據一些實施例的半導體裝置結構的剖面示意圖。
第3圖係繪示出根據一些實施例的半導體裝置結構的剖面示意圖。
第4圖係繪示出根據一些實施例的半導體裝置結構的剖面示意圖。
第5圖係繪示出根據一些實施例的半導體裝置結構的剖面示意圖。
第6圖係繪示出根據一些實施例的半導體裝置結構的剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下 的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”下方”、”之下”、”下”、”上方”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
以下說明本揭露的一些實施例。可提供額外的操作步驟於進行所述實施例的製造階段之前、期間或之後。某些所述的製造階段可於不同實施例中被取代或移除。額外的特徵部件可加入於半導體裝置結構中。以下所述的某些特徵部件可於不同實施例中被取代或移除。儘管所述的一些實施例以特定順序進行操作步驟，然而這些操作步驟可以另一邏輯順序來進行。
第1A至1J圖係繪示出根據一些實施例形成半導體裝置結構的各個不同製程階段的剖面示意圖。在一些實施例 中，形成的半導體裝置包括電阻式隨機存取記憶體(resistive random access memory,RRAM)結構的金屬-絕緣物-金屬(metal-insulator-metal,MIM)結構。如第1A圖所示，提供或接受一半導體基底100。在一些實施例中，半導體基底100為塊材半導體基底，例如一半導體晶圓。舉例來說，半導體基底100包括矽或其他元素半導體材料，例如鍺。在其他實施例中，半導體基底100包括化合物半導體。化合物半導體包括碳化矽、砷化鎵、砷化銦、磷化銦、另一適合的化合物半導體或其組合。在一些實施例中，半導體基底100包括絕緣體上覆半導體(semiconductor on insulator,SOI)基底。係利用氧離子植入矽晶隔離法(separation by implantation of oxygen,SIMOX)、晶圓接合或另一適合方法或其組合製成。
在一些實施例中，隔離特徵部件係形成於半導體基底100內，以定義及隔離形成於半導體基底100內的各個不同的裝置元件(未繪示)。舉例來說，隔離特徵部件包括淺溝槽隔離(shallow trench isolation,STI)特徵部件或矽局部氧化(local oxidation of silicon,LOCOS)特徵部件。
在一些實施例中，各個不同的裝置元件係形成於半導體基底100內及/或半導體基底100上。形成於半導體基底100內的各個不同的裝置元件範例包括電晶體(例如，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors,MOSFET)、互補式金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)電晶體、雙極接面電晶體(bipolar junction transistors,BJT)、高壓電 晶體、高頻電晶體、p型通道及/或n型通道場效電晶體(PFET/NFET等等)、二極體、其他適合元件或其組合。進行各個不同的製程以形成各個不同的裝置元件，諸如沉積、蝕刻、佈植、光學微影、退火、平坦化、一道或一道以上其他適用製程或其組合。
在一些實施例中，一介電層102形成於半導體基底100上，如第1A圖所示。介電層102可包括多個次層。介電層102可由含碳氧化矽、氧化矽、硼矽酸鹽玻璃(borosilicate glass,BSG)、磷矽酸鹽玻璃(phosphoric silicate glass,PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass,FSG)、多孔介電材料、另一適合的低介電常數(low-k)介電材料、一個或一個以上其他適合材料或其組合形成或包括上述材料。
在一些實施例中，多個導電特徵部件係形成於介電層102內。導電特徵部件可包括導電接觸窗(contact)、導電線及/或導電介層連接窗(via)。介電層102及形成於其內的導電特徵部件為將於後續形成的內連接結構的一部分。介電層102及形成於介電層102內的導電特徵部件的製作可包括多個沉積製程、圖案化製程以及平坦化製程。位於半導體基底100內及/或位於半導體基底100上的裝置元件將透過形成於半導體基底100上的內連接結構來進行內連接。
在一些實施例中，一導電特徵部件106形成於介電層102內，如第1A圖所示。導電特徵部件106可為導電線。在一些實施例中，一阻障層104形成於導電特徵部件106與介電層 102之間。阻障層104可用於防止導電特徵部件106的金屬離子擴散於介電層102內。
在一些實施例中，溝槽形成於介電層102內，每一溝槽可連接一介層洞(未繪示)。溝槽係用於容納導電線及阻障層。溝槽的製作包括光學微影製程及蝕刻製程。之後，阻障層104沉積於介電層102上。阻障層104延伸於溝槽的側壁及底部。阻障層104可由氮化鉭、氮化鈦、一個或一個以上適合材料或其組合形成或包括上述材料。阻障層104可利用化學氣相沉積(chemical vapor deposition,CVD)製程、原子層沉積(atomic layer deposition,ALD)製程、物理氣相沉積(physical vapor deposition,PVD)製程、電鍍製程、無電電鍍製程、一道或一道以上其他適用製程或其組合沉積而成。
之後，根據一些實施例，一導電材料層沉積於阻障層104上，以填入溝槽。導電材料層可由銅、鈷、鎢、鈦、鎳、金、鉑、石墨烯(graphene)、一個或一個以上適合材料或其組合形成或包括上述材料。導電材料層可利用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、電鍍製程、無電電鍍製程、一道或一道以上其他適用製程或其組合沉積而成。
之後，根據一些實施例，去除溝槽以外的阻障層104及導電材料層。位於其中一個溝槽內的導電材料層餘留部分形成導電特徵部件106。在一些實施例中，利用一平坦化製程去除溝槽以外的阻障層104及導電材料層。平坦化製程可包括CMP製程、乾式研磨製程、機械磨削(grinding)製程、蝕 刻製程、一道或一道以上其他適用製程或其組合。
如第1A圖所示，根據一些實施例，一介電層108沉積於介電層102及導電特徵部件106上。介電層108可由碳化矽(SiC)、氮摻雜碳化矽、氧摻雜碳化矽、氮化矽(SiN)、氮氧化矽(SiON)、氧化矽、一個或一個以上適合材料或其組合形成或包括上述材料。介電層108可利用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、一道或一道以上其他適用製程或其組合沉積而成。在一些實施例中，圖案化介電層108，以形成一開口109，其露出導電特徵部件106，如第1A圖所示。
如第1B圖所示，根據一些實施例，一阻障層110沉積於介電層108上。阻障層110延伸於開口109的側壁及底部。阻障層110可由氮化鉭、氮化鈦、一個或一個以上適合材料或其組合形成或包括上述材料。阻障層110可利用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、電鍍製程、無電電鍍製程、一道或一道以上其他適用製程或其組合沉積而成。
之後，根據一些實施例，一導電層112沉積於阻障層110上，如第1B圖所示。導電層112可填入開口109。導電層112係用作後續將形成的記憶裝置的下電極層。導電層112可由銅、鈷、鎢、鈦、鎳、金、鉑、石墨烯、一個或一個以上適合材料或其組合形成或包括上述材料。導電層112可利用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、電鍍製程、無電電鍍製程、一道或一道以上 其他適用製程或其組合沉積而成。
在一些實施例中，平坦化導電層112，以提供具有實質上平坦的表面的導電層112，其可促進後續製造加工。可利用CMP製程、磨削製程、乾式研磨製程、蝕刻製程、一道或一道以上其他適用製程或其組合來平坦化導電層112。
根據一些實施例，三個或三個以上可變電阻層堆疊在一起，以作為資料儲存元件。資料儲存元件可具有小厚度，以得到電阻式隨機存取記憶體(RRAM)裝置的較低形成電壓。因多個可變電阻層的緣故，可明顯降低漏電流而能夠具有較佳的切換控制。在其他情形中，只有形成一個單獨的薄可變電阻層，漏電流高而對裝置效能有負面影響。
如第1C圖所示，根據一些實施例，可變電阻層的堆疊形成於導電層112上。在一些實施例中，上述堆疊包括可變電阻層113、114及116。可變電阻層113、114及116一同作為一資料儲存元件，資料儲存元件係用於儲存資料單元。可變電阻層113、114及116的每一者具有可變電阻。取決於跨接於可變電阻層113、114及116的施加電壓，可變電阻層113、114及116的總電阻可切換於不同電阻狀態(對應資料單元的資料狀態)之間。
可變電阻層113、114及116的每一者可在施加足夠的高電壓之後而降低電阻。施加的電壓可使可變電阻層113、114及116內的離子(例如，氧離子)移至電極。如此一來，一連串的空位(vacancy)形成於可變電阻層113、114及116內。在空位的數量增加達到足夠高的總量之後，這些空位會連結在 一起而形成一個或一個以上導電路徑。舉例來說，經由一形成處理步驟，一個或一個以上導電路徑(例如，導電絲(filament))會形成於可變電阻層113、114及116內，使可變電阻層113、114及116的總電阻明顯降低。
可施加一反向電壓，使氧離子返回可變電阻層113、114及116而局部破壞形成的導電絲或導電路徑。如此一來，可變電阻層113、114及116的總電阻會增加。
如以上所述，可經由施加的電壓來調整可變電阻層113、114及116的總電阻。而資料可儲存於可變電阻層113、114及116內。透過偵測通過可變電阻層113、114及116的電流可得到關於可變電阻層113、114及116的電阻狀態的資訊。因此，也可得到對應的儲存資料。
在一些實施例中，可變電阻層113、114及116的每一者由一介電材料形成且通常為電性絕緣。可變電阻層113、114及116的每一者可由氧化材料(例如金屬氧化材料)形成或包括上述材料。在一些實施例中，可變電阻層113、114及116的每一者由含氧介電材料形成。
在一些實施例中，中間的可變電阻層114具有不同於可變電阻層113及116的特徵。在一些實施例中，可變電阻層114的組成不同於可變電阻層113及116的組成。在一些實施例中，可變電阻層114的材料具有優於可變電阻層113及116的材料的資料保存時間(retention)。在一些實施例中，可變電阻層113及116的材料具有低於可變電阻層114的材料的漏電流。可變電阻層113、114及116的組合可產生良好的資料保存時間 與低漏電流。在一些實施例中，可變電阻層114內的氧離子鍵結較可變電阻層113或116內的氧離子鍵結更為緊密。
在一些實施例中，可變電阻層113、114及116的每一者為含元素氧化層，其中上述每一者所含元素擇自於第一元素族群及第二元素族群。在一些實施例中，第一元素族群包括：鋁、矽、鉭、釔及釩。在一些實施例中，第二元素族群包括：鋯、鉿、鈦、鑭及鉭。
在一些實施例中，可變電阻層113為含第一元素及不同於第一元素的第二元素的氧化層。在一些實施例中，第一元素擇自於第一元素族群的其中一者，而第二元素擇自於第二元素族群的其中一者。氧與擇自於第一元素族群的元素之間的鍵結強度大於氧與擇自於第二元素族群的元素之間的鍵結強度。第一元素與氧之間的鍵結強度大於第二元素與氧之間的鍵結強度。在一些實施例中，可變電阻層113的第二元素的原子濃度大於第一元素的原子濃度。在一些實施例中，第一元素的原子濃度與第一元素及第二元素的總原子濃度的比率約在20%至50%的範圍。在可變電阻層113中，第一元素的原子濃度與第二元素的原子濃度的比率約在0.25至1的範圍。
在一些實施例中，可變電阻層114為含第三元素及不同於第三元素的第四元素的氧化層。在一些實施例中，第三元素擇自於第一元素族群的其中一者，而第四元素擇自於第二元素族群的其中一者。第三元素與氧之間的鍵結強度大於第四元素與氧之間的鍵結強度。
在一些實施例中，可變電阻層113的第一元素與可 變電阻層114的第三元素為相同元素且擇自於第一元素族群的其中一者。在其他實施例中，第一元素與第三元素為不同元素且擇自於第一元素族群的其中二者。在一些實施例中，可變電阻層113的第二元素與可變電阻層114的第四元素為相同元素且擇自於第二元素族群的其中一者。在其他實施例中，第二元素與第四元素為不同元素且擇自於第二元素族群的其中二者。
在一些實施例中，可變電阻層114的第三元素的原子濃度大於第四元素的原子濃度。在一些實施例中，第三元素的原子濃度與第三元素及第四元素的總原子濃度的比率約在55%至80%的範圍。在可變電阻層114中，第三元素的原子濃度與第四元素的原子濃度的比率約在1.2至4的範圍。
在一些實施例中，可變電阻層116為含第五元素及不同於第五元素的第六元素的氧化層。在一些實施例中，第五元素擇自於第一元素族群的其中一者，而第六元素擇自於第二元素族群的其中一者。第五元素與氧之間的鍵結強度大於第六元素與氧之間的鍵結強度。
在一些實施例中，可變電阻層116的第五元素與可變電阻層114的第三元素為相同元素且擇自於第一元素族群的其中一者。在其他實施例中，第五元素與第三元素為不同元素且擇自於第一元素族群的其中二者。在一些實施例中，可變電阻層116的第六元素與可變電阻層114的第四元素為相同元素且擇自於第二元素族群的其中一者。在其他實施例中，第六元素與第四元素為不同元素且擇自於第二元素族群的其中二者。
在一些實施例中，可變電阻層116的第六元素的原 子濃度大於第五元素的原子濃度。在一些實施例中，第五元素的原子濃度與第五元素及第六元素的總原子濃度的比率約在20%至50%的範圍。在可變電阻層116中，第五元素的原子濃度與第六元素的原子濃度的比率約在0.25至1的範圍。
在一些實施例中，可變電阻層114的第三元素的原子濃度大於可變電阻層113的第一元素的原子濃度。在一些實施例中，可變電阻層114的第三元素的原子濃度大於可變電阻層116的第五元素的原子濃度。如以上所述，氧與擇自於第一元素族群的元素之間的鍵結強度大於氧與擇自於第二元素族群的元素之間的鍵結強度。由於可變電阻層114中擇自於第一元素族群的元素的原子濃度大於可變電阻層113或116中擇自於第一元素族群的元素的原子濃度，因此可變電阻層114內氧離子的鍵結較可變電阻層113或116內氧離子的鍵結更為緊密。
在一些實施例中，可變電阻層113、114、116的總厚度約在60nm至120nm的範圍。在一些實施例中，可變電阻層113、114、116具有實質上相同的厚度。然而，本揭露中的實施例可做出許多變化及/或變更。在其他實施例中，可變電阻層113、114、116具有不同的厚度。在一些實施例中，可變電阻層116厚於可變電阻層114或113。在一些實施例中，可變電阻層116的厚度與可變電阻層114的厚度的比率約在1.2至2的範圍。在一些情形中，若上述比率小於1.2，半導體裝置結構的可靠度不足。在其他情形中，若上述比率大於2，半導體裝置結構的形成電壓過高。操作速度也會不夠高。
許多方法可用於形成可變電阻層113、114、116。 在一些實施例中，可變電阻層113、114、116的每一者利用原子層沉積(ALD)製程、化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、旋塗製程、噴塗製程、一道或一道以上其他適用製程或其組合沉積而成。
在一些實施例中，可變電阻層113與作為下電極層的導電層112直接接觸。在一些實施例中，由於導電層112具有實質上平坦的表面，可改善可變電阻層113與導電層112之間的附著力。
如第1C圖所示，根據一些實施例，一蓋層118隨後沉積於可變電阻層116上。在一些實施例中，蓋層118作為離子儲存區。蓋層118可於後續形成處理步驟及/或設定(setting)製程中促使可變電阻層113、114、116內空位的形成。舉例來說，蓋層118用於接收來自可變電阻層113、114、116的氧離子。如此一來，形成導電路徑或導電絲的空位會形成於可變電阻層113、114、116內，因而完成形成處理步驟及/或設定處理步驟。
在一些實施例中，形成的蓋層118具有適合的厚度，其約在10Å至150Å的範圍。在一些情形中，若蓋層118的厚度小於10Å，蓋層118可能無法容納來自可變電阻層113、114、116中足夠的氧離子數量。如此一來，不易進行形成處理步驟及/或設定處理步驟。在其他情形中，若蓋層118的厚度大於150Å，用於重設製程的操作速度會慢下來。在一些實施例中，可變電阻層113、114、116的總厚度與蓋層118的厚度的比率約在0.02至0.2的範圍。
在一些實施例中，蓋層118由金屬材料形成。在一 些實施例中，蓋層118由鈦(Ti)、鉿(Hf)、鋯(Zr)、鑭(La)、鉭(Ta)、鎳(Ni)、鎢(W)、一個或一個以上其他適合金屬材料或其組合。在一些實施例中，蓋層118由純金屬材料或純金屬材料的組合形成。在一些實施例中，蓋層118實質上不含氮及碳。在一些實施例中，蓋層118利用物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、電鍍製程、一道或一道以上其他適用製程或其組合沉積而成。
之後，根據一些實施例，一導電層120沉積於蓋層118上，如第1C圖所示。導電層120係用作後續將形成的記憶裝置的上電極層。導電層120可由銅、鈷、鎢、鈦、鎳、金、鉑、石墨烯、一個或一個以上適合材料或其組合形成或包括上述材料。導電層120可利用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、電鍍製程、無電電鍍製程、一道或一道以上其他適用製程或其組合沉積而成。
如第1D圖所示，根據一些實施例，一罩幕部件122形成於導電層120上。罩幕部件122用於輔助後續導電層120及蓋層118的圖案化製程。罩幕部件122可由氮化矽、氮氧化矽、氧化矽、一個或一個以上適合材料或其組合形成或包括上述材料。可使用光學微影製程及蝕刻製程形成罩幕部件122。
本揭露中的實施例可做出許多變化及/或變更。在其他實施例中，並未形成罩幕部件122。
如第1E圖所示，根據一些實施例，局部去除導電 層120及蓋層118而將其圖案化。在進行圖案化製程之後，露出了可變電阻層113、114、116。在一些實施例中，利用一道或一道以上蝕刻製程局部去除導電層120及蓋層118。在一些實施例中，在圖案化導電層120及蓋層118的過程中也局部去除了可變電阻層113、114、116。在一些實施例中，在進行一道或一道以上蝕刻製程之後，露出了可變電阻層116及114的側壁及可變電阻層113的上表面。
如第1F圖所示，根據一些實施例，一保護層124沉積於第1E圖的結構上。保護層124可由氮化矽、氮氧化矽、氧化矽、一個或一個以上適合材料或其組合形成或包括上述材料。保護層124可利用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、一道或一道以上其他適用製程或其組合沉積而成。
如第1G圖所示，根據一些實施例，局部去除保護層124，以形成一保護部件126。保護部件126覆蓋導電層120、蓋層118以及可變電阻層116及114的側壁。可利用蝕刻製程形成保護部件126。在進行上述蝕刻製程中，罩幕部件122也受到蝕刻。如此一來，形成了具有較小厚度的罩幕部件122’。在其他實施例中，在進行上述蝕刻製程中，完全去除罩幕部件122來形成保護部件126。
本揭露中的實施例可做出許多變化及/或變更。在其他實施例中，並未形成保護層124或保護部件126。
如第1H圖所示，根據一些實施例，局部去除可變電阻層113、導電層112及阻障層110而將其圖案化。在一些實 施例中，利用一道或一道以上蝕刻製程局部去除可變電阻層113、導電層112及阻障層110。在圖案化可變電阻層113、導電層112及阻障層110的過程中，保護部件126及罩幕部件122’可一同作為蝕刻罩幕。
如第1I圖所示，根據一些實施例，一保護層128沉積於第1H圖的結構上。在一些實施例中，保護層128含有矽、氧及/或碳。在一些實施例中，保護層128由氧化矽、氮化矽、碳化矽、氮氧化矽、一個或一個以上適合材料或其組合形成或包括上述材料。在一些實施例中，保護層128由實質上無氧的材料形成。在一些實施例中，保護層128為單一層。在其他實施例中，保護層128包括多個次層。次層可由相同材料形成。或者，某些次層由不同材料形成。保護層128可利用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、旋塗製程、一道或一道以上其他適用製程或其組合沉積而成。
之後，根據一些實施例，一介電層130沉積於保護層128上，如第1I圖所示。介電層130可由含碳氧化矽、氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、多孔介電材料、另一適合的低介電常數(low-k)介電材料、一個或一個以上其他適合材料或其組合形成或包括上述材料。介電層130可利用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、旋塗製程、噴塗製程、一道或一道以上其他適用製程或其組合沉積而成。
如第1J圖所示，根據一些實施例，一特徵部件134形成於介電層130內。特徵部件134電性連接導電層120。在一些實施例中，特徵部件134為導電介層連接窗。在一些實施例中，特徵部件134為導電線。在一些實施例中，特徵部件134為導電介層連接窗及導電線的組合，並利用雙鑲嵌製程形成。
在一些實施例中，在形成特徵部件134之前，形成一阻障層132。阻障層132的材料及形成方法可相同或相似於阻障層104的材料及形成方法。特徵部件134的材料及形成方法可相同或相似於特徵部件106的材料及形成方法。
如第1J圖所示，根據一些實施例，形成具有電阻式隨機存取記憶體(RRAM)結構的半導體裝置。導電層112及導電層120分別作為下電極及上電極。導電層112及導電層120將可變電阻層113、114及116與蓋層118夾在中間。電阻式隨機存取記憶體(RRAM)結構利用氧空位控制可變電阻層113、114及116的電阻。當施加一設定電壓跨接於導電層112及導電層120，可變電阻層113、114及116內的離子(例如，氧離子)通過可變電阻層116移出至蓋層118，以自氧空位再形成導電路徑(初始由形成電壓所形成)並切換可變電阻至低電阻狀態。舉例來說，設定電壓為正電壓。當施加一設定電壓於跨接於導電層120及導電層112，離子(例如，氧離子)通過可變電阻層116移回可變電阻層113、114及116內，以填入氧空位並切換可變電阻至高電阻狀態。舉例來說，設定電壓為負電壓。
本揭露中的實施例可做出許多變化及/或變更。第2圖係繪示出根據一些實施例的半導體裝置結構的剖面示意 圖。在一些實施例中，提供或接受相同或相似於第1A圖的結構。在一些實施例中，在形成下電極層(例如，導電層112)之前，介電層108形成於半導體基底100上。之後，開口109形成於介電層108內。在一些實施例中，形成阻障層110及導電層112。部分的阻障層110及導電層112延伸於開口109內。在一些實施例中，並未平坦化導電層112。因此，導電層112具有一彎曲上表面。在一些實施例中，後續形成的可變電阻層113、114及116、蓋層118及導電層120也因此具有彎曲上表面，如第2圖所示。
本揭露中的實施例可做出許多變化及/或變更。第3圖係繪示出根據一些實施例的半導體裝置結構的剖面示意圖。在一些實施例中，進行相似於第1E圖所示的蝕刻製程。然而，實質上未蝕刻可變電阻層114。如第3圖所示，後續形成的保護部件126覆蓋可變電阻層116的側壁。保護部件126並未覆蓋可變電阻層114或113的側壁。在一些實施例中，保護部件126的下表面與可變電阻層114的上表面實質上為共平面。
本揭露中的實施例可做出許多變化及/或變更。第4圖係繪示出根據一些實施例的半導體裝置結構的剖面示意圖。在一些實施例中，保護部件126覆蓋可變電阻層116的一部分側壁。在一些實施例中，保護部件126的下表面高於可變電阻層116的下表面且低於可變電阻層116的上表面。
本揭露中的實施例可做出許多變化及/或變更。第5圖係繪示出根據一些實施例的半導體裝置結構的剖面示意圖。在一些實施例中，保護部件126覆蓋可變電阻層114的一部 分側壁。在一些實施例中，保護部件126覆蓋可變電阻層116的側壁。在一些實施例中，保護部件126的下表面高於可變電阻層114的下表面且低於可變電阻層114的上表面。
本揭露中的實施例可做出許多變化及/或變更。第6圖係繪示出根據一些實施例的半導體裝置結構的剖面示意圖。在一些實施例中，保護部件126覆蓋可變電阻層113的一部分側壁。在一些實施例中，保護部件126覆蓋可變電阻層114及116的側壁。在一些實施例中，保護部件126的下表面高於可變電阻層113的下表面且低於可變電阻層113的上表面。
本揭露的實施例形成一半導體裝置，包括一電阻式隨機存取記憶體(RRAM)結構。電阻式隨機存取記憶體(RRAM)結構包括三個或三個以上可變電阻層夾設於下電極與上電極之間。上述三個或三個以上可變電阻層可具有不同的組成對應於不同的特徵。舉例來說，位於中間可變電阻層內的氧離子的鍵結較位於上方或下方可變電阻層內的氧離子的鍵結更為緊密，由於多個可變電阻層內的氧離子的緣故，可明顯降低漏電流因而能夠具有較佳的切換控制。因此，可明顯改善半導體裝置結構的品質與可靠度。
根據一些實施例，提供一種半導體裝置結構。半導體裝置結構包括一半導體基底以及位於半導體基底上的一下電極。半導體裝置結構更包括一第一氧化層，位於下電極上。第一氧化層含有一第一元素及不同於第一元素的一第二元素，第一元素擇自於一第一元素族群的其中一者，第一元素族群包括：鋁、矽、鉭、釔及釩，而第二元素擇自於一第二元素 族群的其中一者，第二元素族群包括：鋯、鉿、鈦、鑭及鉭。半導體裝置結構更包括一第二氧化層，位於第一氧化層上。第二氧化層含有一第三元素及不同於第三元素的一第四元素，第三元素擇自於第一元素族群的其中一者，而第四元素擇自於第二元素族群的其中一者。另外，半導體裝置結構更包括一第三氧化層，位於第二氧化層上。第三氧化層含有一第五元素及不同於第五元素的一第六元素，第五元素擇自於第一元素族群的其中一者，而第六元素擇自於第二元素族群的其中一者。第二氧化層內的第三元素的原子濃度大於第一氧化層內的第一元素的原子濃度或第三氧化層內的第五元素的原子濃度。半導體裝置結構更包括一上電極，位於第三氧化層上。
根據一些實施例，提供一種半導體裝置結構。半導體裝置結構包括一半導體基底以及位於半導體基底上的一下電極。半導體裝置結構更包括位於下電極上的一第一可變電阻區、位於第一可變電阻區上的一第二可變電阻區以及位於第二可變電阻區上的一第三可變電阻區。第一可變電阻區、第二可變電阻區及第三可變電阻區的每一者由含一第一元素及一第二元素的氧化材料形成，第一元素與氧的鍵結強度大於第二元素與氧的鍵結強度。第二可變電阻區中第一元素的原子濃度大於第一可變電阻區的第一元素的原子濃度或第三可變電阻區的第一元素的原子濃度。半導體裝置結構更包括一上電極，位於第三可變電阻區上。
根據一些實施例，提供一種半導體裝置結構。半導體裝置結構包括一半導體基底以及位於半導體基底上的一 下電極。半導體裝置結構更包括位於下電極上的一第一氧化層、位於第一氧化層上的一第二氧化層以及位於第二氧化層上的一第三氧化層。第二氧化層內的氧離子鍵結較第一氧化層內或第三氧化層內的氧離子鍵結更為緊密。半導體裝置結構更包括一上電極，位於第三氧化層上。
根據一些實施例，提供一種半導體裝置結構。半導體裝置結構包括一半導體基底以及位於半導體基底上的一下電極。半導體裝置結構更包括一第一氧化層，位於下電極上。第一氧化層含有一第一元素及不同於第一元素的一第二元素，第一元素擇自於一第一元素族群的其中一者，第一元素族群包括：鋁、矽、鉭、釔及釩，而第二元素擇自於一第二元素族群的其中一者，第二元素族群包括：鋯、鉿、鈦、鑭及鉭。半導體裝置結構更包括一第二氧化層，位於第一氧化層上。第二氧化層含有一第三元素及不同於第三元素的一第四元素，第三元素擇自於第一元素族群的其中一者，而第四元素擇自於第二元素族群的其中一者。另外，半導體裝置結構更包括一第三氧化層，位於第二氧化層上。第三氧化層含有一第五元素及不同於第五元素的一第六元素，第五元素擇自於第一元素族群的其中一者，而第六元素擇自於第二元素族群的其中一者。第二氧化層內的第三元素的原子濃度大於第一氧化層內的第一元素的原子濃度，且第二氧化層內的第三元素的原子濃度大於第三氧化層內的第五元素的原子濃度。半導體裝置結構更包括一上電極，位於第三氧化層上。
根據一些實施例，提供一種半導體裝置結構。半 導體裝置結構包括一半導體基底以及位於半導體基底上的一下電極。半導體裝置結構更包括一儲存部件，位於下電極上，儲存部件包括位於下電極上的一第一可變電阻區、位於第一可變電阻區上的一第二可變電阻區以及位於第二可變電阻區上的一第三可變電阻區。第一可變電阻區、第二可變電阻區及第三可變電阻區的每一者由含一第一元素及一第二元素的氧化材料形成，第一元素與氧的鍵結強度大於第二元素與氧的鍵結強度。第二可變電阻區中第一元素的原子濃度大於第一可變電阻區的第一元素的原子濃度，且第二可變電阻區中第一元素的原子濃度大於第三可變電阻區的第一元素的原子濃度。半導體裝置結構更包括一上電極，位於第三可變電阻區上。
根據一些實施例，提供一種半導體裝置結構。半導體裝置結構包括一半導體基底以及位於半導體基底上的一下電極。半導體裝置結構更包括位於下電極上的一第一氧化層、位於第一氧化層上的一第二氧化層以及位於第二氧化層上的一第三氧化層。第二氧化層內的氧離子鍵結較第一氧化層內的氧離子鍵結更為緊密，且第二氧化層內的氧離子鍵結較第三氧化層內的氧離子鍵結更為緊密。半導體裝置結構更包括一上電極，位於第三氧化層上。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技 術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。

Claims (20)

  1. 一種半導體裝置結構，包括：一半導體基底；一下電極，位於該半導體基底上；一第一氧化層，位於該下電極上，其中該第一氧化層含有一第一元素及不同於該第一元素的一第二元素，該第一元素擇自於一第一元素族群的其中一者，該第一元素族群包括：鋁、矽、鉭、釔及釩，而該第二元素擇自於一第二元素族群的其中一者，該第二元素族群包括：鋯、鉿、鈦、鑭及鉭；一第二氧化層，位於該第一氧化層上，其中該第二氧化層含有一第三元素及不同於該第三元素的一第四元素，該第三元素擇自於該第一元素族群的其中一者，而該第四元素擇自於該第二元素族群的其中一者；一第三氧化層，位於該第二氧化層上，其中該第三氧化層含有一第五元素及不同於該第五元素的一第六元素，該第五元素擇自於該第一元素族群的其中一者，而該第六元素擇自於該第二元素族群的其中一者，該第二氧化層內的該第三元素的原子濃度大於該第一氧化層內的該第一元素的原子濃度，且該第二氧化層內的該第三元素的該原子濃度大於該第三氧化層內的該第五元素的原子濃度；以及一上電極，位於該第三氧化層上。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中該第三氧化層厚於該第二氧化層，且該第三氧化層厚於該第一氧 化層。
  3. 如申請專利範圍第1項所述之半導體裝置結構，其中該第二氧化層與該第一氧化層及該第三氧化層直接接觸。
  4. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一元素、該第三元素及該第五元素為相同元素且擇自於該第一元素族群的其中一者。
  5. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一元素、該第三元素及該第五元素中至少二者為不同元素且擇自於該第一元素族群的其中二者或二者以上。
  6. 如申請專利範圍第1項所述之半導體裝置結構，其中該第二氧化層的該第三元素的該原子濃度與該第二氧化層的該第四元素的原子濃度的比率約在1.2至4的範圍。
  7. 如申請專利範圍第1項所述之半導體裝置結構，其中：該第一氧化層的該第一元素的該原子濃度與該第一氧化層的該第二元素的原子濃度的比率約在0.25至1的範圍；以及該第三氧化層的該第五元素的該原子濃度與該第三氧化層的該第六元素的原子濃度的比率約在0.25至1的範圍。
  8. 如申請專利範圍第1項所述之半導體裝置結構，更包括一金屬蓋層位於該第三氧化層與該上電極之間。
  9. 如申請專利範圍第8項所述之半導體裝置結構，其中該金屬蓋層與該第三氧化層直接接觸。
  10. 如申請專利範圍第1項所述之半導體裝置結構，更包括一保護部件，其中該保護部件覆蓋該第二氧化層的一側表面及該第三氧化層的一側表面。
  11. 如申請專利範圍第10項所述之半導體裝置結構，其中該保護部件延伸於該第一氧化層內，使該保護部件的一下表面位於該第一氧化層的一上表面與該半導體基底的一上表面之間。
  12. 一種半導體裝置結構，包括：一半導體基底；一下電極，位於該半導體基底上；一儲存部件，位於該下電極上，其中該儲存部件包括：一第一可變電阻區，位於該下電極上；一第二可變電阻區，位於該第一可變電阻區上；一第三可變電阻區，位於該第二可變電阻區上，其中該第一可變電阻區、該第二可變電阻區及該第三可變電阻區的每一者由含一第一元素及一第二元素的氧化材料形成，該第一元素與氧的鍵結強度大於該第二元素與氧的鍵結強度，該第二可變電阻區中該第一元素的原子濃度大於該第一可變電阻區的該第一元素的原子濃度，該第二可變電阻區中該第一元素的該原子濃度大於該第三可變電阻區的該第一元素的原子濃度；以及一上電極，位於該第三可變電阻區上。
  13. 如申請專利範圍第12項所述之半導體裝置結構，其中：該第一元素包括：鋁、矽、鉭、釔或釩；以及該第二元素包括：鋯、鉿、鈦、鑭或鉭。
  14. 如申請專利範圍第12項所述之半導體裝置結構，其中：該第二可變電阻區的該第一元素的原子濃度與該第二可變 電阻區的該第二元素的原子濃度的比率約在1.2至4的範圍；該第一可變電阻區的該第一元素的原子濃度與該第一可變電阻區的該第二元素的原子濃度的比率約在0.25至1的範圍；以及該第三可變電阻區的該第一元素的原子濃度與該第三可變電阻區的該第二元素的原子濃度的比率約在0.25至1的範圍。
  15. 如申請專利範圍第12項所述之半導體裝置結構，其中該第三可變電阻區的厚度與該第二可變電阻區的厚度的比率約在1.2至2的範圍。
  16. 如申請專利範圍第12項所述之半導體裝置結構，其中於該第二可變電阻區與該第一可變電阻區及該第三可變電阻區直接接觸。
  17. 如申請專利範圍第12項所述之半導體裝置結構，更包括一金屬蓋層，位於該第三可變電阻區與該上電極之間，其中該金屬蓋層與該第三可變電阻區直接接觸。
  18. 一種半導體裝置結構，包括：一半導體基底；一下電極，位於該半導體基底上；一第一氧化層，位於該下電極上；一第二氧化層，位於該第一氧化層上；一第三氧化層，位於該第二氧化層上，其中該第二氧化層內的氧離子鍵結較該第一氧化層內的氧離子鍵結更為緊密；以及 一上電極，位於該第三氧化層上。
  19. 如申請專利範圍第18項所述之半導體裝置結構，其中：該第一氧化層含一第一元素及一第二元素，該第一元素與該第二元素彼此不同，該第一元素擇自於一第一元素族群的其中一者，該第一元素族群包括：鋁、矽、鉭、釔及釩，而該第二元素擇自於一第二元素族群的其中一者，該第二元素族群包括：鋯、鉿、鈦、鑭及鉭；該第二氧化層含一第三元素及一第四元素，該第三元素與該第四元素彼此不同，該第三元素擇自於該第一元素族群的其中一者，而該第四元素擇自於該第二元素族群的其中一者；以及該第三氧化層含一第五元素及一第六元素，該第五元素與該第六元素彼此不同，該第五元素擇自於該第一元素族群的其中一者，而該第六元素擇自於該第二元素族群的其中一者。
  20. 如申請專利範圍第19項所述之半導體裝置結構，其中該第二氧化層的該第三元素的原子濃度大於該第一氧化層的該第一元素的原子濃度，且該第二氧化層的該第三元素的該原子濃度大於該第三氧化層的該第五元素的原子濃度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI758715B (zh) * 2019-06-27 2022-03-21 台灣積體電路製造股份有限公司 積體晶片、電阻式隨機存取記憶胞及其形成方法
TWI791158B (zh) * 2019-08-26 2023-02-01 台灣積體電路製造股份有限公司 記憶胞、記憶體器件及用於形成記憶體器件的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476416B2 (en) * 2018-03-29 2022-10-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
TWI810362B (zh) * 2019-09-09 2023-08-01 聯華電子股份有限公司 形成可變電阻式記憶體單元的方法
KR20210127559A (ko) * 2020-04-14 2021-10-22 에스케이하이닉스 주식회사 가변 저항층을 포함하는 반도체 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8679962B2 (en) * 2008-08-21 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit metal gate structure and method of fabrication
JP2010287683A (ja) * 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP5438707B2 (ja) * 2011-03-04 2014-03-12 シャープ株式会社 可変抵抗素子及びその製造方法、並びに、当該可変抵抗素子を備えた不揮発性半導体記憶装置
US8847196B2 (en) * 2011-05-17 2014-09-30 Micron Technology, Inc. Resistive memory cell
TWI437693B (zh) * 2012-01-18 2014-05-11 Winbond Electronics Corp 非揮發性記憶體元件及其陣列
TWI533409B (zh) * 2012-04-12 2016-05-11 華邦電子股份有限公司 非揮發性記憶體及其製造方法
US9172036B2 (en) * 2013-11-22 2015-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Top electrode blocking layer for RRAM device
US10003022B2 (en) * 2014-03-04 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with conductive etch-stop layer
US9431609B2 (en) * 2014-08-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Oxide film scheme for RRAM structure
US9647207B2 (en) * 2015-01-26 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory (RRAM) structure
JP2016219475A (ja) * 2015-05-15 2016-12-22 トヨタ自動車株式会社 炭化珪素半導体装置の製造方法
CN106365115B (zh) * 2015-07-23 2019-08-23 上海丽恒光微电子科技有限公司 Mems传感器及其制备方法
US9978938B2 (en) * 2015-11-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive RAM structure and method of fabrication thereof
US9461245B1 (en) * 2015-11-13 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom electrode for RRAM structure
WO2017111812A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Rram based complimentary switch for crosspoint memory applications
US10224407B2 (en) * 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI758715B (zh) * 2019-06-27 2022-03-21 台灣積體電路製造股份有限公司 積體晶片、電阻式隨機存取記憶胞及其形成方法
TWI791158B (zh) * 2019-08-26 2023-02-01 台灣積體電路製造股份有限公司 記憶胞、記憶體器件及用於形成記憶體器件的方法

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