CN109786329A - 具有嵌入气隙的finfet器件及其制造方法 - Google Patents

具有嵌入气隙的finfet器件及其制造方法 Download PDF

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Abstract

一种半导体器件，包括：设置在衬底上方的第一栅极结构。第一栅极结构沿第一方向延伸。第二栅极结构设置在衬底上方。第二栅极结构沿第一方向延伸。介电材料设置在第一栅极结构与第二栅极结构之间。气隙设置在介电材料内。本发明实施例涉及具有嵌入气隙的FINFET器件及其制造方法。

Description

具有嵌入气隙的FINFET器件及其制造方法
技术领域
本发明实施例涉及具有嵌入气隙的FINFET器件及其制造方法。
背景技术
半导体工业已经进入到纳米技术工艺节点来追求更高的器件密度、更高的性能和更低的成本。随着这种进展的发生，来自制造和设计问题的挑战已经引起诸如鳍式场效应晶体管(FinFET)器件的三维设计的发展。利用从衬底延伸的薄“鳍”(或鳍式结构)来制造典型的FinFET器件。鳍通常包括硅并且形成晶体管器件的主体。在这个垂直鳍中形成晶体管的沟道。在鳍上方(例如，环绕)提供栅极。这种类型的栅极允许更好地控制沟道。FinFET器件的其它优点包括减少短沟道效应和更高的电流。
然而，传统FinFET器件仍然可能具有某些缺陷。例如，制造FinFET器件可以包括栅极替换工艺。由于部件尺寸不断减小，用于栅极替换工艺的一些步骤的小工艺窗口可能导致泄漏和/或其它缺陷。
因此，尽管现有的FinFET器件及其制造通常已经足够用于其预期的目的，但是在各个方面并不完全令人满意。
发明内容
根据本发明的一些实施例，提供了一种半导体器件，包括：第一栅极结构，设置在衬底上方，所述第一栅极结构沿第一方向延伸；第二栅极结构，设置在所述衬底上方，所述第二栅极结构沿所述第一方向延伸；介电材料，设置在所述第一栅极结构与所述第二栅极结构之间；以及气隙，设置在所述介电材料内。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：第一鳍结构和第二鳍结构，均突出于衬底上方，其中，所述第一鳍结构和所述第二鳍结构均沿第一方向延伸；第一栅极结构和第二栅极结构，分别位于所述第一鳍结构和所述第二鳍结构上方并且部分地包裹环绕所述第一鳍结构和所述第二鳍结构，其中，所述第一栅极结构和所述第二栅极结构均沿第二方向延伸，所述第二方向垂直于所述第一方向；第一介电材料，位于所述第一栅极结构和所述第二栅极结构之间；以及空隙，嵌入在所述第一介电材料中。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：在衬底上方形成伪栅极层；在所述伪栅极层上方形成图案化的掩模，所述图案化的掩模包括开口；蚀刻所述开口至所述伪栅极层内，其中，所述图案化的掩模在蚀刻期间用作保护掩模；对由所述开口暴露的所述伪栅极层的部分执行横向蚀刻工艺，其中，所述横向蚀刻工艺蚀刻掉所述伪栅极层而不影响所述图案化的掩模；在横向蚀刻之后，在所述开口中形成介电材料，其中，在所述介电材料中形成气隙；在形成所述气隙之后，去除所述图案化的掩模和在所述图案化的掩模上方形成的介电材料的部分；以及用含金属栅极替换所述伪栅极层。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是示例性FinFET器件的立体图。
图2A至图8A是根据本发明的各个实施例的处于不同制造阶段的FinFET器件的顶视图。
图2B至图8B是根据本发明的各个实施例的处于不同制造阶段的FinFET器件的截面图。
图9至图12示出了根据本发明的各个实施例的气隙的顶视图。
图13至图15示出了根据本发明的各个实施例的气隙的截面图。
图16是根据本发明的实施例的用于制造FinFET器件的方法的流程图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例，以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，为了简化和清楚的目的，可以以不同比例任意绘制各个部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。例如，如果将图中的器件翻过来，则描述为在其它元件或部件“下部”或“之下”的元件将被定位于在其它元件或部件“上方”。因此，示例性术语“在...下方”可包括“在...上方”和“在...下方”的方位。装置可以以其它方式定向(旋转90度或在其它方位)，并且本文使用的空间相对描述符可以同样地作相应的解释。
本发明涉及但不限于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体FinFET器件和N型金属氧化物半导体FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开将继续以一个或多个FinFET为例来描述本发明的各个实施例。然而应当理解，除非权利要求特别声明，否则本申请不应限制于器件的特定类型。
FinFET器件的使用已经在半导体行业越来越受欢迎。参照图1，示出了示例性FinFET器件50的立体图。FinFET器件50是在衬底(诸如块状衬底)上方构建的非平面多栅极晶体管。薄的含硅“鳍式”结构(在下文中被称为“鳍”)形成FinFET器件50的主体。鳍结构沿着图1所示的X方向延伸。鳍结构具有沿Y方向测量的鳍宽度W鳍，Y方向与X方向正交。FinFET器件50的栅极结构60部分地环绕该鳍结构，例如围绕鳍结构的顶面和相对的侧壁表面。因此，栅极结构60的一部分在Z方向上位于鳍结构上方，Z方向与X方向和Y方向都正交。
LG表示沿X方向测量的栅极结构60的长度(或宽度，取决于视角)。栅极结构60可以包括栅电极组件60A和栅极电介质组件60B。栅极电介质60B具有在Y方向上测量的厚度tox。栅极结构60的一部分位于诸如浅沟槽隔离(STI)的介电隔离结构上方。在鳍结构的延伸部分中在栅极结构60的相对侧上形成FinFET器件50的源极70和漏极80。被栅极结构60包裹环绕的鳍结构的一部分用作FinFET器件50的沟道。FinFET器件50的有效沟道长度由鳍结构的尺寸确定。
与传统金属氧化物半导体场效应晶体管(MOSFET)器件(也称为平面晶体管器件)相比，FinFET器件具有多个优点。这些优点可以包括更好的芯片面积效率、改善的载流子迁移率以及与平面器件的制造工艺兼容的制造工艺。FinFET器件也与高k金属栅极(HKMG)工艺流程兼容。因此，FinFET器件可以实现为HKMG器件，其中，每个栅极具有高k栅极电介质和金属栅电极。对于以上讨论的这些益处，可能期望用FinFET器件来设计集成电路(IC)芯片以用于IC芯片的一部分或全部。
然而，传统的FinFET制造方法可能仍然存在缺陷。例如，FinFET制造可以包括栅极替换工艺，其中，伪栅极被可以是高k金属栅极的栅极结构60替换。作为栅极替换工艺的一部分，可以对伪栅极进行“切割”以分开伪栅极，从而限定单独的伪栅极。之后，单独的伪栅极之后被高k金属栅极替换。因此，“切割”限定了在伪栅极延伸方向上的伪栅极之间的间隔或距离。但是，由于部件尺寸的不断缩小，“切割”可能不足以分开相邻的伪栅极。留下伪栅极的不期望残留物(但应该在“切割”期间已经被去除的)可能导致最终形成的高k金属栅极之间的泄漏或线端桥接问题，这可能不利地影响器件性能和/或降低良率。
为了克服以上讨论的问题，本发明执行作为“切割”工艺的一部分的“回拉(pullback)”以扩大工艺窗口并降低线端桥接的可能性。另外，由于独特的工艺流程，所得到的FinFET器件可能在相邻栅极结构之间包含空隙或气隙。这些空隙或间隙可以改善相邻栅极结构之间的电隔离。结果，与传统FinFET器件相比，本文制造的FinFET器件可以具有改善的器件性能和良率。参照图2A至图8A、图2B至图8B以及图9至图16，以下更详细地讨论本发明的制造工艺流程。
图2A至图8A是处于各个制造阶段的FinFET器件100的示意性局部顶视图，图2B至图8B是处于各个制造阶段的FinFET器件100的示意性截面图。截面图是沿着图1所示的Y切割线获得的，并且Y切割线也在图2A的顶视图中示出。
参照图2B，FinFET器件100包括衬底110。在一些实施例中，衬底110可以是半导体衬底，例如硅衬底。衬底110还可以包括掺杂阱，掺杂阱可以使用一个或多个离子注入工艺将掺杂剂离子注入到衬底110中来形成。取决于需要NFET还是PFET，在一些实施例中，掺杂剂离子可以包括n型材料，例如砷(As)或磷(P)，或者在一些其它实施例中，它们可以包括p型材料，例如硼(B)。
FinFET器件100包括自衬底110向上突出的鳍结构120，例如在图1所示的Z方向上的垂直向上。同样，虽然在图2B中不能直接看到，但是与图1中的鳍结构类似，鳍结构120是细长结构并且各自在X方向上延伸。鳍结构120的各个部分可以充当FinFET晶体管的源极/漏极区域或沟道区域。同样如图2B所示，鳍结构120被隔离结构150部分地包围(或在其中嵌入)。在一些实施例中，隔离结构150包括浅沟槽隔离(STI)。隔离结构150提供FinFET器件100的各个组件(例如鳍结构120)之间的电隔离。
伪栅极层160形成在隔离结构150上方。伪栅极层160也形成在鳍结构120的部分的上方，并且部分地包裹环绕鳍结构120的部分。在一些实施例中，伪栅极层160包括多晶硅。随后伪栅极层160被图案化为伪栅极结构，并且在稍后执行的栅极替换工艺中被去除并被高k金属栅极替代。
如图2A至图2B所示，在伪栅极层160上方形成图案化的掩模层170。在一些实施例中，图案化的掩模层170包括诸如氮氧化硅(SiON)的介电材料。在以下讨论的图案化工艺中，图案化的掩模层170用作硬掩模。图案化的掩模层170包括开口175。可以通过形成掩模层材料以及形成图案化的光刻胶层，并且使用图案化的光刻胶层以在掩模层材料中蚀刻开口来限定开口175。在以下讨论的后续工艺中，开口175将进一步延伸到伪栅极层160中。
如图2A的顶视图所示，在伪栅极层160的两侧形成栅极间隔件180，如图2A所示。在图2B的截面图(或后续制造工艺阶段中的任意截面视图)中，栅极间隔件180不是直接可见的，因为切割线Y-Y取自栅极间隔件180外侧的位置。栅极间隔件180包括介电材料，其可以与图案化的掩模层170的材料不同。在各个实施例中，栅极间隔件180可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、碳化硅(SiC)、碳氧化硅(SiOC)或其组合。每个栅极间隔件180具有沿X方向(例如，图1所示的X方向)测量的横向尺寸190。在一些实施例中，横向尺寸190在大约5埃至大约500埃之间的范围内。
现在参照图3A至图3B，对FinFET器件100执行蚀刻工艺200以进一步在伪栅极层160内蚀刻开口175。结果，图案化的掩模层170的开口175成为沿Z方向(例如，图1所示的Z方向)垂直延伸穿过伪栅极层160的开口(或凹槽)210。蚀刻工艺200也可以被称为切割多晶硅蚀刻工艺，因为它在所示实施例中“切开”伪栅极层160(伪栅极层160包含多晶硅)。现在伪栅极层160分成单独的伪栅极结构160。
如图3A至图3B所示，开口210具有在Y方向上测量的尺寸230。尺寸230是FinFET器件100的关键尺寸(CD)之一。在一些实施例中，尺寸230在约3纳米(nm)至约50nm之间的范围内。
如上所述，由于半导体制造中几何尺寸的不断缩小，尺寸230可能足够小从而引起与蚀刻工艺200有关的问题。例如，由于尺寸230小，蚀刻工艺200可能不能如预期的那样完全去除伪栅极层160。在一些情况下(例如图3B所示的情况)，伪栅极层160的一些残余物160A可以在伪栅极层160的底部保留。由于保留的残余物160A，伪栅极层160也可以称为具有“基脚(footing)”轮廓。伪栅极层160的残余物160A甚至可以彼此接触。在稍后执行栅极替换工艺以用高k金属栅极替换伪栅极160时，这可能导致相邻高k金属栅极之间的桥接。高k金属栅极的桥接会降低器件良率和/或降低器件性能。更糟糕的是，直到已大部分完成FinFET器件100的制造，通常才检测到这些问题，此时采取任何补救措施可能为时已晚。
为了解决以上讨论的这个问题，如图4A和图4B所示，执行“回拉”工艺250以扩大开口210(即，增加尺寸230)。回拉工艺250可以包括横向蚀刻工艺以蚀刻掉由开口210暴露的伪栅极层160的部分。在一些实施例中，“回拉”工艺250使用包括H2、He、Cl2、N2、Ar、O2、NF3、CH4、CHxFy(其中x和y可以是整数)、HBr或其组合的蚀刻剂。在一些实施例中，执行“回拉”工艺250使用：在约200瓦至约1500瓦之间的范围内的功率、在约500伏至约2000伏之间的范围内的偏压、在约3毫托至约100毫托之间的范围内的压力、在约5秒至约50秒之间的范围内的处理时间。
回拉工艺250的结果是，开口210被加宽成开口210A，现在具有在Y方向上测量的横向尺寸260。横向尺寸260大于图3A和图3B所示的横向尺寸230。在一些实施例中，横向尺寸260在约5纳米至约50纳米之间的范围内。可以通过调整回拉工艺250的各个参数来配置横向尺寸260。在一些实施例中，回拉工艺250基本上去除残余物160A(例如，伪栅极层160的基脚轮廓)，或者至少减小残余物160A的尺寸，使得不再有桥接相邻残余物的风险。如此，当稍后执行栅极替换工艺时，将大幅降低相邻高k金属栅极之间桥接的风险。因此，本发明可放宽本文的工艺窗口(例如上述“切割”工艺)，且不会对“切割”伪栅极层160所需要的间距和/或间隔提出严格要求。
请注意，回拉工艺250基本上不影响图案化的掩模层170。这可以通过配置回拉工艺250的横向蚀刻工艺参数来实现，使得在图案化的掩模层170和伪栅极层160之间存在足够高的蚀刻选择性。因此，如图4B所示，在开口210A上方，图案化的掩模层170的部分可形成“悬垂物(overhang)”170A。这些悬垂物170A的存在有助于在相邻栅极结构之间的介电材料中形成气隙，如以下更详细地讨论的。
现在参照图5A至图5B，在掩模层170上方和隔离结构150上方形成介电材料300。在一些实施例中，可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合的沉积工艺来形成介电材料300。介电材料300可具有与图案化的掩模层170和/或栅极间隔件180不同的材料成分。在一些实施例中，介电材料300包括氮化硅。在其它实施例中，介电材料300可以包括氮氧化硅、碳氮氧化硅、碳化硅、碳氧化硅、氧化硅或其组合。
介电材料300也部分地填充开口210A。由于图案化的掩模层170的悬垂物170A的存在，在介电材料300中以及在相邻的伪栅极结构160之间形成空隙或气隙310。气隙310具有垂直尺寸320(沿Z方向测量)和横向尺寸330。在一些实施例中，垂直尺寸320在约10nm至约50nm之间的范围内，并且水平尺寸330在约1nm至约10nm之间的范围内。可以通过调整上述讨论的横向蚀刻工艺和介电材料沉积工艺的工艺参数来具体地配置这些范围。可以理解的是，在图5A的顶视图中，气隙310不是直接可见的。然而，为了更好地理解本发明，气隙310的轮廓在图5A中以虚线轮廓示出。
现在参照图6A至图6B，对FinFET器件100执行抛光工艺400以去除图案化的掩模层170和部分介电材料300，并且平坦化FinFET器件100的上表面。在一些实施例中，抛光工艺400包括化学机械抛光(CMP)工艺。也可以通过抛光工艺400去除伪栅极结构160的一些上部部分。抛光工艺400还可以去除足量的介电材料300，使得“打开”气隙310。换句话说，由于正在执行的抛光工艺400，暴露气隙310。
现在参照图7A至图7B，对FinFET器件100执行伪栅极去除工艺420以去除伪栅极结构160。在一些实施例中，伪栅极去除工艺420可以包括被配置为去除伪栅极结构160的多晶硅材料的一个或多个蚀刻工艺。蚀刻工艺可以被配置为在伪栅极结构160和介电材料300之间具有蚀刻选择性。因此，去除伪栅极结构160基本上不影响介电材料300。因此，在去除伪栅极结构160之后，气隙310仍然由介电材料300的剩余部分限定。还应理解的是，在执行伪栅极去除工艺420之后，可以暴露鳍结构120的上部和隔离结构150的区域。
现在参照图8A至图8B，执行高k金属栅极形成工艺450以形成高k金属栅极结构460来替换去除的伪栅极结构160。如此，高k金属栅极结构460形成在隔离结构150上方并包裹环绕鳍结构120。可以理解，高k金属栅极结构460是细长结构，并且类似于图1中的栅极结构，它们每个在Y方向上延伸。换句话说，高k金属栅极结构460和鳍结构120沿不同方向延伸，例如在相互垂直的方向上延伸。
通过介电材料300的剩余部分和气隙310，将相邻的高k金属栅极结构460(例如，在Y方向上彼此相邻)在Y方向上彼此分隔开。换句话说，在气隙310的相对两侧上形成相邻的高k金属栅极结构460。介电材料300和气隙310将在高k金属栅极结构460之间提供电隔离。
每个高k金属栅极结构460包括高k栅极电介质和金属栅电极。高k介电材料是介电常数大于SiO2的介电常数(约4)的材料。在一个实施例中，高k栅极电介质包括氧化铪(HfO2)，具有在约18至约40范围内的介电常数。在替代实施例中，高k栅极电介质可以包括ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、或SrTiO。
金属栅电极可以包括功函数金属组件和填充金属组件。功函数金属组件被配置为调整其对应的FinFET的功函数以实现期望的阈值电压Vt。在各个实施例中，功函数金属组件可以包含：钛(Ti)、钛铝(TiAl)、氮化钛铝(TiAlN)、钽(Ta)、碳化钽(TaC)、碳氮化钽(TaCN)、硅氮化钽(TaSiN)、氮化钽(TaN)、氮化钛(TiN)、氮化钨(WN)或钨(W)、钴(Co)、镍(Ni)、锰(Mn)、锆(Zr)或它们的组合。填充金属组件被配置为充当功能栅极结构460的主要导电部分。在各个实施例中，填充金属组件可以包含铝(Al)、钨、铜(Cu)、铝铜(AlCu)或其组合。在一些实施例中，高k金属栅极结构460的高k电介质和各个金属层可以各自通过一个或多个合适的沉积工艺形成。也可以执行诸如CMP工艺的抛光工艺以平坦化高k金属栅极结构460的上表面。
如图8A所示，高k金属栅极结构460具有沿X方向测量的尺寸470。尺寸470可以被称为高k栅极结构460在X方向上的临界尺寸(CD)。在一些实施例中，尺寸470在约5nm至约50nm之间的范围内。应该理解，尺寸470可以对应于图1中所示的Lg。
还如图8A至图8B所示，距离475分开相邻的栅极结构460。在Y方向上测量距离475。距离475可以称为“切割”临界尺寸(CD)。这是因为距离475主要由执行为“切开”伪栅极层160的蚀刻工艺200(如以上图3A至图3B所讨论的)和扩大“切口”的“回拉”工艺250(如以上图4A至图4B所讨论的)限定。因此，距离475可以近似等于图4A至图4B所示的横向尺寸260。在一些实施例中，距离475在约5nm至约50nm之间的范围内。
在一些实施例中，因为已经暴露了气隙310，所以也可以在气隙310内形成高k金属栅极结构的部分460A。可选地，部分460A可以看作是在介电材料300内形成，并且它们限定了气隙310的外边界，由于沉积部分460A，气隙310的外边界在尺寸上缩小。类似于高k金属栅极结构460，部分460A可以包括高k栅极介电材料和金属栅极材料。然而，与高k金属栅极结构460不同，在气隙310中形成的部分460A不用作晶体管的栅极。部分460A的厚度可以取决于气隙310的尺寸。气隙310越小，部分460A的厚度越薄。在图8A至图8B所示的实施例中，部分460A部分地填充气隙310。在一些其它实施例中，不将部分460A形成为基本上(或者甚至完全)填充气隙310。
如图8A所示，气隙310具有沿X方向测量的最大尺寸480和沿Y方向测量的最大尺寸490。最大尺寸480可称为气隙310在X方向上的临界尺寸(CD)，而最大尺寸490可称为气隙310Y在Y方向上的临界尺寸(CD)。在一些实施例中，最大尺寸480在约1nm至约10nm之间的范围内，最大尺寸490在约1nm至约10nm之间的范围内。然而，可以理解的是，最大尺寸480和最大尺寸490的值可以彼此不同(例如，一个可以大于另一个)。
同样如图8B所示，气隙310可以具有沿Z方向(例如，图1所示的Z方向)测量的高度500(也称为深度)。高度500可以测量为隔离结构150的上表面和气隙310的最底部之间的距离。在一些实施例中，气隙310的高度500在约1nm至约100nm之间的范围内。
可以理解的是，图8A至图8B仅示出了本发明的示例性实施例。如此，图8A至图8B所示的气隙310的形状、轮廓和/或尺寸仅仅是示例性，并不旨在限制。图9、图10、图11和图12示出了本发明的其它实施例的顶视图，其中气隙310具有不同的顶视轮廓和形状。例如，如图9的顶视图所示，气隙310和形成在气隙310中的高k和/或金属材料的部分460A各自具有比图8A所示的气隙310和部分460A更圆的顶视轮廓，因为图8A所示的气隙310和部分460A各自具有类似于椭圆形的顶视轮廓，而不是圆形的顶视轮廓。
在另一个示例性中，如图10的顶视图所示，气隙310和形成在气隙310中的高k和/或金属材料的部分460A均具有椭圆形顶视轮廓。然而，与对应于图8A所示的实施例的气隙310的椭圆形顶视轮廓不同，对应于图10所示的实施例的气隙310可以被不同地定向。例如，如果图8A的气隙310具有在Y方向上测量的较长尺寸(例如，尺寸490)和在X方向上测量的较短尺寸(例如，尺寸480)，则图10的气隙310具有在Y方向上测量的较短尺寸和在X方向上测量的较长尺寸，反之亦然。
在又一个实例中，如图11的顶视图所示，虽然在相邻的栅极结构460之间形成气隙310，但是在气隙310中没有形成高k电介质和/或金属材料(例如，图8A至图8B所示的部分460A)。换句话说，例如当通过多个沉积工艺形成高k金属栅极结构460时，沉积工艺可能不会将高k栅极介电材料和/或金属栅电极材料沉积在气隙中310。气隙310中不存在高k栅极介电材料和/或金属栅电极材料可能是气隙310尺寸较小的结果。例如，如果气隙310在X方向和/或Y方向上足够小，则难以在小气隙310中沉积材料(例如，高k栅极电介质和金属栅极材料)。结果，气隙310可能不具有高k栅极介电材料或者金属栅电极材料之一或两者。
在又一实例中，如图12的顶视图所示，气隙310也没有在气隙310内形成高k栅极介电材料和/或金属栅电极材料。然而，图12所示的气隙310可以与图11所示的气隙310定向不同。例如，如果图11的气隙310具有沿Y方向测量的较长尺寸和沿X方向测量的较短尺寸，则图12的气隙310具有在Y方向上测量的较短尺寸和在X方向上测量的较长尺寸，反之亦然。
图13、图14和图15示出了本发明的其它实施例的截面图，其中，气隙310具有不同的轮廓和形状。例如，如图13的截面图所示，相比于图8B所示的气隙310，气隙310朝向其顶部具有更宽的开口。在一些实施例中，虽然图8B的气隙310的最大横向尺寸490出现在气隙的中间附近某处，但是图13的气隙的最大横向尺寸490出现在其顶部附近。换句话说，对于图13的气隙310，其横向尺寸随其变深(例如，更靠近隔离结构150)而逐渐减小。
在另一个实例中，如图14的截面图所示，气隙310比图8B的气隙310具有更大的深度500。如此，图14的气隙310可以比图8B的气隙310具有更小体积。
在又一实例中，如图15的截面图所示，气隙310没有在其中形成高k栅极介电材料和/或金属栅电极材料。如上所述，这可能是由气隙310足够小引起的。
可以理解的是，图9至图15所示的气隙310的不同实施例的顶视图和截面图仅是示例性。在现实制造中，气隙310的实际轮廓或形状可能没有精确的几何形状(例如，圆形或椭圆形)。相反，实际形成的气隙310可以与上面讨论的形状或轮廓大致类似，并且沿其表面可能具有各种凸起、突起和/或凹陷而未必光滑。
不管气隙310的特定实施例如何，可以理解的是，其形成可以是上面讨论的本发明的独特制造工艺流程的结果。例如，以上参考图4B讨论的“回拉”工艺250导致图案化的掩模层170的“悬垂物”170A。“悬垂物”170A可以部分地阻挡或干扰介电材料300在“悬垂物”170A下方的开口中的随后沉积。阻挡沉积介电材料300可以在介电材料300内获得气隙310。由于气隙310主要包含具有相对较高电阻率的空气，所以气隙310在相邻的高k金属栅极结构460之间提供良好的电隔离。
图16是根据本发明的各个方面的用于制造FinFET器件的方法900的流程图。方法900包括在衬底上方形成伪栅极层的步骤910。
方法900包括在伪栅极层上方形成图案化的掩模的步骤920，图案化的掩模包括开口。
方法900包括在伪栅极层中蚀刻开口的步骤930。图案化的掩模在蚀刻期间充当保护掩模。
方法900包括对由开口暴露的伪栅极层的部分执行横向蚀刻工艺的步骤940。横向蚀刻工艺蚀刻掉伪栅极层，而基本上不影响图案化的掩模。在一些实施例中，在步骤930中执行的开口的蚀刻将伪栅极层分成第一部分和第二部分，但是第一部分和第二部分的底部仍然保持彼此接触。在一些实施例中，在步骤940中执行横向蚀刻工艺，使得伪栅极层的第一部分和第二部分不再彼此接触。
方法900包括步骤950，在横向蚀刻之后，在开口中形成介电材料。在介电材料中形成气隙。在一些实施例中，在步骤940中执行的横向蚀刻工艺导致图案化的掩模的部分在开口上方形成悬垂物。至少部分由于悬垂物，在介电材料中形成气隙。
方法900包括步骤960，在形成气隙之后，去除图案化的掩模和在图案化的掩模上方形成的介电材料的部分。
方法900包括用含金属的栅极替换伪栅极层的步骤970。在一些实施例中，替换包括去除伪栅极层并形成第一栅极结构和第二栅极结构充当含金属的栅极。在气隙的相对侧上形成第一栅极结构和第二栅极结构。在一些实施例中，形成第一栅极结构和第二栅极结构包括沉积高k栅极电介质和金属栅电极来替换被去除的伪栅极层。在一些实施例中，该沉积在气隙中沉积高k栅极电介质的部分或金属栅电极的部分。
应该理解，可以在上面讨论的步骤910-970之前、期间或之后执行附加工艺步骤，以完成半导体器件的制造。例如，在形成伪栅极层之前，方法900还可以包括形成均从衬底向上突出的第一鳍结构和第二鳍结构的步骤。第一栅极结构和第二栅极结构形成为分别包裹环绕第一鳍结构和第二鳍结构。在一些实施例中，第一栅极结构和第二栅极结构各自形成为沿第一方向延伸，第一鳍结构和第二鳍结构各自形成为沿不同于第一方向的第二方向延伸，并且气隙沿第一方向将第一栅极结构和第二栅极结构分开。可以执行附加步骤，例如形成接触件、测试、封装等。
基于以上讨论，可以看出，本发明提供了优于传统FinFET及其制造的优点。然而，应该理解的是，其它实施例可以提供额外优点，并不是所有优点都必须在此公开，并且没有特定优点对于所有实施例都是必需的。一个优点在于，通过使用横向蚀刻工艺以“回拉”伪栅极层，本发明扩大了工艺窗口、减少了光刻/蚀刻工艺的负担。横向蚀刻工艺也去除(或减少)了伪栅极层的残余物，该伪栅极层的残余物本应该通过伪栅极“切割”被去除。去除或减少伪栅极层的残余物使伪栅极的“基脚”轮廓最小化。除了改善临界尺寸之外，当形成高k金属栅极来替换伪栅极时，减小“基脚”轮廓也降低了线端桥接的风险。因此，根据本发明制造的FinFET器件不太可能有泄漏问题或其它可靠性问题，并且与传统的FinFET器件相比可以具有更好的良率。此外，这里描述的独特工艺流程允许气隙被嵌入在相邻的高k金属栅极之间的介电材料中。由于气隙的高电阻率，本文制造的FinFET器件还提供了彼此靠近的晶体管之间的改进的电隔离。另外，本发明的各个方面与当前制造工艺流程兼容并且容易实施，因此在实际制造中实施起来便宜。
本发明的一些实施例涉及半导体器件。半导体器件包括：第一栅极结构，设置在衬底上方，第一栅极结构沿第一方向延伸。半导体器件包括第二栅极结构，设置在衬底上方，第二栅极结构沿第一方向延伸。半导体器件包括介电材料，设置在第一栅极结构与第二栅极结构之间。半导体器件包括气隙，设置在介电材料内。
本发明的另一实施例涉及半导体器件。半导体器件包括突出于衬底上方的第一鳍结构和第二鳍结构。第一鳍结构和第二鳍结构均沿第一方向延伸。半导体器件包括第一栅极结构和第二栅极结构，分别位于第一鳍结构和第二鳍结构上方并且部分地包裹环绕第一鳍结构和第二鳍结构。第一栅极结构和第二栅极结构均沿第二方向延伸，第二方向垂直于第一方向。半导体器件包括位于第一栅极结构和第二栅极结构之间的第一介电材料。半导体器件包括嵌入在第一介电材料中的空隙。
本发明的另一实施例涉及方法。在衬底上方形成伪栅极结构。在伪栅极层上方形成图案化的掩模，图案化的掩模包括开口。将开口蚀刻到伪栅极层中。图案化的掩模在蚀刻期间充当保护掩模。对由开口暴露的伪栅极层的部分执行横向蚀刻工艺。横向蚀刻工艺蚀刻掉伪栅极层而基本不影响图案化的掩模。在横向蚀刻之后，在开口中形成介电材料。在介电材料中形成气隙。在形成气隙之后，去除图案化的掩模和在图案化的掩模上方形成的介电材料的部分。用含金属栅极替换伪栅极层。
根据本发明的一些实施例，提供了一种半导体器件，包括：第一栅极结构，设置在衬底上方，所述第一栅极结构沿第一方向延伸；第二栅极结构，设置在所述衬底上方，所述第二栅极结构沿所述第一方向延伸；介电材料，设置在所述第一栅极结构与所述第二栅极结构之间；以及气隙，设置在所述介电材料内。
在上述半导体器件中，还包括：设置在所述介电材料内的高k电介质或金属。
在上述半导体器件中所述第一栅极结构和所述第二栅极结构在所述第一方向上彼此分隔开。
在上述半导体器件中还包括：第一鳍结构，从所述衬底向上突出，其中，所述第一栅极结构部分地包裹环绕所述第一鳍结构；以及第二鳍结构，从所述衬底向上突出，其中，所述第二栅极结构部分地包裹环绕所述第二鳍结构。
在上述半导体器件中，所述第一鳍结构和所述第二鳍结构均沿第二方向延伸，所述第二方向不同于所述第一方向。
在上述半导体器件中，所述第一栅极结构和所述第二栅极结构均包括高k栅极电介质和金属栅电极。
在上述半导体器件中，分隔所述第一栅极结构和所述第二栅极结构的距离在5纳米至50纳米之间的范围内。
在上述半导体器件中，所述气隙的横向尺寸在1纳米至10纳米之间的范围内。
在上述半导体器件中，进一步包括设置在所述第一栅极结构、所述第二栅极结构和所述介电材料下方的隔离结构，其中，所述气隙的最底部和所述隔离结构的上表面之间的距离在1纳米至100纳米之间的范围内。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一鳍结构和第二鳍结构，均突出于衬底上方，其中，所述第一鳍结构和所述第二鳍结构均沿第一方向延伸；第一栅极结构和第二栅极结构，分别位于所述第一鳍结构和所述第二鳍结构上方并且部分地包裹环绕所述第一鳍结构和所述第二鳍结构，其中，所述第一栅极结构和所述第二栅极结构均沿第二方向延伸，所述第二方向垂直于所述第一方向；第一介电材料，位于所述第一栅极结构和所述第二栅极结构之间；以及空隙，嵌入在所述第一介电材料中。
在上述半导体器件中，进一步包括：嵌入在所述第一介电材料中的第二介电材料或金属材料。
在上述半导体器件中，所述第一栅极结构和所述第二栅极结构均包括高k栅极电介质和金属栅电极。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：在衬底上方形成伪栅极层；在所述伪栅极层上方形成图案化的掩模，所述图案化的掩模包括开口；蚀刻所述开口至所述伪栅极层内，其中，所述图案化的掩模在蚀刻期间用作保护掩模；对由所述开口暴露的所述伪栅极层的部分执行横向蚀刻工艺，其中，所述横向蚀刻工艺蚀刻掉所述伪栅极层而不影响所述图案化的掩模；在横向蚀刻之后，在所述开口中形成介电材料，其中，在所述介电材料中形成气隙；在形成所述气隙之后，去除所述图案化的掩模和在所述图案化的掩模上方形成的介电材料的部分；以及用含金属栅极替换所述伪栅极层。
在上述方法中，所述替换包括去除所述伪栅极层并且形成作为所述含金属栅极的第一栅极结构和第二栅极结构，并且其中，在所述气隙的相对两侧上形成所述第一栅极结构和所述第二栅极结构。
在上述方法中，形成所述第一栅极结构和所述第二栅极结构包括沉积高k栅极电介质和金属栅电极来替换被去除的伪栅极层。
在上述方法中，所述沉积在所述气隙中沉积所述高k栅极电介质的部分或所述金属栅电极的部分。
在上述方法中，还包括在形成所述伪栅极层之前：形成均从所述衬底向上突出的第一鳍结构和第二鳍结构，并且其中，所述第一栅极结构和所述第二栅极结构分别形成为包裹环绕所述第一鳍结构和第二鳍结构。
在上述方法中，所述第一栅极结构和所述第二栅极结构均形成为沿第一方向延伸；所述第一鳍结构和所述第二鳍结构均形成为沿第二方向延伸，所述第二方向不同于所述第一方向；以及所述气隙在所述第一方向上将所述第一栅极结构和所述第二栅极结构分隔开。
在上述方法中，所述横向蚀刻工艺导致所述图案化的掩模的部分在所述开口上方形成悬垂物；以及至少部分由于所述悬垂物，在所述介电材料中形成所述气隙。
在上述方法中，蚀刻所述开口将所述伪栅极层分成第一部分和第二部分，但是所述第一部分和所述第二部分的底部仍然保持彼此接触；以及执行所述横向蚀刻工艺，使得所述伪栅极层的所述第一部分和所述第二部分不再彼此接触。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其它工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一栅极结构，设置在衬底上方，所述第一栅极结构沿第一方向延伸；
第二栅极结构，设置在所述衬底上方，所述第二栅极结构沿所述第一方向延伸；
介电材料，设置在所述第一栅极结构与所述第二栅极结构之间；以及
气隙，设置在所述介电材料内。
2.根据权利要求1所述的半导体器件，还包括：设置在所述介电材料内的高k电介质或金属。
3.根据权利要求1所述的半导体器件，其中，所述第一栅极结构和所述第二栅极结构在所述第一方向上彼此分隔开。
4.根据权利要求1所述的半导体器件，还包括：
第一鳍结构，从所述衬底向上突出，其中，所述第一栅极结构部分地包裹环绕所述第一鳍结构；以及
第二鳍结构，从所述衬底向上突出，其中，所述第二栅极结构部分地包裹环绕所述第二鳍结构。
5.根据权利要求4所述的半导体器件，其中，所述第一鳍结构和所述第二鳍结构均沿第二方向延伸，所述第二方向不同于所述第一方向。
6.根据权利要求1所述的半导体器件，其中，所述第一栅极结构和所述第二栅极结构均包括高k栅极电介质和金属栅电极。
7.根据权利要求1所述的半导体器件，其中，分隔所述第一栅极结构和所述第二栅极结构的距离在5纳米至50纳米之间的范围内。
8.根据权利要求1所述的半导体器件，其中，所述气隙的横向尺寸在1纳米至10纳米之间的范围内。
9.一种半导体器件，包括：
第一鳍结构和第二鳍结构，均突出于衬底上方，其中，所述第一鳍结构和所述第二鳍结构均沿第一方向延伸；
第一栅极结构和第二栅极结构，分别位于所述第一鳍结构和所述第二鳍结构上方并且部分地包裹环绕所述第一鳍结构和所述第二鳍结构，其中，所述第一栅极结构和所述第二栅极结构均沿第二方向延伸，所述第二方向垂直于所述第一方向；
第一介电材料，位于所述第一栅极结构和所述第二栅极结构之间；以及
空隙，嵌入在所述第一介电材料中。
10.一种形成半导体器件的方法，包括：
在衬底上方形成伪栅极层；
在所述伪栅极层上方形成图案化的掩模，所述图案化的掩模包括开口；
蚀刻所述开口至所述伪栅极层内，其中，所述图案化的掩模在蚀刻期间用作保护掩模；
对由所述开口暴露的所述伪栅极层的部分执行横向蚀刻工艺，其中，所述横向蚀刻工艺蚀刻掉所述伪栅极层而不影响所述图案化的掩模；
在横向蚀刻之后，在所述开口中形成介电材料，其中，在所述介电材料中形成气隙；
在形成所述气隙之后，去除所述图案化的掩模和在所述图案化的掩模上方形成的介电材料的部分；以及
用含金属栅极替换所述伪栅极层。
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