CN113394098A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成伪栅结构；在伪栅结构的侧壁上形成侧墙层；以垂直于伪栅结构的延伸方向为横向，横向刻蚀侧墙层之间的伪栅结构，在侧墙层之间形成第一开口；对第一开口的侧壁进行横向补偿刻蚀处理，用于露出侧墙层，形成第二开口；在第二开口中形成分隔层；形成分隔层后，去除伪栅结构，在侧墙层之间形成栅极开口；在栅极开口中形成栅极结构。本发明实施例中，对第一开口的侧壁进行横向补偿刻蚀处理能够露出侧墙层，从而使得分隔层直接与侧墙层接触，相应的，去除伪栅结构后，形成在分隔层两侧的栅极结构不易桥接，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；栅极结构也从原来的多晶硅栅极结构向栅极结构转变，栅极结构中的功函数层能够调整半导体结构的阈值电压。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成伪栅结构；在所述伪栅结构的侧壁上形成侧墙层；以垂直于所述伪栅结构的延伸方向为横向，横向刻蚀所述侧墙层之间的伪栅结构，在所述侧墙层之间形成第一开口；对所述第一开口的侧壁进行横向补偿刻蚀处理，用于露出所述侧墙层，形成第二开口；在所述第二开口中形成分隔层；形成所述分隔层后，去除所述伪栅结构，在所述侧墙层之间形成栅极开口；在所述栅极开口中形成栅极结构。
可选的，所述第二开口的形成步骤还包括：进行所述横向补偿刻蚀处理后，刻蚀所述第二开口侧壁部分厚度的所述侧墙层，在所述侧墙层中形成凹槽。
可选的，采用SiCoNi刻蚀工艺进行所述横向补偿刻蚀处理。
可选的，所述横向补偿刻蚀处理的工艺参数包括：刻蚀气体包括NF3，NF3的流量为2sccm至500sccm，腔室压强为500mTorr至10000mTorr，源功率为50W至500W。
可选的，采用SiCoNi刻蚀工艺刻蚀所述第二开口侧壁部分厚度的所述侧墙层。
可选的，刻蚀所述第二开口侧壁部分厚度的所述侧墙层的过程中，所述凹槽的横向尺寸为0.5纳米至5纳米。
可选的，刻蚀所述第二开口侧壁部分厚度的所述侧墙层的过程中，在所述伪栅结构的延伸方向上，所述凹槽的尺寸为0.5纳米至5纳米。
可选的，刻蚀所述第二开口侧壁部分厚度的所述侧墙层的工艺参数包括：刻蚀气体包括NF3和NH3，NF3的流量为2sccm至500sccm，NH3的流量为5sccm至500sccm，腔室压强为500mTorr至10000mTorr，源功率为50W至500W。
可选的，所述分隔层的材料包括SiO、SiCO、SiCN、SiN和SiON中的一种或多种。
可选的，形成所述分隔层的步骤包括：在所述第二开口中以及所述伪栅结构上形成分隔材料层；去除高于所述第二开口的分隔材料层，剩余的位于所述第二开口中的所述分隔材料层作为分隔层。
可选的，在所述第二开口中形成分隔层的过程中，所述分隔层还形成在所述凹槽中。
可选的，形成所述第一开口的步骤包括：在所述伪栅结构上形成掩膜层；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述伪栅结构，形成横向切断所述伪栅结构的第一开口。
可选的，横向刻蚀所述侧墙层之间的伪栅结构的刻蚀气体包括O2和Cl2。
可选的，采用湿法刻蚀工艺去除所述伪栅结构。
可选的，所述基底包括衬底以及位于所述衬底上的鳍部；形成所述伪栅结构的步骤中，所述伪栅结构横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。
相应的，本发明实施例还提供一种半导体结构，包括：基底；两个侧墙层，分立于所述基底上；凹槽，位于所述侧墙层中靠近另一所述侧墙层的侧壁上，且在所述侧墙层的延伸方向上，两个所述侧墙层上的凹槽对应设置；分隔层，位于所述凹槽以及所述凹槽之间的衬底上，所述分隔层用于横向分隔所述侧墙层之间的区域；栅极结构，位于所述侧墙层、分隔层以及基底围成的区域中。
可选的，在所述栅极结构的延伸方向上，所述凹槽的尺寸为0.5纳米至5纳米。
可选的，以垂直于所述栅极结构的延伸方向为横向，所述凹槽的横向尺寸为0.5纳米至5纳米。
可选的，所述分隔层的材料包括SiO、SiCO、SiCN、SiN和SiON中的一种或多种。
可选的，所述基底包括衬底和位于所述衬底上的鳍部；栅极结构，横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例的技术方案所提供的形成方法中，在所述伪栅结构的侧壁上形成侧墙层；以垂直于所述伪栅结构的延伸方向为横向，横向刻蚀所述侧墙层之间的伪栅结构，在所述侧墙层之间形成第一开口；形成所述第一开口的过程中，刻蚀气体通常包括O2，O2易氧化所述侧墙层，在所述第一开口的露出的所述侧墙层上形成氧化层。对所述第一开口的侧壁进行横向补偿刻蚀处理的过程中，去除所述氧化层，露出所述侧墙层，从而使得形成在所述第二开口中的分隔层直接与所述侧墙层接触，相应的，去除所述伪栅结构后，形成在分隔层两侧的栅极开口不易连通；因此，在所述栅极开口中形成栅极结构后，形成在所述分隔层两侧的栅极结构不易桥接，有利于提高半导体结构的电学性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
图1至图4是一种半导体结构的形成方法中各步骤对应的俯视结构示意图。
如图1所示，提供基底，所述基底包括衬底(图中未示出)以及位于所述衬底上的鳍部(图中未示出)；形成横跨所述鳍部的伪栅结构10，所述伪栅结构10覆盖所述鳍部的部分顶壁和部分侧壁；在所述伪栅结构10的侧壁上形成侧墙层11；以垂直于所述伪栅结构10的延伸方向为横向，刻蚀所述伪栅结构10，形成横向切断所述伪栅结构10的开口12。
如图2所示，在所述开口12中形成分隔层13。
如图3所示，形成所述分隔层13后，去除所述伪栅结构10，在所述侧墙层11中形成栅极开口14。
如图4所示，在所述栅极开口14中形成栅极结构15。
刻蚀所述伪栅结构10，形成所述开口12的过程中，通常刻蚀气体包括O2，O2易氧化所述侧墙层11，在所述开口12的露出的所述侧墙层11上形成氧化层16(如图1所示)，在去除所述伪栅结构10的过程中，会一并去除所述氧化层16，从而导致所述分隔层13不能很好的将分隔层13两侧的栅极开口14阻隔开，进而在所述栅极开口14中形成栅极结构15的过程中，所述分隔层13两侧的栅极结构15易发生桥接(如图4中A所示)，导致半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，提供基底；在所述基底上形成伪栅结构；在所述伪栅结构的侧壁上形成侧墙层；以垂直于所述伪栅结构的延伸方向为横向，横向刻蚀所述侧墙层之间的伪栅结构，在所述侧墙层之间形成第一开口；对所述第一开口的侧壁进行横向补偿刻蚀处理，用于露出所述侧墙层，形成第二开口；在所述第二开口中形成分隔层；形成所述分隔层后，去除所述伪栅结构，在所述侧墙层之间形成栅极开口；在所述栅极开口中形成栅极结构。
本发明实施例的技术方案所提供的形成方法中，在所述伪栅结构的侧壁上形成侧墙层；以垂直于所述伪栅结构的延伸方向为横向，横向刻蚀所述侧墙层之间的伪栅结构，在所述侧墙层之间形成第一开口；形成所述第一开口的过程中，刻蚀气体通常包括O2，O2易氧化所述侧墙层，在所述第一开口的露出的所述侧墙层上形成氧化层。对所述第一开口的侧壁进行横向补偿刻蚀处理的过程中，去除所述氧化层，露出所述侧墙层，从而使得形成在所述第二开口中的分隔层直接与所述侧墙层接触，相应的，去除所述伪栅结构后，形成在分隔层两侧的栅极开口不易连通；因此，在所述栅极开口中形成栅极结构后，形成在所述分隔层两侧的栅极结构不易桥接，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底。
所述基底为后续形成半导体提供工艺平台。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例。相应的，基底包括衬底100和位于衬底100上的鳍部(图中未示出)。其他实施例中，半导体结构还可以为平面晶体管(MOSFET)。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
继续参考图5，在所述基底上形成伪栅结构101。
伪栅结构101，为后续形成栅极结构占据空间位置。
本实施例中，伪栅结构101为叠层结构。具体的，伪栅结构101包括栅氧化层(图中未示出)和位于栅氧化层上的栅极层(图中未示出)。
本实施例中，栅氧化层的材料包括氧化硅，栅极层的材料包括多晶硅。
所述伪栅结构101的形成步骤包括：在所述基底上形成栅氧化材料层；在所述栅氧化材料层上形成栅极材料层；在所述栅极材料层上形成栅极掩膜层；以所述栅极掩膜层为掩膜刻蚀所述栅极材料层和所述栅氧化材料层，剩余的所述栅极材料层作为栅极层，剩余的所述栅氧化材料层作为栅氧化层。
本实施例中，所述基底包括衬底100以及位于所述衬底100上的鳍部。相应的，形成所述伪栅结构101的步骤中，所述伪栅结构101横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。
所述半导体结构的形成方法还包括：提供所述基底后，形成所述伪栅结构前，在所述鳍部露出的所述衬底100上形成隔离层105，隔离层105覆盖鳍部的部分侧壁。
隔离层105用于使得各个鳍部之间实现电隔离。
本实施例中，隔离层105的材料为介电材料。具体的，隔离层105的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层105的工艺难度和工艺成本。
继续参考图5，在所述伪栅结构101的侧壁上形成侧墙层102。
后续在所述鳍部中形成源漏掺杂层的过程中，所述侧墙层102起到保护所述伪栅结构101侧壁的作用，且所述侧墙层102还能够起到定义所述源漏掺杂层形成区域的作用。
本实施例中，侧墙层102的材料包括：SiN。其他实施例中，所述侧墙层的材料还可以包括：SiON、SiBCN或SiCN。
侧墙层102的形成步骤包括：形成覆盖所述伪栅结构101以及所述伪栅结构101露出所述基底的侧墙材料层(图中未示出)；去除所述伪栅结构101顶面以及所述基底上的侧墙材料层，位于所述伪栅结构101侧壁上剩余的所述侧墙材料层作为侧墙层102。
本实施例中，采用原子层沉积工艺(Atomic Layer Deposition，ALD)或者化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述侧墙材料层。
本实施例中，采用干法刻蚀工艺去除所述伪栅结构101顶面以及所述基底上的侧墙材料层。
所述半导体结构的形成方法还包括：形成所述侧墙层102后，在所述侧墙层102和伪栅结构101两侧的所述鳍部中形成凹槽；在所述凹槽中形成源漏掺杂层(图中未示出)。
在半导体结构工作时，所述源漏掺杂层为沟道提供应力，提高载流子的迁移速率。
本实施例中，所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加拉伸应力(tensile stress)，拉伸沟道可以提高电子的迁移速率。
其他实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)，源漏掺杂层用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加压缩应力(compression stress)，压缩沟道可以提高空穴的迁移率。
所述半导体结构的形成方法还包括：在形成所述源漏掺杂层后，在所述侧墙层102之间形成第一开口之前，在所述伪栅结构101和侧墙层102之间的所述隔离层105以及源漏掺杂层上形成层间介质层106，所述层间介质层106的顶面与所述伪栅结构101的顶面齐平。
层间介质层106用于电隔离相邻器件。
本实施例中，所述层间介质层106的材料为绝缘材料。具体的所述层间介质层106的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层106的工艺难度和工艺成本。
需要说明的是，在形成所述层间介质层106的过程中，去除所述栅极掩膜层。
参考图6和图7，图7为图6在AA方向的剖视图，以垂直于所述伪栅结构101的延伸方向为横向，横向刻蚀所述侧墙层102之间的伪栅结构101，在所述侧墙层102之间形成第一开口103。
横向刻蚀所述侧墙层102之间的伪栅结构101，用于横向切断所述伪栅结构101。
形成所述第一开口103的步骤包括：在所述伪栅结构101上形成掩膜层(图中未示出)；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述伪栅结构101，形成横向切断所述伪栅结构101的第一开口103。
各向异性的干法刻蚀工艺具有较好的刻蚀剖面控制性，有利于使所述第一开口103的形貌满足工艺需求，且还有利于提高所述伪栅结构101的去除效率。且在刻蚀去除所述掩膜层露出的所述伪栅结构101的过程中，能够以所述隔离层105为刻蚀停止位置，降低对其他膜层结构的损伤。
需要说明的是，在刻蚀所述掩膜层露出的所述伪栅结构101的过程中，刻蚀所述伪栅结构101会产生聚合物杂质(polymer)，所述聚合物杂质去除不及时，易导致后续刻蚀所述刻蚀伪栅结构101时的实际路线易偏离预期轨迹，从而导致形成的第一开口103的侧壁与衬底100的表面法线夹角过大；且因为所述刻蚀气体对伪栅结构101和侧墙层102具有较大的刻蚀选择，因此刻蚀气体在靠近所述侧墙层102的位置处的流速小于所述侧墙层102之间中心的区域的流速，导致最终形成的所述第一开口103中，在伪栅结构101的延伸方向上，靠近所述侧墙层102的所述第一开口103的尺寸，小于远离所述侧墙层102的所述第一开口103的的尺寸。
本实施例中，横向刻蚀所述侧墙层102之间的伪栅结构101的刻蚀气体包括O2和Cl2。
需要说明的是，形成第一开口103的过程中，会露出靠近所述第一开口103的侧墙层102，因为刻蚀气体包括O2，因此形成所述第一开口103的过程中，靠近所述第一开口103的侧墙层102的侧壁被氧化，形成氧化层104。
本实施例中，所述氧化层104的材料为氧化硅。
还需要说明的是，因为刻蚀气体包括O2，所述伪栅结构101的材料为多晶硅，因此形成第一开口103后，所述第一开口103的侧壁上也形成有氧化硅。
参考图8至图11，图9为图8在AA方向的剖视图，对所述第一开口103的侧壁进行横向补偿刻蚀处理，用于露出所述侧墙层102，形成第二开口107。
以垂直于所述伪栅结构101的延伸方向为横向，横向刻蚀所述侧墙层102之间的伪栅结构101，在所述侧墙层102之间形成第一开口103；形成所述第一开口103的过程中，刻蚀气体通常包括O2，O2易氧化所述侧墙层102，在所述第一开口103的露出的所述侧墙层102上形成氧化层104。对所述第一开口103的侧壁进行横向补偿刻蚀处理的过程中，去除所述氧化层104，露出所述侧墙层102，从而使得后续形成在所述第二开口107中的分隔层直接与所述侧墙层102接触，相应的，去除所述伪栅结构101后，形成在分隔层两侧的栅极开口不易连通；因此，在所述栅极开口中形成栅极结构后，形成在所述分隔层两侧的栅极结构不易桥接，有利于提高半导体结构的电学性能。
需要说明的是，在去除所述氧化层104的过程中，所述氧化层104的刻蚀速率大于所述伪栅结构101的刻蚀速率。
本实施例中，采用SiCoNi刻蚀工艺进行所述横向补偿刻蚀处理。SiCoNi刻蚀工艺是一种化学刻蚀方法，与传统的干法刻蚀工艺相比，SiCoNi刻蚀工艺在没有电浆和等离子体轰击的环境中对薄膜进行刻蚀，降低了对第一开口103侧壁的破坏，与第一开口103相比，第二开口107的尺寸不易增大过多，从而使得形成在第二开口107中的分隔层占用的空间较小，后续去除伪栅结构101后形成的栅极结构的体积够大，能够更好的控制沟道的开启与断开；与传统的湿法刻蚀工艺相比，SiCoNi刻蚀工艺也是采用化学腐蚀的方式进行刻蚀，但能够获得更高的刻蚀选择比。
所述横向补偿刻蚀处理的工艺参数包括：刻蚀气体包括NF3，NF3的流量为2sccm至500sccm，腔室压强为500mTorr至10000mTorr，源功率为50W至500W。
需要说明的是，NF3的流量不宜过大也不宜过小。若所述NF3的流量过大，易导致反应腔室中的压强过大，刻蚀气体去除氧化层104的速率较快，同时易对所述第一开口103的侧壁造成较大的损伤，与第一开口103相比，第二开口107的尺寸增大过多，从而使得形成在第二开口107中的分隔层占用的空间较大，后续去除伪栅结构101后形成的栅极结构的体积较小，不能够更好的控制沟道的开启与断开，另外，刻蚀气体的流量过大，还易降低刻蚀处理的工艺控制性和反应速率均匀性，导致工艺稳定性差。若NF3的流量过小，易导致反应腔室中的压强过小，刻蚀气体刻蚀所述氧化层104的速率较低，易花费过多的工艺时间。本实施例中，横向补偿刻蚀处理的过程中，NF3的流量为2sccm至500sccm。
需要说明的是，腔室压强不宜过大也不宜过小。若所述腔室压强过小，腔室中刻蚀气体的等离子体的密度较低，易导致刻蚀氧化层104的速率较低，不利于提高第二开口107的形成速率的形成效率。若所述腔室压强过大，会导致刻蚀氧化层104产生的副产物的分解速率过慢，相应的，副产物排出腔室的速率过慢，导致第二开口107的形成质量不佳；且腔室压强过大，容易降低刻蚀处理的工艺控制性和反应速率均匀性，导致工艺稳定性差。本实施例中，所述腔室压强为500mTorr至10000mTorr。
需要说明的是，源功率不宜过小，也不宜过大。如果横向补偿刻蚀处理的源功率过小，容易降低等离子体密度，进而降低反应速率；如果所述横向补偿刻蚀处理的源功率过大，则容易导致所述等离子体密度过大，进而容易降低反应速率均匀性。本实施例中，横向补偿刻蚀处理的过程中，源功率为50W至500W。
需要说明的是，横向补偿刻蚀处理过程中，还包括辅助气体H2，H2用来增大氧化层104和伪栅结构101的刻蚀选择比，从而横向刻蚀处理对所述第一开口103的侧壁造成的损伤较小，与第一开口103相比，第二开口107的尺寸不易增大过多，从而使得形成在第二开口107中的分隔层占用的空间较小，后续去除伪栅结构101后形成的栅极结构的体积够大，能够更好的控制沟道的开启与断开。
需要说明的是，因为所述氧化层104和隔离层105的材料均为氧化硅，因此在去除所述氧化层104的过程中，所述隔离层105的顶部也受到损伤。
还需要说明是，在所述横向补偿刻蚀处理的过程中，还去除所述第一开口103侧壁上的氧化硅。
如图10和图11所示，图11为图10在AA方向的剖视图，所述第二开口107的形成步骤还包括：进行所述横向补偿刻蚀处理后，刻蚀所述第二开口107侧壁部分厚度的所述侧墙层102，在所述侧墙层102中形成凹槽108。
刻蚀所述第二开口107侧壁部分厚度的所述侧墙层102，形成所述凹槽108，形成所述凹槽108的过程中，易去除所述侧墙层102与隔离层105拐角处的氧化层104，从而后续在所述第二开口107以及所述凹槽108中形成分隔层后，且去除所述伪栅结构101，形成栅极开口的过程中，分隔层的底部不易存在连通分隔层两侧栅极开口的通道，进而后续在栅极开口中形成栅极结构后，分隔层两侧的栅极结构不易发生桥接。
本实施例中，采用SiCoNi刻蚀工艺刻蚀所述第二开口107侧壁部分厚度的所述侧墙层102。SiCoNi刻蚀工艺是一种化学刻蚀方法，与传统的干法刻蚀工艺相比，SiCoNi刻蚀工艺在没有电浆和等离子体轰击的环境中对薄膜进行刻蚀，降低了对第二开口107侧壁的破坏，所述第二开口107的尺寸不易变大，从而使得形成在第二开口107中的分隔层占用的空间较小，进而使得后续将伪栅结构101替换成栅极结构后，栅极结构的体积够大，能够更好的控制沟道的开启与断开；与传统的湿法刻蚀工艺相比，SiCoNi刻蚀工艺也是采用化学腐蚀的方式进行刻蚀，但能够获得更高的刻蚀选择比。
需要说明的是，在采用SiCoNi刻蚀工艺去除所述第二开口107侧壁部分厚度的所述侧墙层102的过程中，所述侧墙层102的刻蚀速率大于所述隔离层105的刻蚀速率，所述侧墙层102的刻蚀速率大于所述伪栅结构101的刻蚀速率。
刻蚀所述第二开口107侧壁部分厚度的所述侧墙层102的工艺参数包括：刻蚀气体包括NF3和NH3，NF3的流量为2sccm至500sccm，NH3的流量为5sccm至500sccm，腔室压强为500mTorr至10000mTorr，源功率为50W至500W。
需要说明的是，NF3的流量不宜过大也不宜过小。若所述NF3的流量过大，易导致反应腔室中的压强过大，刻蚀气体去除第二开口107侧壁部分厚度的所述侧墙层102的速率较快，同时易对所述第二开口107的侧壁造成较大的损伤，导致所述第二开口107的尺寸变大，从而形成在第二开口107中的分隔层占用的空间较大，进而导致后续将伪栅结构101替换成栅极结构后，栅极结构的体积较小，不能够更好的控制沟道的开启与断开，另外，刻蚀气体的流量过大，还易降低刻蚀处理的工艺控制性和反应速率均匀性，导致工艺稳定性差。若NF3的流量过小，易导致反应腔室中的压强过小，刻蚀气体刻蚀所述第二开口107侧壁部分厚度的所述侧墙层102的速率较低，导致工艺效率较低。本实施例中，第二开口107侧壁部分厚度的所述侧墙层102的过程中，NF3的流量为2sccm至500sccm。
需要说明的是，NH3的流量不宜过大也不宜过小。若所述NH3的流量过大，易导致反应腔室中的压强过大，刻蚀气体去除第二开口107侧壁部分厚度的所述侧墙层102的速率较快，同时易对所述第二开口107的侧壁造成较大的损伤，导致所述第二开口107的尺寸变大，从而形成在第二开口107中的分隔层占用的空间较大，进而导致后续将伪栅结构101替换成栅极结构后，栅极结构的体积较小，不能够更好的控制沟道的开启与断开，另外，刻蚀气体的流量过大，还易降低刻蚀处理的工艺控制性和反应速率均匀性，导致工艺稳定性差。若NH3的流量过小，易导致反应腔室中的压强过小，刻蚀气体刻蚀所述第二开口107侧壁部分厚度的所述侧墙层102的速率较低，导致工艺效率较低。本实施例中，第二开口107侧壁部分厚度的所述侧墙层102的过程中，NH3的流量为5sccm至500sccm。
需要说明的是，腔室压强不宜过大也不宜过小。若所述腔室压强过小，腔室中刻蚀气体的等离子体的密度较低，易导致第二开口107侧壁部分厚度的所述侧墙层102的刻蚀速率较低，不利于提高凹槽108的形成速率的形成效率。若所述腔室压强过大，会导致刻蚀所述侧墙层102产生的副产物的分解速率过慢，相应的，副产物排出腔室的速率过慢，对刻蚀部分厚度的所述侧墙层102的过程造成阻碍，导致第二开口107的形成质量不佳，且腔室压强过大，容易降低刻蚀处理的工艺控制性和反应速率均匀性，导致工艺稳定性差。本实施例中，所述腔室压强为500mTorr至10000mTorr。
需要说明的是，源功率不宜过小，也不宜过大。如果刻蚀第二开口107侧壁部分厚度的所述侧墙层102的源功率过小，容易降低等离子体密度，进而降低反应速率；如果刻蚀第二开口107侧壁部分厚度的所述侧墙层102的源功率过大，则容易导致所述等离子体密度过大，进而容易降低反应速率均匀性。本实施例中，横向补偿刻蚀处理的过程中，源功率为50W至500W。
需要说明的是，刻蚀第二开口107侧壁部分厚度的所述侧墙层102的过程中，还包括辅助气体H2，H2用来增大氧化层104和伪栅结构101的刻蚀选择比，从而横向刻蚀处理对所述第二开口107的侧壁造成的损伤较小，第二开口107的尺寸不易增大，从而使得形成在第二开口107中的分隔层占用的空间较小，后续去除伪栅结构101后形成的栅极结构的体积够大，能够更好的控制沟道的开启与断开。
需要说明的是，刻蚀所述第二开口107侧壁部分厚度的所述侧墙层102的过程中，所述凹槽108的横向尺寸不宜过大，也不宜过小。若所述凹槽108的横向尺寸过大，形成所述凹槽108所需的工艺时间过长，且实现的工艺难度较大。若所述凹槽108的横向尺寸过小，形成所述凹槽108的过程中，产生的聚合物杂质对刻蚀过程造成阻碍，易导致靠近隔离层105的侧墙层102未被刻蚀部分厚度，后续在所述第二开口107以及所述凹槽108中形成分隔层后，去除所述伪栅结构101，形成栅极开口的过程中，分隔层底部靠近所述侧墙层102处易存在薄弱点(week point)，所述薄弱点易连通分隔层两侧的栅极开口，进而后续在栅极开口中形成栅极结构后，分隔层两侧的栅极结构易发生桥接。本实施例中，所述凹槽108的横向尺寸为0.5纳米至5纳米。
需要说明的是，刻蚀所述第二开口107侧壁部分厚度的所述侧墙层102的过程中，在所述伪栅结构101的延伸方向上，所述凹槽108的尺寸不宜过大也不宜过小。若在所述伪栅结构101的延伸方向上，所述凹槽108的尺寸过大，形成所述凹槽108所需的工艺时间过长，且工艺难度较大。若在所述伪栅结构101的延伸方向上，所述凹槽108的尺寸过小，后续在所述第二开口107以及所述凹槽108中形成分隔层后，去除所述伪栅结构101，形成栅极开口，在所述栅极开口中形成栅极结构后，所述分隔层两侧的栅极结构挨的过近，在半导体结构工作时，靠近所述侧墙层102处的分隔层不能很好的起到电隔离栅极结构的作用，易存在漏电的情况。本实施例中，在所述伪栅结构101的延伸方向上，所述凹槽108的尺寸为0.5纳米至5纳米。
参考图12和图13，在所述第二开口107中形成分隔层109。
后续去除所述伪栅结构101后，形成栅极开口，在所述栅极开口中形成栅极结构，分隔层109用于电隔离分隔层109两侧的栅极结构。
具体的，所述分隔层109的材料包括SiO、SiCO、SiCN、SiN和SiON中的一种或多种。本实施例中，分隔层109的材料包括SiN。
形成所述分隔层109的步骤包括：在所述第二开口107中以及所述伪栅结构101上形成分隔材料层(图中未示出)；去除高于所述第二开口107的分隔材料层，剩余的位于所述第二开口107中的所述分隔材料层作为分隔层109。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述分隔材料层。原子层沉积工艺包括进行多次的原子层沉积循环，因此原子层沉积工艺的间隙填充性能和阶梯覆盖性好，从而形成的所述分隔层109中不易存在缝隙。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述分隔材料层。
需要说明的是，在所述第二开口107中形成分隔层109的过程中，所述分隔层109还形成在所述凹槽108中。
所述分隔层109形成在所述凹槽108中，能够更好的电隔离分隔层109两侧的所述栅极结构，有利于提高半导体结构的电学性能。
参考图14和图15，形成所述分隔层109后，去除所述伪栅结构101，在所述侧墙层102之间形成栅极开口110。
所述栅极开口110为后续形成栅极结构提供工艺空间。
本实施例中，采用湿法刻蚀工艺去除所述伪栅结构101。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
具体的，去除所述伪栅结构101的步骤中，采用的刻蚀溶液包括氨水和四甲基氢氧化铵溶液。
参考图16和图17，在所述栅极开口110中形成栅极结构111。
在半导体结构工作时，栅极结构111用于控制沟道的开启与断开。
本实施例中，所述栅极结构111包括栅介质层(图中未示出)和位于所述栅介质层上的金属栅极层(图中未示出)。
所述栅介质层用于实现金属栅极层与鳍部之间的电隔离。需要说明的是，所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层的材料为HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述金属栅极层作为电极，用于实现与外部电路的电连接，在本实施例中，所述金属栅极层的材料为镁钨合金。其他实施例中，所述金属栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
相应的，本发明实施例还提供一种半导体结构。参考图16，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底；两个侧墙层102，分立于所述基底上；凹槽108(如图10所示)，位于所述侧墙层102中靠近另一所述侧墙层102的侧壁上，且在所述侧墙层102的延伸方向上，两个所述侧墙层102上的凹槽108对应设置；分隔层109，位于所述凹槽108以及所述凹槽108之间的衬底100上，所述分隔层109用于横向分隔所述侧墙层102之间的区域；栅极结构111，位于所述侧墙层102、分隔层109以及基底100围成的区域中。
本发明实施例的所提供的半导体结构中，两个侧墙层102，分立于所述基底上；凹槽108(如图10所示)，位于所述侧墙层102中靠近另一所述侧墙层102的侧壁上，且在所述侧墙层102的延伸方向上，两个所述侧墙层102上的凹槽108对应设置；分隔层109，位于所述凹槽108以及所述凹槽108之间的衬底100上，栅极结构111，位于所述侧墙层102、分隔层109以及基底100围成的区域中，因此，所述分隔层109两侧的所述栅极结构111被所述分隔层109分隔开，所述分隔层109能够很好的起到电隔离分隔层109两侧的栅极结构111的作用，形成在所述分隔层109两侧的栅极结构111不易桥接，有利于提高半导体结构的电学性能。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例。相应的，基底包括衬底100和位于衬底100上的鳍部(图中未示出)。其他实施例中，半导体结构还可以为平面晶体管(MOSFET)。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述半导体结构还包括隔离层105，位于所述鳍部露出的所述衬底100上，且隔离层105覆盖鳍部的部分侧壁。
隔离层105用于使得各个鳍部之间实现电隔离。
本实施例中，隔离层105的材料为介电材料。具体的，隔离层105的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层105的工艺难度和工艺成本。
在半导体结构工作时，栅极结构111用于控制沟道的开启与断开。
本实施例中，所述栅极结构111包括栅介质层(图中未示出)和位于所述栅介质层上的金属栅极层(图中未示出)。
所述栅介质层用于实现金属栅极层与鳍部之间的电隔离。需要说明的是，所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层的材料为HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述金属栅极层作为电极，用于实现与外部电路的电连接，在本实施例中，所述金属栅极层的材料为镁钨合金。其他实施例中，所述金属栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
两个侧墙层102，分立于所述基底100上。具体的，所述侧墙层102还位于所述栅极结构111的侧壁上。
所述侧墙层102起到保护所述栅极结构111侧壁的作用。
本实施例中，侧墙层102的材料包括：SiN。其他实施例中，所述侧墙层的材料还可以包括：SiON、SiBCN或SiCN。
所述凹槽108，位于所述侧墙层102中靠近另一所述侧墙层102的侧壁上，且在所述侧墙层102的延伸方向上，两个所述侧墙层102上的凹槽108对应设置。
所述凹槽108位于所述侧墙层102中，从而形成在所述凹槽108和凹槽108之间的所述衬底100上的分隔层109，能够更好的电隔离分隔层109两侧的栅极结构111。
需要说明的是，以垂直于所述栅极结构111的延伸方向为横向，所述凹槽108的横向尺寸不宜过大，也不宜过小。若所述凹槽108的横向尺寸过大，形成所述凹槽108所需的工艺时间过长，且实现的工艺难度较大。若所述凹槽108的横向尺寸过小，在形成所述凹槽108的过程中，产生的聚合物杂质对刻蚀过程造成阻碍，易导致靠近隔离层105的侧墙层102未被刻蚀部分厚度，从而靠近侧墙层102的分隔层109的底部易存在连通分隔层两侧栅极结构111的薄弱点(week point)，在半导体结构工作时，分隔层109两侧的栅极结构111易发生桥接。本实施例中，所述凹槽108的横向尺寸为0.5纳米至5纳米。
需要说明的是，在所述栅极结构111的延伸方向上，所述凹槽108的尺寸不宜过大也不宜过小。在所述伪栅结构101的延伸方向上，若所述凹槽108的尺寸过大，形成所述凹槽108所需的工艺时间过长，且工艺难度较大。在所述伪栅结构101的延伸方向上，若所述凹槽108的尺寸过小，所述分隔层109两侧的栅极结构111挨的过近，在半导体结构工作时，靠近所述侧墙层102处的分隔层109不能很好的起到电隔离栅极结构109的作用，易存在漏电的情况。本实施例中，在所述伪栅结构101的延伸方向上，所述凹槽108的尺寸为0.5纳米至5纳米。
分隔层109用于电隔离分隔层109两侧的栅极结构111。
具体的，所述分隔层109的材料包括SiO、SiCO、SiCN、SiN和SiON中的一种或多种。本实施例中，分隔层109的材料包括SiN。
所述半导体结构还包括：源漏掺杂层，位于所述栅极结构111和侧墙层102两侧的所述鳍部中。
在半导体结构工作时，所述源漏掺杂层为沟道提供应力，提高载流子的迁移速率。
本实施例中，所述半导体结构用于形成NMOS，源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。
其他实施例中，所述半导体结构用于形成PMOS，源漏掺杂层用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。
所述半导体结构还包括：层间介质层106，位于所述栅极结构111和侧墙层102之间的所述隔离层105以及源漏掺杂层上，且所述层间介质层106的顶面与所述栅极结构111的顶面齐平。
层间介质层106用于电隔离相邻器件。
本实施例中，所述层间介质层106的材料为绝缘材料。具体的所述层间介质层106的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层106的工艺难度和工艺成本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成伪栅结构；
在所述伪栅结构的侧壁上形成侧墙层；
以垂直于所述伪栅结构的延伸方向为横向，横向刻蚀所述侧墙层之间的伪栅结构，在所述侧墙层之间形成第一开口；
对所述第一开口的侧壁进行横向补偿刻蚀处理，用于露出所述侧墙层，形成第二开口；
在所述第二开口中形成分隔层；
形成所述分隔层后，去除所述伪栅结构，在所述侧墙层之间形成栅极开口；
在所述栅极开口中形成栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口的形成步骤还包括：进行所述横向补偿刻蚀处理后，刻蚀所述第二开口侧壁部分厚度的所述侧墙层，在所述侧墙层中形成凹槽。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，采用SiCoNi刻蚀工艺进行所述横向补偿刻蚀处理。
4.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述横向补偿刻蚀处理的工艺参数包括：刻蚀气体包括NF3，NF3的流量为2sccm至500sccm，腔室压强为500mTorr至10000mTorr，源功率为50W至500W。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，采用SiCoNi刻蚀工艺刻蚀所述第二开口侧壁部分厚度的所述侧墙层。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀所述第二开口侧壁部分厚度的所述侧墙层的过程中，所述凹槽的横向尺寸为0.5纳米至5纳米。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀所述第二开口侧壁部分厚度的所述侧墙层的过程中，在所述伪栅结构的延伸方向上，所述凹槽的尺寸为0.5纳米至5纳米。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀所述第二开口侧壁部分厚度的所述侧墙层的工艺参数包括：刻蚀气体包括NF3和NH3，NF3的流量为2sccm至500sccm，NH3的流量为5sccm至500sccm，腔室压强为500mTorr至10000mTorr，源功率为50W至500W。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述分隔层的材料包括SiO、SiCO、SiCN、SiN和SiON中的一种或多种。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述分隔层的步骤包括：在所述第二开口中以及所述伪栅结构上形成分隔材料层；去除高于所述第二开口的分隔材料层，剩余的位于所述第二开口中的所述分隔材料层作为分隔层。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第二开口中形成分隔层的过程中，所述分隔层还形成在所述凹槽中。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一开口的步骤包括：在所述伪栅结构上形成掩膜层；
以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述伪栅结构，形成横向切断所述伪栅结构的第一开口。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，横向刻蚀所述侧墙层之间的伪栅结构的刻蚀气体包括O2和Cl2。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述伪栅结构。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底以及位于所述衬底上的鳍部；
形成所述伪栅结构的步骤中，所述伪栅结构横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。
16.一种半导体结构，其特征在于，包括：
基底；
两个侧墙层，分立于所述基底上；
凹槽，位于所述侧墙层中靠近另一所述侧墙层的侧壁上，且在所述侧墙层的延伸方向上，两个所述侧墙层上的凹槽对应设置；
分隔层，位于所述凹槽以及所述凹槽之间的衬底上，所述分隔层用于横向分隔所述侧墙层之间的区域；
栅极结构，位于所述侧墙层、分隔层以及基底围成的区域中。
17.如权利要求16所述的半导体结构，其特征在于，在所述栅极结构的延伸方向上，所述凹槽的尺寸为0.5纳米至5纳米。
18.如权利要求16所述的半导体结构，其特征在于，以垂直于所述栅极结构的延伸方向为横向，所述凹槽的横向尺寸为0.5纳米至5纳米。
19.如权利要求16所述的半导体结构，其特征在于，所述分隔层的材料包括SiO、SiCO、SiCN、SiN和SiON中的一种或多种。
20.如权利要求16所述的半导体结构，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部；
栅极结构，横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。
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Citations (4)

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CN110600471A (zh) * 2018-06-12 2019-12-20 三星电子株式会社 具有栅极隔离层的半导体器件及其制造方法

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