CN109698174A - 半导体装置 - Google Patents
半导体装置 Download PDFInfo
- Publication number
- CN109698174A CN109698174A CN201811215459.8A CN201811215459A CN109698174A CN 109698174 A CN109698174 A CN 109698174A CN 201811215459 A CN201811215459 A CN 201811215459A CN 109698174 A CN109698174 A CN 109698174A
- Authority
- CN
- China
- Prior art keywords
- pad
- emitter
- thyristor
- semiconductor device
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08128—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in composite switches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
- H01L2224/48132—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire with an intermediate bond, e.g. continuous wire daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
- H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
本发明的目的在于提供能够防止半导体开关元件的损伤而无不利影响的半导体装置。具有:第1半导体开关元件,其具有第1栅极焊盘、第1集电极焊盘和多个第1发射极焊盘;第1导线,其将该多个第1发射极焊盘中的相邻的焊盘连接;第1输出导线,其将该多个第1发射极焊盘中的1个焊盘与输出连接;第1控制部,其对该第1栅极焊盘供给栅极电压;第1发射极配线,其与该多个第1发射极焊盘中的任一个焊盘即第1引出焊盘直接连接,且与该第1控制部连接,供给该第1控制部的接地电位;以及第2半导体开关元件,其具有第2栅极焊盘、第2发射极焊盘和与该输出连接的第2集电极焊盘。
Description
技术领域
本发明涉及半导体装置。
背景技术
在专利文献1中公开了功率模块的内部的配线构造。具体而言,公开了通过将对IGBT芯片的作为栅极端子和发射极端子的一对外部导出端子间进行连接的作为静电对策用部件的芯片电阻器设置在树脂壳体内,从而不使用可拆卸地安装在树脂壳体外的作为静电对策部件的IC泡沫,就防止了在保管、出厂工序中发生的静电故障。
专利文献1:日本特开2013-239697号公报
例如就称为功率模块的对大电流进行处理的半导体装置而言,有时由于半导体开关元件动作时的急剧的电流变化而在该元件产生过大的电流,该元件受到损伤。因此,优选将半导体开关元件的发射极和对该元件进行控制的控制部通过发射极配线进行连接,通过该元件通断时的感应电动势而降低控制部的接地电位。然而,导入上述机制而无不利影响是困难的。例如,有时半导体装置大型化、或者控制部的接地电位过度降低。
发明内容
本发明就是为了解决上述课题而提出的,其目的在于提供能够防止半导体开关元件的损伤而无不利影响的半导体装置。
本发明涉及的半导体装置的特征在于,具有:第1半导体开关元件,其具有第1栅极焊盘、第1集电极焊盘和多个第1发射极焊盘;第1导线,其将该多个第1发射极焊盘中的相邻的焊盘连接;第1输出导线,其将该多个第1发射极焊盘中的1个焊盘与输出连接;第1控制部,其对该第1栅极焊盘供给栅极电压;第1发射极配线,其与该多个第1发射极焊盘中的任一个焊盘即第1引出焊盘直接连接,且与该第1控制部连接,供给该第1控制部的接地电位;以及第2半导体开关元件,其具有第2栅极焊盘、第2发射极焊盘和与该输出连接的第2集电极焊盘。
本发明涉及的其他半导体装置的特征在于,具有:第1半导体开关元件,其具有第1栅极焊盘、第1集电极焊盘和与输出连接的第1发射极焊盘;第2半导体开关元件,其具有第2栅极焊盘、发射极电阻、第2集电极焊盘和多个第2发射极焊盘,该第2集电极焊盘与该输出连接;导线,其将该多个第2发射极焊盘中的相邻的焊盘连接;第2输出导线,其与该多个第2发射极焊盘中的1个焊盘连接,使该第2半导体开关元件的发射极电流流至该第2半导体开关元件的外部;控制部,其对该第2栅极焊盘供给栅极电压;以及发射极配线,其与该多个第2发射极焊盘中的任一个焊盘即引出焊盘直接连接,且与该控制部连接,供给该控制部的接地电位,该引出焊盘和该多个第2发射极焊盘中的除该引出焊盘以外的焊盘即非引出焊盘通过该发射极电阻进行连接。
本发明的其他特征在下面得以明确。
发明的效果
根据本发明,通过对提供至控制部的电感进行调整,从而能够防止半导体开关元件的损伤而无不利影响。
附图说明
图1是实施方式1涉及的半导体装置的电路图。
图2是实施方式1涉及的半导体装置的电路图。
图3是实施方式1涉及的半导体装置的局部俯视图。
图4是对比例涉及的半导体装置的局部俯视图。
图5是实施方式2涉及的半导体装置的局部俯视图。
图6是实施方式3涉及的半导体装置的局部俯视图。
图7是实施方式3涉及的半导体装置的电路图。
图8是变形例涉及的发射极电阻的俯视图。
图9是实施方式4涉及的半导体装置的局部俯视图。
标号的说明
T1、T3、T5第1半导体开关元件,T2、T4、T6第2半导体开关元件,E1、E3、E5第1发射极配线,E2、E4、E6第2发射极配线。
具体实施方式
参照附图对实施方式涉及的半导体装置进行说明。对相同或对应的结构要素标注相同的标号,有时省略重复的说明。
实施方式1.
图1是实施方式1涉及的半导体装置的电路图。该半导体装置是构成3相交流逆变器的功率模块。将第1半导体开关元件T1与二极管D1反向并联连接而成的电路、和第2半导体开关元件T2与二极管D2反向并联连接而成的电路进行串联连接,构成逆变器电路的1相。在第1半导体开关元件T1和第2半导体开关元件T2的中点连接有输出U端子14。
将第1半导体开关元件T3与二极管D3反向并联连接而成的电路、和第2半导体开关元件T4与二极管D4反向并联连接而成的电路进行串联连接,构成逆变器电路的1相。在第1半导体开关元件T3和第2半导体开关元件T4的中点连接有输出V端子16。
将第1半导体开关元件T5与二极管D5反向并联连接而成的电路、和第2半导体开关元件T6与二极管D6反向并联连接而成的电路进行串联连接,构成逆变器电路的1相。在第1半导体开关元件T5和第2半导体开关元件T6的中点连接有输出W端子18。
第1半导体开关元件T1、T3、T5的集电极连接至与电源的高压侧连接的P端子10。第2半导体开关元件T2、T4、T6的发射极连接至与电源的低压侧连接的N端子12。
第1半导体开关元件T1、T3、T5及第2半导体开关元件T2、T4、T6是具有MOS构造的半导体芯片。上述半导体开关元件能够设为将SiC作为材料的MOSFET、或将SiC作为材料的IGBT。作为上述半导体开关元件的材料,优选使用带隙比硅大的宽带隙半导体。作为宽带隙半导体,例如有SiC、氮化镓类材料或金刚石。通过使用宽带隙半导体,从而与使用硅的情况相比能够提高元件的热特性及电气特性。
第1控制部C1、C3、C5是分别对第1半导体开关元件T1、T3、T5的栅极焊盘供给栅极电压的控制IC。第2控制部C2、C4、C6是分别对第2半导体开关元件T2、T4、T6的栅极焊盘供给栅极电压的控制IC。
第1半导体开关元件T1的发射极和第1控制部C1通过第1发射极配线E1进行连接。第1半导体开关元件T1的通断时的感应电动势通过第1发射极配线E1而使第1控制部C1的接地电位降低。即,向第1控制部C1引入电感。受此影响第1控制部C1的栅极基准电位也降低,因此能够抑制第1半导体开关元件T1的通电能力。由此,能够防止第1半导体开关元件T1的过电流。
向其他半导体开关元件也连接发射极配线。具体而言,第1半导体开关元件T3的发射极和第1控制部C3通过第1发射极配线E3进行连接。并且,第1半导体开关元件T5的发射极和第1控制部C5通过第1发射极配线E5进行连接。这样,第1控制部C1、C3、C5的接地电位是由第1发射极配线E1、E3、E5供给的。因此,能够抑制所有的构成上桥臂的半导体开关元件的过电流。
并且,构成下桥臂的第2半导体开关元件T2、T4、T6的发射极也分别通过第2发射极配线E2、E4、E6而与第2控制部C2、C4、C6连接。通过设置第2发射极配线E2、E4、E6,从而第2半导体开关元件T2、T4、T6通断时的感应电动势分别使第2控制部C2、C4、C6的接地电位降低。受此影响第2控制部C2、C4、C6的栅极基准电位也降低,因此能够抑制第2半导体开关元件T2、T4、T6的通电能力。由此,能够防止第2半导体开关元件T2、T4、T6的过电流。
例如,当在图1中的箭头I1的路径中流过电流的情况下,在第1半导体开关元件T5的发射极产生的感应电动势-V1[V]使第1控制部C5的接地电位降低。
如图1所示,第2发射极配线E2、E4、E6通过共用配线EC进行连接。第2控制部C2、C4、C6使用共用配线EC作为接地配线。换言之,第2控制部C2、C4、C6的接地配线为U、V、W相共用。
在图2中,示出了当电流流过第2半导体开关元件T6时第2控制部C6的接地电位降低。图2中的箭头I2表示电流流过第2半导体开关元件T6。此时,在第2半导体开关元件T6的发射极产生的感应电动势-V2[V]使第2控制部C6的接地电位降低。并且,如前所述,第2控制部C2、C4、C6的接地配线为共用的,因此向在W相的第2发射极配线E6产生的感应电动势加上例如在V相的第2发射极配线E4产生的感应电动势。因此,需要注意使第2控制部C6的接地电位不会过度降低。
图3是实施方式1涉及的半导体装置的局部俯视图。在图3中,主要示出了构成W相的要素。例如在将树脂作为材料的壳体20中收容有基座板30。在基座板30之上设置有绝缘基板32。绝缘基板32例如由陶瓷形成。在绝缘基板32之上形成有电路图案P1、P2、P3。电路图案P1、P2、P3例如是金属薄膜等导电体。
在电路图案P1固定有输出W端子18。在电路图案P2固定有N端子12。在电路图案P3固定有P端子10。在电路图案P1固定有第2半导体开关元件T6和二极管D6,在电路图案P3固定有第1半导体开关元件T5和二极管D5。就上述固定而言,例如使用焊料。
第1半导体开关元件T5在表面具有第1栅极焊盘G5和第1发射极焊盘E51、E52、E53、E54、E55,在背面具有第1集电极焊盘。能够通过焊料或导电性粘接剂等,将该第1集电极焊盘固定于电路图案P3。因此,第1集电极焊盘与电源的高压侧连接。在第1半导体开关元件T5设置有多个第1发射极焊盘。并且,第1发射极焊盘E51、E52、E53、E54、E55分别具有沿x方向延伸的细长形状。上述细长的焊盘的长边彼此相邻。
4根第1导线W1将第1发射极焊盘E51和第1发射极焊盘E52连接。5根第1导线W2将第1发射极焊盘E52和第1发射极焊盘E53连接。5根第1导线W3将第1发射极焊盘E53和第1发射极焊盘E54连接。5根第1导线W4将第1发射极焊盘E54和第1发射极焊盘E55连接。这样,第1导线W1、W2、W3、W4是将第1发射极焊盘E51、E52、E53、E54、E55中的相邻的焊盘连接的导线。
第1栅极焊盘G5和栅极端子G5a通过导线W5进行连接。第1发射极焊盘E55和发射极端子E5a通过第1发射极配线E5进行连接。栅极端子G5a、发射极端子E5a与第1控制部C5连接。第1控制部C5既可以设置于壳体20的外部,也可以位于壳体20的内部的基座板30的z正方向。
二极管D5在表面具有阳极焊盘,在背面具有阴极焊盘。通过焊料或导电性粘接剂将阴极焊盘与电路图案P3连接。第1输出导线W7将第1发射极焊盘E55和二极管D5的阳极焊盘连接。第1输出导线W8将二极管D5的阳极焊盘和电路图案P1连接。电路图案P1是固定有输出W端子18的图案,因此第1输出导线W7、W8能够将多个第1发射极焊盘中的1个焊盘与输出连接。在实施方式1中,能够将多个第1发射极焊盘中的第1发射极焊盘E55与输出连接。
第2半导体开关元件T6为与第1半导体开关元件T5相同的规格。第2半导体开关元件T6在表面具有第2栅极焊盘G6和第2发射极焊盘E61、E62、E63、E64、E65,在背面具有第2集电极焊盘。第2集电极焊盘通过焊料等与电路图案P1连接,因此能够与输出连接。并且,第2发射极焊盘E61、E62、E63、E64、E65分别具有沿x方向延伸的细长形状。上述细长的焊盘的长边彼此相邻。
4根第2导线W10将第2发射极焊盘E61和第2发射极焊盘E62连接。5根第2导线W11将第2发射极焊盘E62和第2发射极焊盘E63连接。5根第2导线W12将第2发射极焊盘E63和第2发射极焊盘E64连接。5根第2导线W13将第2发射极焊盘E64和第2发射极焊盘E65连接。这样,第2导线W10、W11、W12、W13是将第2发射极焊盘E61、E62、E63、E64、E65中的相邻的焊盘连接的导线。
第2栅极焊盘G6和栅极端子G6a通过导线W6进行连接。第2发射极焊盘E61和发射极端子E6a通过第2发射极配线E6进行连接。栅极端子G6a、发射极端子E6a与第2控制部C6连接。第2控制部C6既可以设置于壳体20的外部,也可以位于壳体20的内部的基座板30的z正方向。
二极管D6在表面具有阳极焊盘,在背面具有阴极焊盘。阴极焊盘通过焊料等与电路图案P1连接。第2输出导线W16将第2发射极焊盘E65和二极管D6的阳极焊盘连接。第2输出导线W17将二极管D6的阳极焊盘和电路图案P2连接。因此,第2发射极焊盘E65与电源的低压侧连接。第2输出导线W16、W17与多个第2发射极焊盘中的1个焊盘连接,第2输出导线W16、W17是为了使第2半导体开关元件T6的发射极电流流至第2半导体开关元件T6的外部而设置的。在本实施方式中,第2输出导线W16、W17将第2发射极焊盘E65和电路图案P2连接。
图4是用于使实施方式1涉及的半导体装置的特征的说明变得容易的对比例涉及的半导体装置的局部俯视图。与发射极端子E5a相连的导线Wa连接至绝缘基板的电路图案P1。图4中的电路图案P1与具有用于连接导线Wa的电路图案P1a相应地,变得比图3的电路图案P1大。设置电路图案P1a会妨碍模块的小型化。
与此相对,就实施方式1涉及的半导体装置而言,将第1发射极配线E5与第1发射极焊盘E55直接连接,因此不需要前述的电路图案P1a。因此,实施方式1涉及的半导体装置适于小型化。第1发射极配线E5只要与多个第1发射极焊盘中的任一个焊盘直接连接即可。将与第1发射极配线E5直接连接的第1发射极焊盘称为“第1引出焊盘”。第1引出焊盘是第1发射极焊盘E51、E52、E53、E54、E55中的任意者均可。针对第1半导体开关元件T5,可以说是第1发射极焊盘E51为发射极电流路径的起始端,第1发射极焊盘E55为发射极电流路径的末端。因此,在将第1发射极焊盘E51作为第1引出焊盘的情况下,相对小的电感被提供至第1控制部C5,因此使第1控制部C5的接地电位降低的效果变小。另一方面,在将第1发射极焊盘E55作为第1引出焊盘的情况下,相对大的电感被提供至第1控制部C5,因此使第1控制部C5的接地电位降低的效果大。可以考虑到这一点而将任意的第1发射极焊盘设为第1引出焊盘。
在图3的半导体装置的情况下,将第1输出导线W7与作为第1引出焊盘的第1发射极焊盘E55直接连接,因此在电流流过元件时能够充分降低第1控制部C5的接地电位。在该情况下,第1引出焊盘位于多个第1发射极焊盘的端部。
如前所述,第2控制部C2、C4、C6的接地配线为共用的。在该情况下,有可能由于从第2发射极配线E2、E4、E6获得的感应电动势而使第2控制部C2、C4、C6的接地电位过度降低。如果第2控制部C2、C4、C6的接地电位过度降低,则会过度抑制第2半导体开关元件T2、T4、T6的通电能力。
因此,在实施方式1中,在第2半导体开关元件T6设置第2发射极焊盘E61、E62、E63、E64、E65,以使得发射极电流按该顺序流动的方式进行导线连接。即,可以说是第2发射极焊盘E61为发射极电流路径的起始端,第2发射极焊盘E65为发射极电流路径的末端。在多个第2发射极焊盘中,将从与第2输出导线W16连接的焊盘起电气距离最远的焊盘称为起始端第2发射极焊盘。在图3中,第2发射极焊盘E61为起始端第2发射极焊盘。
如果将与第2发射极配线E6直接连接的第2发射极焊盘称为“第2引出焊盘”,则在将第2发射极焊盘E61作为第2引出焊盘的情况下,相对小的电感被提供至第2控制部C6,因此使第2控制部C6的接地电位降低的效果变小。即,能够抑制第2控制部C6的接地电位的过度降低。如果考虑到这一点,则作为第2引出焊盘,优选选择作为给出最小电感的第2发射极焊盘的起始端第2发射极焊盘、即第2发射极焊盘E61。即,将第2发射极配线E6与发射极电流路径的起始端直接连接。在图3中,示出了第2发射极配线E6与作为起始端第2发射极焊盘的第2发射极焊盘E61直接连接,且与第2控制部C6连接。
针对U相、V相,也能够采用上述的W相的特征。即,优选的是使具有第1半导体开关元件T1、第2半导体开关元件T2、第1控制部C1及第2控制部C2的U相的结构与上述的W相的结构一致,使具有第1半导体开关元件T3、第2半导体开关元件T4、第1控制部C3及第2控制部C4的V相的结构与上述的W相的结构一致。
作为起始端第2发射极焊盘的第2发射极焊盘E61位于多个第2发射极焊盘的端部。通过将第2发射极配线E6与第2发射极焊盘E61直接连接,供给第2控制部C6的接地电位,从而能够抑制第2控制部C6的接地电位的过度降低。
即使在不构成3相交流逆变器的情况下,有时也设置具有与第1半导体开关元件T5和第2半导体开关元件T6相同的结构的“追加逆变器”,将第2发射极配线E6和追加逆变器的第2发射极配线连接。在使用共用的配线作为下桥臂的控制电路的接地配线的情况下,上述结构是有效的。
实施方式1涉及的半导体装置能够在不丧失其特征的范围进行各种变形。例如,在实施方式1中,第1发射极焊盘E51、E52、E53、E54、E55的长度方向与第1发射极配线E5正交,但也可以是其他形态。通过设置多个第1发射极焊盘,将相邻的第1发射极焊盘通过第1导线进行连接,将第1输出导线与1个第1发射极焊盘连接,从而对发射极电流的起始端侧和末端侧进行定义。在此基础上,只要与将确定第1控制部的接地电位的电感设为何种程度相应地,将任意1个第1发射极焊盘作为第1引出焊盘即可。针对下桥臂侧的结构,同样的变形也成立。
在实施方式1中说明的变形能够应用于以下的实施方式涉及的半导体装置。此外,以下实施方式涉及的半导体装置与实施方式1的共通点多,因此以与实施方式1的不同点为中心进行说明。
实施方式2.
图5是实施方式2涉及的半导体装置的局部俯视图。在第1半导体开关元件T5设置有金属图案40。金属图案40设置于第1半导体开关元件T5的上表面。在第1半导体开关元件T5的上表面,除了金属图案40以外,设置有第1发射极焊盘E51、E52、E53、E54、E55、E56和第1栅极焊盘G5。金属图案40是比第1发射极焊盘E51、E52、E53、E54、E55、E56细的配线图案。
第1发射极配线E5与第1发射极焊盘E56直接连接。因此,第1发射极焊盘E56为第1引出焊盘。该第1引出焊盘和第1发射极焊盘E55通过金属图案40进行连接。金属图案40作为发射极配线延长部起作用。即,与没有金属图案40的情况相比,通过金属图案40,能够向第1控制部C5提供大的电感。通过增加P侧的发射极配线的电感成分,从而能够产生高的感应电动势,能够提高第1半导体开关元件T5的通电能力的抑制效果。
金属图案40也可以将第1发射极焊盘E51、E52、E53、E54中的任一个和第1引出焊盘连接。即,能够将第1发射极焊盘E51、E52、E53、E54、E55、E56中的除第1引出焊盘以外的焊盘即第1非引出焊盘和第1引出焊盘通过金属图案进行连接。作为第1非引出焊盘,能够选择第1发射极焊盘E51、E52、E53、E54、E55中的任一个。选择哪个焊盘作为第1非引出焊盘是根据想要向第1控制部C5提供的电感的大小而确定的。
在图5中,将第1发射极焊盘E55选定为与金属图案40连接的第1非引出焊盘。并且,将第1输出导线W7与第1发射极焊盘E55直接连接。因此,作为第1非引出焊盘,选择第1半导体开关元件T5处的发射极电流的末端侧。由此,相比于选择第1发射极焊盘E51、E52、E53、E54中的任一个作为与金属图案40连接的第1非引出焊盘的情况,能够大幅度降低第1控制部C5的接地电位。
第2半导体开关元件T6能够设为与第1半导体开关元件T5相同的规格。由此,功率模块中的半导体开关元件的规格被统一,能够使生产及管理变得容易。然而,如实施方式1所说明的那样,优选将第2控制部的接地电位的降低量变小,因此通常将第2发射极配线E6与第2半导体开关元件T6的发射极电流的起始端侧即第2发射极焊盘E61直接连接。在该情况下,金属图案42不会使第2控制部C6的配线的电感成分增加。因此,作为第2半导体开关元件,也可以采用没有金属图案的元件。
实施方式3.
图6是实施方式3涉及的半导体装置的局部俯视图。如上所述,在电流流过第2半导体开关元件T6时,需要防止第2控制部C6的接地电位过度降低。因此,就实施方式2的半导体装置而言,在第2半导体开关元件T6设置有发射极电阻50。发射极电阻50是在第2半导体开关元件T6的上表面提供的。作为发射极电阻50,能够采用公知的所有材料及构造。例如,能够将碳覆膜作为电阻体、或将镍铬合金等金属覆膜作为电阻体。发射极电阻50由与电路图案不同的材料形成,不是寄生电阻。
经由发射极电阻50,向第2控制部C2提供发射极电流。具体而言,将第2发射极焊盘E61和与第2发射极配线E6直接连接的引出焊盘即第2发射极焊盘E66通过发射极电阻50进行连接。通过发射极电阻50,抑制了经由N侧的其他相的配线流动的电流。即,能够防止从U相或V相的第2半导体开关元件向第2控制部C6提供电流而使第2控制部C6的接地电位过度降低。这样,通过设置发射极电阻50,从而能够使N侧的电力半导体开关元件正常地通电。
发射极电阻50的一端与作为引出焊盘的第2发射极焊盘E66连接。发射极电阻50的另一端只要与多个第2发射极焊盘中的除引出焊盘以外的焊盘即非引出焊盘连接即可。就图6的半导体装置而言,作为非引出焊盘,选择了第2发射极焊盘E61。作为非引出焊盘,在第2发射极焊盘E61、E62、E63、E64、E65中,优选选择从与第2输出导线W16连接的焊盘起电气距离最远的焊盘即第2发射极焊盘E61。由此,向第2控制部C6提供的发射极电流变小,因此能够防止第2控制部C6的接地电位过度变低。
作为P侧的半导体开关元件的第1半导体开关元件T5为与第2半导体开关元件T6相同的规格。由此,功率模块中的半导体开关元件的规格被统一,能够使生产及管理变得容易。然而,如实施方式1所说明的那样,优选使第1控制部的接地电位的降低量变大,因此通常将第1发射极配线E5与第1半导体开关元件T5的发射极电流的末端侧即第1发射极焊盘E55连接。在该情况下,没有在第1半导体开关元件T5设置发射极电阻52和第1发射极焊盘E56的效果。因此,作为第1半导体开关元件T5,也可以采用没有发射极电阻的元件。
图7是设置有发射极电阻50的半导体装置的电路图。发射极电阻50设置于第2半导体开关元件T2、T4、T6的发射极焊盘内。在图7中,省略了第1半导体开关元件T1、T3、T5的发射极电阻。
图8是变形例涉及的发射极电阻的俯视图。在发射极电阻50的一部分存在绝缘部分50a。绝缘部分50a是通过激光修整所形成的部分。激光修整是指一边对电阻体的电阻进行测定一边通过激光进行切割,获得目标电阻值,且减小波动。首先,形成具有比想要通过发射极电阻实现的电阻值低的电阻值的发射极电阻,然后,通过激光修整形成绝缘部分而将电流路径缩窄,从而能够提高电阻值。在成为目标电阻值的情况下停止修整,从而能够提供具有预先设定的电阻值的发射极电阻50。通过对发射极电阻50进行修整,从而能够对发射极电阻值进行调整。由此,能够消除发射极电阻50的制造波动。此外,也可以通过其他方法对发射极电阻进行调整。
作为将多个第2发射极焊盘中的相邻的焊盘连接的导线,使用图6所示的第2导线W10、W11、W12、W13。作为对第2栅极焊盘G6供给栅极电压的控制部,使用作为控制IC的第2控制部C6。控制部能够采用用于输出栅极电压的任意的结构,并不限定于由IC构成。控制部的功能既可以通过硬件实现也可以通过软件实现。与发射极配线直接连接的引出焊盘即第2发射极焊盘E66也可以经由发射极电阻50与除第2发射极焊盘E61以外的第2发射极焊盘连接。
实施方式4.
图9是实施方式4涉及的半导体装置的局部俯视图。就在第2半导体开关元件T6处使用了发射极电阻50这一方面而言,该半导体装置与图6的结构类似。与图6的结构的不同点在于下述方面,即,将发射极电阻50设置于所有的第2发射极焊盘,能够对模块组装时的N侧的导线配线时所连接的焊盘进行选择。具体而言,第2发射极焊盘E61、E62、E63、E64、E65分别经由发射极电阻50而与第2发射极焊盘E66连接。即,分别针对第2发射极焊盘E61、E62、E63、E64、E65提供发射极电阻50和第2发射极焊盘E66。因此,向第2半导体开关元件T6提供了多个发射极电阻50和多个能够成为引出焊盘的焊盘。
通过从多个第2发射极焊盘E66中选择与第2发射极配线E7直接连接的引出焊盘,从而能够对提供至第2控制部C6的电感进行调整。通过上述引出焊盘的选择实现的电感的调整与通过前述的修整实现的电感的调整相比,能够廉价地消除发射极电阻的制造波动。
如图9所示,能够将作为P侧的半导体开关元件的第1半导体开关元件T5设为与第2半导体开关元件T6相同的规格。第1发射极配线E5并不是与多个第1发射极焊盘E56中的任一个直接连接而是与第1发射极焊盘E55直接连接的情况能够大幅度降低第1控制部C5的接地电位。此外,至此说明的各实施方式涉及的半导体装置的特征也可以适当地组合使用。
Claims (15)
1.一种半导体装置,其特征在于,具有:
第1半导体开关元件,其具有第1栅极焊盘、第1集电极焊盘和多个第1发射极焊盘;
第1导线,其将所述多个第1发射极焊盘中的相邻的焊盘连接;
第1输出导线,其将所述多个第1发射极焊盘中的1个焊盘与输出连接;
第1控制部,其对所述第1栅极焊盘供给栅极电压;
第1发射极配线,其与所述多个第1发射极焊盘中的任一个焊盘即第1引出焊盘直接连接,且与所述第1控制部连接,供给所述第1控制部的接地电位;以及
第2半导体开关元件,其具有第2栅极焊盘、第2发射极焊盘和与所述输出连接的第2集电极焊盘。
2.根据权利要求1所述的半导体装置,其特征在于,
所述第1输出导线与所述第1引出焊盘直接连接。
3.根据权利要求2所述的半导体装置,其特征在于,
所述多个第1发射极焊盘以细长的焊盘的长边彼此相邻的方式设置,
所述第1引出焊盘位于所述多个第1发射极焊盘的端部。
4.根据权利要求1至3中任一项所述的半导体装置,其特征在于,
在所述第2半导体开关元件设置有多个所述第2发射极焊盘,该半导体装置具有:
第2导线,其将所述多个第2发射极焊盘中的相邻的焊盘连接;
第2输出导线,其与所述多个第2发射极焊盘中的1个焊盘连接,使所述第2半导体开关元件的发射极电流流至所述第2半导体开关元件的外部;
第2控制部,其对所述第2栅极焊盘供给栅极电压;以及
第2发射极配线,其与所述多个第2发射极焊盘中的从连接有所述第2输出导线的焊盘起电气距离最远的焊盘即起始端第2发射极焊盘直接连接,且与所述第2控制部连接,
所述第2发射极配线供给所述第2控制部的接地电位。
5.根据权利要求4所述的半导体装置,其特征在于,
所述多个第2发射极焊盘具有细长的焊盘的长边彼此相邻的形状,
所述起始端第2发射极焊盘位于所述多个第2发射极焊盘的端部。
6.根据权利要求1至5中任一项所述的半导体装置,其特征在于,
所述第1集电极焊盘与电源的高压侧连接,所述第2发射极焊盘与所述电源的低压侧连接。
7.根据权利要求4所述的半导体装置,其特征在于,
具有追加逆变器,该追加逆变器具有与所述第1半导体开关元件和所述第2半导体开关元件相同的结构,
所述追加逆变器的第2发射极配线与所述第2发射极配线连接。
8.根据权利要求1所述的半导体装置,其特征在于,
具有在所述第1半导体开关元件设置的金属图案,
所述第1引出焊盘和所述多个第1发射极焊盘中的除所述第1引出焊盘以外的焊盘即第1非引出焊盘通过所述金属图案进行连接。
9.根据权利要求8所述的半导体装置,其特征在于,
所述第1输出导线与所述第1非引出焊盘直接连接。
10.根据权利要求8或9所述的半导体装置,其特征在于,
所述第2半导体开关元件为与所述第1半导体开关元件相同的规格。
11.一种半导体装置,其特征在于,具有:
第1半导体开关元件,其具有第1栅极焊盘、第1集电极焊盘和与输出连接的第1发射极焊盘;
第2半导体开关元件,其具有第2栅极焊盘、发射极电阻、第2集电极焊盘和多个第2发射极焊盘,该第2集电极焊盘与所述输出连接;
导线,其将所述多个第2发射极焊盘中的相邻的焊盘连接;
第2输出导线,其与所述多个第2发射极焊盘中的1个焊盘连接,使所述第2半导体开关元件的发射极电流流至所述第2半导体开关元件的外部;
控制部,其对所述第2栅极焊盘供给栅极电压;以及
发射极配线,其与所述多个第2发射极焊盘中的任一个焊盘即引出焊盘直接连接,且与所述控制部连接,供给所述控制部的接地电位,
所述引出焊盘和所述多个第2发射极焊盘中的除所述引出焊盘以外的焊盘即非引出焊盘通过所述发射极电阻进行连接。
12.根据权利要求11所述的半导体装置,其特征在于,
所述非引出焊盘是所述多个第2发射极焊盘中的从与所述第2输出导线连接的焊盘起电气距离最远的焊盘。
13.根据权利要求11或12所述的半导体装置,其特征在于,在所述发射极电阻的一部分包含绝缘部分。
14.根据权利要求11至13中任一项所述的半导体装置,其特征在于,
所述发射极电阻和所述引出焊盘均具有多个。
15.根据权利要求1至14中任一项所述的半导体装置,其特征在于,
所述第1半导体开关元件和所述第2半导体开关元件是将SiC作为材料的MOSFET、或将SiC作为材料的IGBT。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017-204672 | 2017-10-23 | ||
JP2017204672A JP6819540B2 (ja) | 2017-10-23 | 2017-10-23 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109698174A true CN109698174A (zh) | 2019-04-30 |
CN109698174B CN109698174B (zh) | 2023-02-03 |
Family
ID=65996558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811215459.8A Active CN109698174B (zh) | 2017-10-23 | 2018-10-18 | 半导体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10366964B2 (zh) |
JP (1) | JP6819540B2 (zh) |
CN (1) | CN109698174B (zh) |
DE (2) | DE102018010437B3 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111987091A (zh) * | 2019-05-21 | 2020-11-24 | 三菱电机株式会社 | 半导体装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6770559B2 (ja) * | 2018-08-29 | 2020-10-14 | 株式会社Subaru | 電力変換装置および車両 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001185679A (ja) * | 1999-12-27 | 2001-07-06 | Mitsubishi Electric Corp | 半導体スイッチ装置 |
US6570185B1 (en) * | 1997-02-07 | 2003-05-27 | Purdue Research Foundation | Structure to reduce the on-resistance of power transistors |
CN1723559A (zh) * | 2003-02-14 | 2006-01-18 | 株式会社日立制作所 | 半导体元件驱动用集成电路及电能变换装置 |
US20060290689A1 (en) * | 2005-06-24 | 2006-12-28 | William Grant | Semiconductor half-bridge module with low inductance |
CN101378040A (zh) * | 2007-08-31 | 2009-03-04 | 三菱电机株式会社 | 半导体装置 |
US20150222202A1 (en) * | 2012-09-24 | 2015-08-06 | Tm4 Inc. | Topology for controlled power switch module |
CN105518865A (zh) * | 2013-08-28 | 2016-04-20 | 三菱电机株式会社 | 半导体装置 |
CN105723619A (zh) * | 2013-11-20 | 2016-06-29 | 罗姆股份有限公司 | 开关器件及电子电路 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4008484A (en) * | 1968-04-04 | 1977-02-15 | Fujitsu Ltd. | Semiconductor device having multilayered electrode structure |
JP2000040951A (ja) * | 1998-05-18 | 2000-02-08 | Toshiba Corp | 半導体素子、その駆動方法及び駆動装置 |
JP2000092862A (ja) * | 1998-09-08 | 2000-03-31 | Toshiba Corp | 車両用電力変換装置の高調波電流抑制装置 |
JP4484400B2 (ja) * | 2000-08-28 | 2010-06-16 | 三菱電機株式会社 | 半導体装置 |
JP2003009508A (ja) * | 2001-06-19 | 2003-01-10 | Mitsubishi Electric Corp | 電力用半導体装置 |
US6946720B2 (en) * | 2003-02-13 | 2005-09-20 | Intersil Americas Inc. | Bipolar transistor for an integrated circuit having variable value emitter ballast resistors |
JP4739059B2 (ja) * | 2006-02-23 | 2011-08-03 | ルネサスエレクトロニクス株式会社 | Dc/dcコンバータ用半導体装置 |
JP4771972B2 (ja) * | 2007-02-13 | 2011-09-14 | トヨタ自動車株式会社 | 電力変換装置 |
JP2009148077A (ja) * | 2007-12-14 | 2009-07-02 | Toshiba Mitsubishi-Electric Industrial System Corp | 電圧駆動型半導体モジュール及びこれを用いた電力変換器 |
JP5315155B2 (ja) * | 2009-07-23 | 2013-10-16 | 日立オートモティブシステムズ株式会社 | 半導体素子制御装置、車載用電機システム |
US9362205B2 (en) * | 2010-09-24 | 2016-06-07 | Semiconductor Components Industries, Llc | Circuit device |
JP5789264B2 (ja) * | 2010-09-24 | 2015-10-07 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 回路装置 |
US20130175704A1 (en) * | 2012-01-05 | 2013-07-11 | Ixys Corporation | Discrete power transistor package having solderless dbc to leadframe attach |
JP2013239697A (ja) | 2012-04-16 | 2013-11-28 | Fuji Electric Co Ltd | 半導体装置 |
DE112013003161T5 (de) * | 2012-07-19 | 2015-03-12 | Mitsubishi Electric Corporation | Leistungs-Halbleitermodul |
JP5930954B2 (ja) * | 2012-12-14 | 2016-06-08 | 三菱電機株式会社 | パワーモジュール |
US10587257B2 (en) * | 2013-04-04 | 2020-03-10 | Tm4 Inc. | Commutation cell and compensation circuit therefor |
-
2017
- 2017-10-23 JP JP2017204672A patent/JP6819540B2/ja active Active
-
2018
- 2018-04-23 US US15/959,350 patent/US10366964B2/en active Active
- 2018-08-09 DE DE102018010437.1A patent/DE102018010437B3/de active Active
- 2018-08-09 DE DE102018213397.2A patent/DE102018213397B4/de active Active
- 2018-10-18 CN CN201811215459.8A patent/CN109698174B/zh active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6570185B1 (en) * | 1997-02-07 | 2003-05-27 | Purdue Research Foundation | Structure to reduce the on-resistance of power transistors |
JP2001185679A (ja) * | 1999-12-27 | 2001-07-06 | Mitsubishi Electric Corp | 半導体スイッチ装置 |
CN1723559A (zh) * | 2003-02-14 | 2006-01-18 | 株式会社日立制作所 | 半导体元件驱动用集成电路及电能变换装置 |
US20060290689A1 (en) * | 2005-06-24 | 2006-12-28 | William Grant | Semiconductor half-bridge module with low inductance |
CN101263547A (zh) * | 2005-06-24 | 2008-09-10 | 国际整流器公司 | 具有低电感的半导体半桥模块 |
CN101378040A (zh) * | 2007-08-31 | 2009-03-04 | 三菱电机株式会社 | 半导体装置 |
US20150222202A1 (en) * | 2012-09-24 | 2015-08-06 | Tm4 Inc. | Topology for controlled power switch module |
CN105518865A (zh) * | 2013-08-28 | 2016-04-20 | 三菱电机株式会社 | 半导体装置 |
CN105723619A (zh) * | 2013-11-20 | 2016-06-29 | 罗姆股份有限公司 | 开关器件及电子电路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111987091A (zh) * | 2019-05-21 | 2020-11-24 | 三菱电机株式会社 | 半导体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP6819540B2 (ja) | 2021-01-27 |
US20190123012A1 (en) | 2019-04-25 |
CN109698174B (zh) | 2023-02-03 |
DE102018213397A1 (de) | 2019-04-25 |
DE102018213397B4 (de) | 2021-12-16 |
DE102018010437B3 (de) | 2022-05-05 |
US10366964B2 (en) | 2019-07-30 |
JP2019079882A (ja) | 2019-05-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10347567B2 (en) | Semiconductor device and method of manufacturing the same | |
CN106158839B (zh) | 半导体器件 | |
US7547964B2 (en) | Device packages having a III-nitride based power semiconductor device | |
JP5492367B2 (ja) | 窒化ガリウム半導体デバイス用のパッケージ | |
CN103782380B (zh) | 半导体模块 | |
US20120200281A1 (en) | Three-Dimensional Power Supply Module Having Reduced Switch Node Ringing | |
CN109168321A (zh) | 半导体模块 | |
CN110060990B (zh) | 包括感测引线的化合物半导体装置 | |
CN103325759B (zh) | 半导体模块 | |
CN109417066A (zh) | 半导体装置 | |
CN109698174A (zh) | 半导体装置 | |
US10074597B2 (en) | Interdigit device on leadframe for evenly distributed current flow | |
JPWO2016056320A1 (ja) | 半導体装置及びバスバー | |
JP6466030B2 (ja) | 半導体モジュール | |
CN109698180A (zh) | 半导体器件和制造方法 | |
CN107564875A (zh) | 半导体装置 | |
WO2018159018A1 (ja) | 半導体装置 | |
CN110176446A (zh) | 半导体装置 | |
US20230155012A1 (en) | Semiconductor device | |
CN107851631B (zh) | 半导体装置 | |
US10199347B2 (en) | Semiconductor device | |
US10109501B2 (en) | Manufacturing method of semiconductor device having a voltage resistant structure | |
CN106663675B (zh) | 电力用半导体装置 | |
US20230215787A1 (en) | Semiconductor device | |
EP4203019A1 (en) | Power module and method for manufacturing a power module |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |