CN107564875A - 半导体装置 - Google Patents

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Abstract

就半导体装置(100)而言，具有：电路图案(3)；与电路图案(3)接合的至少大于或等于1根的导线(4)；与导线(4)接合的电极端子(5)；以及半导体元件。电极端子(5)包含：水平延伸部(5A)，其以沿主表面的方式扩展，与导线(4)连接；以及弯折部(5B)，其用于相对于水平延伸部(5A)而变更延伸方向。在俯视观察时，电路图案(3)与导线(4)相接合的接合部(4A、4B)相比于导线(4)与电极端子(5)重叠的部分而配置在外侧。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别是涉及用在从发电以及送电涵盖至能量的有效利用以及再生为止的多种情况的半导体装置。
背景技术
当前，例如在日本特开2006－196765号公报中公开了如下结构的半导体装置，即，使例如在正反两面具有电极的半导体元件与电路基板的电路图案电连接。在日本特开2006－196765号公报中，半导体元件的电极与导电性部件经由凸块而电连接，导电性部件具有切口部。因此，以在俯视观察时横穿切口部的方式配置的凸块将半导体元件和导电性部件连接。因此，凸块和导电性部件之间的热应力由于切口部的变形而被吸收，得到缓和，提高了凸块和导电性部件之间的接合部的可靠性。
在日本特开2006－196765号公报所公开的技术中，由于在导电性部件设置有切口部，因此与不设置切口部的情况相比，能够流过导电性部件的电流量变小。这是因为，导电性部件的流过电流的导体部分的截面面积由于切口部而变小。因此，为了流过所需的电流量，需要增大导电性部件，因此难以将半导体装置小型化。
另外，在日本特开2006－196765号公报所公开的技术中，如果将导电性部件和半导体元件进行接合的凸块的形状不规则，则在两者接合时该凸块的厚度产生波动。这样，产生下述问题，即，影响导电性部件和半导体元件之间的接合部的电气特性，散热性降低。
发明内容
本发明就是鉴于上述问题而提出的，其目的是提供一种半导体装置，该半导体装置能够实现小型化，并且能够减小将半导体元件和电极端子连接的接合材料的厚度的波动。
本发明涉及的半导体装置具有电路图案、导线、电极端子以及半导体元件。导线与电路图案接合。电极端子与导线接合。半导体元件与电路图案接合。电极端子包含：水平延伸部，其以沿主表面的方式扩展，与导线连接；以及弯折部，其用于相对于水平延伸部而变更延伸方向。在俯视观察时，电路图案与导线相接合的接合部相比于导线与电极端子重叠的部分而配置在外侧。
通过结合附图进行理解的、与本发明相关的以下的详细说明，使本发明的上述及其它目的、特征、方案以及优点变得明确。
附图说明
图1是表示实施方式1涉及的半导体装置的内部结构的概略剖视图。
图2是实施方式1中的图1的由虚线包围的区域A的概略放大斜视图。
图3A是从X方向观察图2所示的电极端子的正视图。
图3B是从Y方向观察图2所示的电极端子的正视图。
图4是表示图1的电路图案的变形例的结构的概略剖视图。
图5是表示图1的电极端子的变形例的结构的概略剖视图。
图6是表示在实施方式1中，在电路图案之上隔着导线而将电极端子进行超声波接合的状态的概略剖视图。
图7A是对比例涉及的半导体装置的导电性部件向半导体元件的接合部分的概略俯视图。
图7B是沿图7A的VIIB－VIIB线的部分的概略剖视图。
图8是表示在对比例的导线的两端部存在于与电极端子重叠的位置的情况下，导线将电极端子和电路图案接合的状态的概略剖视图。
图9是表示在对比例的导线的两端部存在于与电极端子重叠的位置的情况下，导线的接合部与电极端子、电路图案之间的位置关系的概略剖视图。
图10是表示在实施方式2中，在电路图案之上隔着导线而将电极端子进行超声波接合的状态的概略剖视图。
图11A是对弯折部的弯折大小的1/2的范围进行说明的概略图。
图11B是表示在弯折大小的1/2的部分配置的导线的状态的第1例的概略图。
图11C是表示在弯折大小的1/2的部分配置的导线的状态的第2例的概略图。
图12A是表示实施方式2中的导线的接合部和电极端子之间的俯视观察时的位置关系的第1例的概略俯视图。
图12B是表示实施方式2中的导线的接合部和电极端子之间的俯视观察时的位置关系的第2例的概略俯视图。
图12C是表示实施方式2中的导线的接合部和电极端子之间的俯视观察时的位置关系的第3例的概略俯视图。
图13是实施方式3中的图1的由虚线包围的区域A的概略放大斜视图。
具体实施方式
下面，基于附图对本发明的实施方式进行说明。
实施方式1.
首先，利用图1～图5对本实施方式的半导体装置的结构进行说明。此外，为了便于说明，引入了X方向、Y方向、Z方向。
参照图1，本实施方式的半导体装置100主要具有：绝缘基板1、基座板2、电路图案3、导线4、电极端子5、壳体6以及半导体元件7。
绝缘基板1由公知的陶瓷或树脂等绝缘材料形成，例如是在俯视观察时具有矩形形状的平板形状部件。绝缘基板1具有：图1的上侧的一个主表面1A；以及与一个主表面1A相反侧即图1的下侧的另一个主表面1B。基座板2呈矩形的平板形状，与绝缘基板1的另一个主表面1B接合，具有一个主表面2A、和其相反侧的另一个主表面2B。电路图案3呈矩形的平板形状，与绝缘基板1的一个主表面1A接合，具有一个主表面3A、和其相反侧的另一个主表面3B。即，电路图案3形成于绝缘基板1的一个主表面1A之上，至少一部分具有导电性。绝缘基板1、基座板2以及电路图案3成为一体，由此形成单一的底座基板123。换言之，电路图案3内置于底座基板123而构成底座基板123内的电路，该电路图案3与导线4、电极端子5等电连接。
导线4是通过公知的导线键合工序而与电路图案3的一个主表面3A接合的细线状的部件，具有导电性。至少大于或等于1根导线4与电路图案3接合。在图1中，在电路图案3的相对于X方向来说的左端部接合有1根，在中央部接合有3根，在右端部接合有2根，合计接合有6根导线4。
导线4优选为具有杂质的材料，该杂质包含铜、铝或银中的任意者。即，导线4为包含以下两者的材料，即；铜、铝或银中的任意者；以及除此以外的材料。另外，在导线4由包含例如铜的材料构成的情况下，既可以仅由包含铜的材料构成导线4，也可以通过在包含铜的母材的表面之上包涂(coating)包含铜的薄膜而构成导线4。在导线4由包含铝的材料、或者包含银的材料构成的情况下也是同样的。
电极端子5是用于将半导体装置100内的电路图案3以及导线4与半导体装置100的外部进行电连接的部件。在图1中，配置有3个电极端子5。上述3个电极端子5中的图1的最靠左的电极端子5和最靠右的电极端子5由于以与壳体6的内壁面接触的方式进行延伸，因此以追随于壳体6的内壁面的形状的方式进行弯折。与其相对，上述3个电极端子5中的图1的X方向的中央的电极端子5在图1的下端部具有沿该X方向延伸的部分，其大部分的区域沿图1的上下方向即Z方向延伸。由此，电极端子5从壳体6的内部的区域延伸至壳体6的外部的区域。
壳体6配置为在俯视观察时半导体装置100整体的最外侧的区域将半导体装置100整体包围。如图所示，壳体6也可以形成为其内壁面局部地呈阶梯状。另外，壳体6与底座基板123一起构成能够将电极端子5等各部件收容于它们的内部的箱状部件。在图1中，底座基板123中的电路图案3完全收容于壳体6内，绝缘基板1除了其外缘部的一部分之外，也与被壳体6包围的区域在俯视时重叠，成为收容于壳体6内的状态。但是，基座板2优选至少另一个主表面2B从壳体6内露出。这样，能够在基座板2的另一个主表面2B之上等处设置例如散热器等散热部件。
上述电极端子5全部与导线4接合。具体而言，电极端子5全部是以重叠在导线4之上的方式接合的。由此，电极端子5与电路图案3电连接。这是因为，如上所述导线4与电路图案3接合。
半导体元件7配置于壳体6内的底座基板123之上，即配置于壳体6内的电路图案3之上。具体而言，在壳体6内的电路图案3的一个主表面3A之上，经由接合材料8而接合有半导体元件7。半导体元件7是例如二极管或IGBT(Insulated Gate Bipolar Transistor)等电力用半导体元件。半导体元件7和电路图案3通过导线9而电连接。导线9与导线4相同地，是通过公知的导线键合工序而接合的细线状的部件。
半导体元件7呈在俯视观察时具有例如正方形形状的芯片形状，该芯片优选由从硅、碳化硅、氮化镓所构成的组中选择出的任意者构成。
壳体6的内部被凝胶10填充。由此，壳体6内的电极端子5以外的各部件成为埋入于凝胶10的状态。但是，电极端子5以从凝胶10的内部的区域延伸至凝胶10的外部的区域的方式进行配置。
下面，利用图2～图3B对图1的由虚线包围的区域A、即图1的中央部的电极端子5与电路图案3接合的状态进行说明。参照图2，电极端子5具有：水平延伸部5A，其以沿绝缘基板1以及电路图案3的一个主表面1A、3A的方式在XY平面扩展；弯折部5B，其用于相对于水平延伸部5A而变更延伸方向；以及铅垂延伸部5C，其在从弯折部5B观察与水平延伸部5A相反侧沿Z方向延伸。弯折部5B配置为与水平延伸部5A在X方向上并列，配置于水平延伸部5A的X方向正向侧。铅垂延伸部5C大致在Z方向上配置于弯折部5B的正上方。即，水平延伸部5A与铅垂延伸部5C相比配置在下侧即电路图案3侧，水平延伸部5A与导线4连接。然而，图2所示的电极端子5的形状是一个例子，电极端子5并非必须是具有水平延伸部5A、弯折部5B和铅垂延伸部5C的形状。
在图1以及图2中，与电极端子5连接的导线4为3根。由此，优选配置多根导线4，但也可以为单根。每根导线4均以例如在X方向上相互隔开间隔的方式沿Y方向(与将水平延伸部5A和弯折部5B连结的方向交叉的方向)而延伸。在导线4的延伸方向即Y方向上的两端部的接合部4A、4B处，导线4与电路图案3的一个主表面3A接合。
电极端子5载置为，重叠在导线4的延伸方向上的大致中央部处，电极端子5的最下表面与导线4接合。在俯视观察时，导线4与电路图案3相接合的接合部4A、4B相比于导线4与电极端子5重叠的部分而配置在外侧。
导线4的与电路图案3接合的接合部4A、4B相互隔开间隔而设置在大于或等于2个部位。即，如图2所示，导线4也可以在接合部4A、4B这2个部位与电路图案3接合。然而，也可以在例如比导线4与电极端子5重叠的部分更靠外侧的区域中的与接合部4A、4B相比更靠内侧的区域，还具有导线4的与电路图案3接合的接合部。在该情况下，导线4通过大于或等于3个接合部而与电路图案3接合。
接合部4A、4B在将水平延伸部5A和弯折部5B连结的X方向上，与弯折部5B相比配置在水平延伸部5A侧即X方向负向侧。因此，在本实施方式中，导线4全部以与电极端子5中的水平延伸部5A重叠的方式延伸。
图3A是从X方向负向侧观察图2的电极端子5的正视图，图3B是从Y方向负向侧观察图2的电极端子5的正视图。参照图3A以及图3B，导线4和其正上方的电极端子5通过形成焊脚(fillet)11而相互接合。焊脚11是以导线4的一部分从在其接合工序中被夹持于电路图案3和电极端子5之间的状态起流出至其外侧的方式形成的。焊脚11形成为将电极端子5的最下侧的区域的侧面覆盖。此外，焊脚11由与导线4相同的材质形成，有时也由导线4的材质和电极端子5的材质混合后的材质形成。另外，虽未图示，但在电路图案3和导线4之间也与焊脚11相同地，使得构成电路图案3和导线4的金属材料彼此熔融结合。
此外，在图3B中，由虚线表示水平延伸部5A、弯折部5B以及铅垂延伸部5C各自的边界。如图3B所示，水平延伸部5A是指，在X方向上除了弯折部5B之外的与最下表面水平地延伸的区域重叠的区域，是水平地延伸的平面部的最上表面下方的区域。弯折部5B是指，以在X方向上相对于水平方向而向Z方向上方翘起的方式延伸、且以在Z方向上相对于铅垂方向而向X方向左方弯折的方式延伸的区域。铅垂延伸部5C是指水平延伸部5A以及弯折部5B以外的区域，是指与基本上向Z方向上方延伸的区域重叠的区域。
电路图案3以及电极端子5优选由铜类或铝类的母材构成。这里，电路图案3以及电极端子5由铜类的材料构成意味着包含下述两种情况，即：其仅由铜构成的情况；以及构成为包含铜和铜以外的部件这两者的情况。相同地，电路图案3以及电极端子5由铝类的材料构成意味着包含下述两种情况，即：其仅由铝构成的情况；以及构成为包含铝和铝以外的部件这两者的情况。
而且，在构成电路图案3以及电极端子5的铜类或铝类的母材中，优选包含大于或等于80质量％而小于或等于100质量％的铜、或者大于或等于90质量％而小于或等于100质量％的铝。例如在电路图案3以及电极端子5仅由单一的部件(母材)构成的情况下，该单一的部件的整体由包含大于或等于80质量％而小于或等于100质量％的铜、或者大于或等于90质量％而小于或等于100质量％的铝的材料形成。此外，构成电路图案3以及电极端子5的母材也可以由银类的材料构成，在该情况下，该母材包含大于或等于80质量％而小于或等于90质量％的银。这里，优选电极端子5的水平延伸部5A、弯折部5B以及铅垂延伸部5C均相同地由上述材料构成。
导线4所包含的铜或铝与电路图案3以及电极端子5所包含的铜或铝相比，比例较小。因此，构成导线4的材料的扩散温度低于构成电路图案3以及电极端子5的母材的扩散温度。换言之，在扩散温度高的电路图案3以及电极端子5之间夹着由与电路图案3相比扩散温度低的材料构成的导线4而将它们相互接合。此外，这里扩散温度是指上述母材或材料开始熔融，从最初的位置开始扩展的时刻下的加热温度。这样，能够以更低的能量将它们接合。
另外，如果导线4由具有杂质的材料形成，该杂质包含铜、铝或银的任意者，则导线4是由与纯铜相比熔点低、且与焊料相比熔点高的材料形成的。由此，相比于取代导线4而使焊料与例如电路图案3等接合的情况，能够使半导体装置100以更高的温度条件进行动作。特别是在半导体元件7由碳化硅形成的情况下，由于要求半导体元件7在高温条件下进行动作，因此导线4由与焊料相比熔点高的材料构成更有效。
在上述中，对于电路图案3以及电极端子5，示出了仅由单一的铜类或铝类的母材构成其整体的情况。然而，如以下的图4以及图5所示，还设想到在母材的表面之上进一步具有其他部件的情况。图4表示电路图案3的变形例，图5表示电极端子5的变形例。参照图4，例如电路图案3也可以为双层构造，该双层构造由作为母材的电路图案母材3C、和在电路图案母材3C的表面之上形成的作为第1薄膜的电路图案薄膜3D构成。在该情况下，电路图案母材3C如上述所示，优选是铜类即包含大于或等于80质量％而小于或等于100质量％的铜、或是铝类即包含大于或等于90质量％而小于或等于100质量％的铝。另外，电路图案薄膜3D优选为从由铜类的镀膜、镍类的镀膜以及铝类的涂膜(coating film)构成的组中选择的任意者。作为电路图案薄膜3D的铝类涂膜是通过蒸镀或溅射等公知的方法而形成的。
参照图5，例如电极端子5也可以是双层构造，该双层构造由作为母材的电极端子母材5D、和在电极端子母材5D的表面之上形成的作为第2薄膜的电极端子薄膜5E构成。在该情况下，电极端子母材5D如上述所示，优选是铜类即包含大于或等于80质量％而小于或等于100质量％的铜、或是铝类即包含大于或等于90质量％而小于或等于100质量％的铝。另外，电极端子薄膜5E优选为从由铜类的镀膜、镍类的镀膜以及铝类的涂膜构成的组中选择的任意者。作为电极端子薄膜5E的铝类涂膜是通过蒸镀或溅射等公知的方法而形成的。
如图5所示，电极端子5的水平延伸部5A、弯折部5B以及铅垂延伸部5C均相同地优选由上述的双层构造构成。
如上述的图4、图5所示，如果电路图案3以及电极端子5具有双层构造，则通过在母材之上形成的金属材料的第1或第2薄膜，在绝缘基板1、壳体6等绝缘材料之上也能够接合电路图案3以及电极端子5。但是，该第1或第2薄膜在电路图案3、电极端子5与导线4之间的(如后述使用了超声波振动的)接合时被破坏，被破坏的膜的该薄膜仅存在于接合位置的内部。
如图1～图3B所示，夹着导线4而将电路图案3和电极端子5接合的结构是以下述方式形成的。参照图6，首先，在电路图案3的一个主表面3A之上通过键合而将例如沿Y方向延伸的至少大于或等于1根导线4接合。导线4是以相比于与在导线4之上载置的电极端子5重叠的部分，接合部4A、4B配置在外侧的方式键合的。电极端子5载置于导线4之上。此时，特别地设置为，水平延伸部5A与导线4在俯视时重叠、接触。
在该状态下，使超声波接合机12接触至水平延伸部5A的最上表面，由超声波接合机12施加超声波振动。由此，对水平延伸部5A、导线4、电路图案3之间的接触部分施加振动，使它们熔融而形成图3A以及图3B所示的焊脚11，由此将它们相互进行金属接合。
下面，一边对本实施方式的对比例进行说明，一边对本实施方式的作用效果进行说明。
图7A以及图7B是对比例的半导体装置中的与本实施方式的图2相当的部分的俯视图(A)以及剖视图(B)。参照图7A、图7B，在本实施方式的对比例中，在与本实施方式相同的半导体元件7的表面之上经由凸块14而接合有例如引线框等导电性部件13。即，半导体元件7相当于图2的电路图案3，半导体元件7之上的凸块14相当于图2的导线4，凸块14之上的导电性部件13相当于图2的电极端子5。在该情况下，也使用超声波接合机而将导电性部件13接合于半导体元件7之上。
特别是如图7A所示，从容易对热应力进行吸收、使其缓和的角度出发，导电性部件13在与凸块14接合的部分被加工成具有多个切口部的梳齿形状。在该情况下，特别是如图7B所示，梳齿形状的导电性部件13难以加工为使得各个细长的梳齿状的部分成为相同的形状以及尺寸，Z方向上的位置以及平面形状产生波动。与此相伴，配置于导电性部件13和半导体元件7之间的由例如铝构成的凸块14的厚度产生波动，从导电性部件13向半导体元件7的散热性有可能成为与设计值不同的值。另外，当导电性部件13的各个梳齿状的部分的位置在Z方向彼此大幅不同的情况下，产生充分地进行了超声波接合的梳齿状的部分、和根本未进行超声波接合的梳齿状的部分。在该情况下，根本未进行超声波接合的梳齿状的部分完全不具有经由凸块14的向半导体元件7的导电性，有可能成为不合格品。这样，凸块14的厚度产生波动这一情况有可能使半导体装置整体的可靠性显著降低。
由此，考虑不使用梳齿状的导电性部件13，而是如本实施方式那样形成外部连接用电极端子5，将电极端子5和底座基板123的电路图案3通过导线4进行超声波接合。然而，即使在该情况下，参照图8，如果像(1)所示的初始状态那样，沿X方向延伸的导线4的长度不充分，导线4的与电路图案3接合的两端部(接合部4A、4B)处于与电极端子5重叠的区域内，则也产生以下问题。
即，如图8的(2)所示，在将键合后的导线4之上的电极端子5进行超声波接合时，发生一边将电极端子5向Z方向下方压入一边将导线4压扁的过程。在该过程中，导线4探出至俯视观察时的电极端子5的外侧。然后，如果该过程进一步发展，则如图8的(3)所示，从电极端子5探出的导线4的部分熔融而形成焊脚11。如果导线4的两端部在初始状态下已经处于电极端子5的外侧，则焊脚11能够更顺利地形成且成为良好的形状。这是因为，与导线4的两端部处于电极端子5的内侧的情况相比，在处于外侧的情况下，为了形成焊脚11而需要进一步增大用于将导线4压扁的按压力。另外，与导线4的两端部处于电极端子5的内侧的情况相比，在处于外侧的情况下能够增大所形成的焊脚11，能够提高接合力。从该角度出发，优选导线4与电路图案3的接合部处于电极端子5的外侧。
另外，如果从不同的角度来考虑，则参照图9，在导线4的与电路图案3结合的接合部4A、4B处于与电极端子5重叠的部分的情况下，在接合部4A、4B，导线4不与其上的电极端子5相接触。这是因为，在进行了键合的接合部4A、4B，导线4的Z方向的厚度变得比原来的厚度薄。因此，如图9所示，在接合部4A、4B，导线4不能与电极端子5接合，导线4和电极端子5之间的接合部分的面积变小。其结果，有可能使从电极端子5向导线4的导电性以及散热性降低。另外，电极端子5正下方的导线4的厚度在接合部4A、4B和其以外的部分之间产生波动，这也成为使从电极端子5向导线4的导电性以及散热性降低的原因。
鉴于以上问题，在本实施方式中，如图2所示，在俯视观察时，电路图案3与导线4相接合的接合部4A、4B相比于导线4与电极端子5重叠的部分配置在外侧。由此，在将电极端子5超声波接合于导线4之上时，能够使电极端子5正下方的导线4整体的厚度成为大致恒定的值，而不产生波动。导线4的厚度在电极端子5的正下方和其以外的区域是不同的，但至少在电极端子5的正下方成为无波动且在哪个区域都大致均匀的厚度。这是由于，水平延伸部5A沿水平方向扩展，以及在电极端子5正下方不存在接合部4A、4B。
由此，能够使电极端子5和导线4整体良好地接合，能够确保电极端子5和导线4之间的良好的导电性以及散热性。另外，能够在电极端子5的侧面容易地形成焊脚11，因此能够使构成电极端子5和导线4的金属间的接合变得牢固，由此还提高电极端子5和导线4之间的导电的可靠性。
由于能够提高散热性，因此能够使电极端子5和导线4之间的热应力缓和，能够提高电极端子5和电路图案3之间的接合部的强度等的可靠性，能够延长半导体装置100的寿命。
另外，电极端子5的水平延伸部5A不具有切口部，其俯视观察时的端面不弯折而是呈直线状地延伸。因此，电极端子5和导线4的接触面积不会不必要地减小。因此，能够抑制电极端子5和导线4之间的电流量的降低。因此，即使将半导体装置100所包含的电极端子5小型化，也能够确保足够的电流量，因此还能够使半导体装置100实现小型化。
其次，如果仅将导线4的1个部位与电路图案3接合，则在此后的电极端子5的接合时该导线4会相对于电路图案3翘起或错位、或者旋转，从而电极端子5和导线4之间的接合位置的精度以及强度等有可能会变差。在这一点上，如果在2个部位预先将导线4固定于电路图案3，则能够高精度地控制此后的电极端子5的接合时的导线4和电极端子5之间的接合位置以及强度。另外，在导线键合工序中原本是进行如下处理，即，在接合部4A将导线4接合之后，将导线4切断，在与接合部4A相互分离的接合部4B将导线4接合之后，再次将导线4切断。因此，在实施导线键合工序的情况下，导线4必然会在大于或等于2个部位与电路图案3接合。
另外，接合部4A、4B在将水平延伸部5A和弯折部5B连结的X方向上，与弯折部5B相比配置在水平延伸部5A侧即X方向负向侧。由此，在电极端子5和导线4重叠的整个区域，成为电极端子5的水平延伸部5A和导线4接触的状态。因此，通过对水平延伸部5A施加超声波接合机12的按压力等，能够容易地将超声波接合振动传递至导线4的整体。因此，导线4在与电极端子5重叠的整个区域能够与电极端子5可靠地接合，能够确保二者间的良好的导电性以及散热性。
除此之外，由于对电极端子5的水平延伸部5A施加超声波接合机12的超声波振动，因此超声波振动容易从水平延伸部5A传递至弯折部5B侧。因此，在本实施方式中，如图3B所示，在弯折部5B和导线4之间也形成焊脚11，能够良好地使弯折部5B和电路图案3接合。
实施方式2.
参照图10，本实施方式的半导体装置也与实施方式1的半导体装置相同地，利用超声波接合机12将电极端子5、导线4以及电路图案3接合。另外，就本实施方式的半导体装置而言，多根导线4也全部以例如在X方向上相互隔开间隔的方式沿Y方向延伸。但是，将图10与图6进行比较，在本实施方式中，多根导线4中的至少1根配置为穿过在俯视观察时与弯折部5B重叠的区域。在这一点上，本实施方式与多根导线4全部都配置为穿过在俯视观察时与水平延伸部5A重叠的区域的实施方式1不同。此外，在本实施方式中，如图10所示，多根导线4中的例如1根穿过在俯视观察时与弯折部5B重叠的区域，除此之外的导线4也可以与实施方式1相同地配置为穿过在俯视观察时与水平延伸部5A重叠的区域。
图11A～图11C放大示出了弯折部。如上所述，弯折部5B是电极端子5中的在X方向上以相对于水平方向而向Z方向上方翘起的方式延伸、且在Z方向上以相对于铅垂方向而向X方向左方弯折的方式延伸的区域。即，参照图11A，弯折部5B是指与描绘出从其Z方向最下部的最低点5F至Z方向最上部的最高点5G为止的曲面的区域相对应的图中的由虚线包围的区域。将从最低点5F至最高点5G为止的X方向上的尺寸定义为弯折大小，这里表示为a。另外，下面，弯折大小的1/2是指a/2的尺寸，如图所示，是指从最低点5F以及最高点5G起的X方向上的尺寸为a/2即弯折部的中点。另外，小于或等于弯折大小的1/2的区域特别是指从电极端子5的最高点5G起的X方向上的距离小于或等于a/2的区域。
参照图11B，在水平延伸部5A处，成为容易与其正下方的导线4接触的状态，因此容易将超声波接合振动传递至导线4，可靠地进行电极端子5和导线4的金属间接合。与此相对，在弯折部5B处，其最下表面因制造方面的原因而变为曲面形状，因此其最下表面的位置与水平延伸部5A相比配置在Z方向上方。因此，弯折部5B正下方的导线4不与弯折部5B接触。于是，弯折部5B正下方的导线4未受到来自弯折部5B的按压力，因此在电极端子5的超声波接合之前的阶段即例如在刚进行了导线键合之后的状态下，容易向图中的箭头M所示的方向移动。特别是在小于或等于弯折大小的1/2的区域中容易引起该现象。
参照图11C，即使在导线4的截面积较大，小于或等于弯折大小的1/2的区域处的导线4与弯折部5B接触的情况下，该导线4有时也因朝向电极端子5下方的按压力等而沿着弯折部5B的最下表面向图中的箭头M的方向移动。由于该移动而使得导线4未配置于弯折部5B的正下方，导线4不会被来自上方的按压力压扁，不会形成熔融以及焊脚。
如果这样，则即使施加超声波振动，由于导线4原本就未与电极端子5接触，因此导线4也不会与电极端子5接合，另外，还不会与电路图案3接合，该导线4可能成为不合格品。
因此，关于与弯折部5B重叠的区域处的导线4，除了与电极端子5重叠的区域的外侧的区域处的2个接合部以外，优选在与弯折部5B重叠的区域也设置接合部。图12A～图12C是表示导线4穿过与弯折部5B重叠的区域的情况下的接合部的位置的例子的俯视图。参照图12A，例如也可以是，在X方向上与弯折部5B相比位于X方向正向侧之处具有导线4的两端部的接合部4A、4B，在上述接合部之间，在与弯折部5B重叠的区域具有其他接合部4C。或者，参照图12B，例如也可以是，在X方向上的位置与弯折部5B相同之处，在电极端子5的外侧的区域具有导线4的两端部的接合部4A、4B，在上述接合部之间，在与弯折部5B相比位于X方向正向侧之处具有其他接合部4C。并且，参照图12C，导线4也可以是如下结构，即，其整体呈直线状地延伸，两端部的接合部4A、4B之间的接合部4C存在于与弯折部5B重叠的区域。
无论在图12A～图12C的哪种情况下，在将导线4与电路图案3键合时，都是首先与接合部4A(4B)接合，然后与接合部4C接合，最后与接合部4B(4A)接合。
下面，对本实施方式的作用效果进行说明。
通常，如实施方式1那样无法将导线4与弯折部5B接合。然而，如果像本实施方式这样将导线4配置为穿过在俯视观察时与弯折部5B重叠的区域，则无论弯折部5B的最下表面的曲面形状如何，都至少能够将导线4作为间接材料而配置于弯折部5B的正下方。
在该情况下，通过设置两端部的接合部4A、4B之间的接合部4C，即使是对于在与接合部4C相邻的区域，导线4与弯折部5B的特别是小于或等于弯折大小的1/2的区域重叠的情况，也能够抑制导线4朝向弯折部5B的外侧移动而与电极端子5错开，无法与电极端子5以及电路图案3连接这一问题。
此外，在该情况下，也与实施方式1相同地，导线4在接合部4C被压扁而变薄，因此导线4在接合部4C有可能不与其上方的电极端子5接触。然而，通过在接合部4C处将导线4固定于电路图案3，从而至少在除了接合部4C以外的与弯折部5B重叠的区域，与未设置接合部4C的情况相比，能够可靠地使导线4和弯折部5B接合。
实施方式3.
参照图13，本实施方式的半导体装置与实施方式1的半导体装置100相比，导线4延伸的方向不同。具体而言，将图13与图2进行比较，在本实施方式中，在电路图案3的一个主表面3A之上接合的导线4沿X方向、即将水平延伸部5A和弯折部5B连结的方向而延伸。在这一点上，不同于导线4沿Y方向、即与将水平延伸部5A和弯折部5B连结的方向交叉的方向而延伸的实施方式1的图2。
本实施方式的半导体装置仅在以上这一点上与实施方式1不同，其他方面与实施方式1相同，因此对相同的结构要素标注相同的标号而不重复其说明。
下面，对本实施方式的作用效果进行说明。
如果像图13那样对导线4进行配置，则除了水平延伸部5A的正下方以外，还将导线4配置于弯折部5B的正下方。另外，与实施方式2不同，导线4沿将水平延伸部5A和弯折部5B连结的方向延伸。即，每根导线4以配置于水平延伸部5A的正下方和弯折部5B的正下方这两处的方式进行延伸。因此，导线4至少在水平延伸部5A的正下方由来自水平延伸部5A的接触按压力充分定位，以临时固定的状态进行超声波接合。因此，能够如实施方式2那样降低导线4在弯折部5B的正下方移动至外侧的可能性，以高位置精度将导线4接合于电路图案3之上。
以上各实施方式所示的导线4的根数以及截面积，能够根据由所需的电流量确定的导线4和电极端子5的接触面积、电极端子5的大小以及底座基板123的大小而适当地变更。
也可以在技术上无矛盾的范围将以上各实施方式(所包含的各例)中记载的特征适当进行组合而应用。
针对本发明的实施方式进行了说明，但应当认为本次公开的实施方式的所有方面都是例示，并不是限制性的内容。本发明的范围由权利要求书示出，意在包含与权利要求书等同的含义以及范围内的全部变更。

Claims (9)

1.一种半导体装置，其具有：
电路图案，其形成于绝缘基板的一个主表面之上，至少一部分具有导电性；
至少大于或等于1根的导线，其与所述电路图案接合，带有导电性；
电极端子，其通过与所述导线接合而与所述电路图案电连接；以及
半导体元件，其与所述电路图案接合，
所述电极端子包含：水平延伸部，其以沿所述主表面的方式扩展，与所述导线连接；以及弯折部，其用于相对于所述水平延伸部而变更延伸方向，
在俯视观察时，所述电路图案与所述导线相接合的接合部相比于所述导线与所述电极端子重叠的部分而配置在外侧。
2.根据权利要求1所述的半导体装置，其中，
所述接合部相互隔开间隔地设置于大于或等于2个部位。
3.根据权利要求1或2所述的半导体装置，其中，
所述接合部在将所述水平延伸部和所述弯折部连结的方向上，与所述弯折部相比配置在所述水平延伸部侧的区域。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述导线配置有多根，
多根所述导线中的至少1根配置为穿过在俯视观察时与所述弯折部重叠的区域。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
所述导线是具有杂质的材料，该杂质包含铜、铝或者银中的任意者，
构成所述导线的所述材料的扩散温度低于构成所述电路图案以及所述电极端子的母材的扩散温度。
6.根据权利要求5所述的半导体装置，其中，
所述电路图案以及所述电极端子由铜类或者铝类的所述母材构成，
在所述母材中，包含大于或等于80质量％而小于或等于100质量％的铜、或者大于或等于90质量％而小于或等于100质量％的铝。
7.根据权利要求6所述的半导体装置，其中，
所述电路图案包含：所述母材；以及第1薄膜，其形成于所述母材的表面之上，
所述第1薄膜是从由铜类的镀膜、镍类的镀膜以及铝类的涂膜构成的组中选择的任意者。
8.根据权利要求6或7所述的半导体装置，其中，
所述电极端子包含：所述母材；以及第2薄膜，其形成于所述母材的表面之上，
所述第2薄膜是从由铜类的镀膜、镍类的镀膜以及铝类的涂膜构成的组中选择的任意者。
9.根据权利要求1至8中任一项所述的半导体装置，其中，
所述半导体元件由从硅、碳化硅、氮化镓所构成的组中选择的任意者构成。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016112289B4 (de) * 2016-07-05 2020-07-30 Danfoss Silicon Power Gmbh Leiterrahmen und Verfahren zur Herstellung desselben
WO2019021507A1 (ja) * 2017-07-28 2019-01-31 三菱電機株式会社 半導体装置及び半導体モジュール
JP7106981B2 (ja) * 2018-05-18 2022-07-27 富士電機株式会社 逆導通型半導体装置
JP7435415B2 (ja) * 2020-11-16 2024-02-21 三菱電機株式会社 半導体装置及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196765A (ja) * 2005-01-14 2006-07-27 Mitsubishi Electric Corp 半導体装置
CN100378992C (zh) * 2002-06-28 2008-04-02 矽品精密工业股份有限公司 一种半导体封装件及其制法
CN101510537A (zh) * 2008-02-14 2009-08-19 英飞凌科技股份有限公司 包括将半导体芯片键合至铜表面的烧结接合部的模块
CN102623363A (zh) * 2011-01-31 2012-08-01 株式会社东芝 接合线的接合方法、半导体装置、半导体装置的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19522172C1 (de) 1995-06-19 1996-11-21 Siemens Ag Leistungs-Halbleitermodul mit Anschlußstiften
JPH1126666A (ja) 1997-07-03 1999-01-29 Fuji Electric Co Ltd 半導体装置
JPH11289146A (ja) * 1998-04-01 1999-10-19 Mitsubishi Electric Corp 複合配線材及びその製造方法
JP2002043496A (ja) * 2000-07-21 2002-02-08 Hitachi Ltd 半導体装置
JP5013681B2 (ja) * 2005-05-10 2012-08-29 新日鉄マテリアルズ株式会社 半導体実装体、半導体実装体半製品及びその製造方法
DE102007024160B4 (de) 2007-05-24 2011-12-01 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul
US8957508B2 (en) * 2011-05-13 2015-02-17 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP5633496B2 (ja) * 2011-09-29 2014-12-03 三菱電機株式会社 半導体装置及びその製造方法
DE112014003203B4 (de) * 2013-07-10 2019-08-01 Mitsubishi Electric Corporation Halbleitereinheit und Verfahren zur Herstellung derselben

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100378992C (zh) * 2002-06-28 2008-04-02 矽品精密工业股份有限公司 一种半导体封装件及其制法
JP2006196765A (ja) * 2005-01-14 2006-07-27 Mitsubishi Electric Corp 半導体装置
CN101510537A (zh) * 2008-02-14 2009-08-19 英飞凌科技股份有限公司 包括将半导体芯片键合至铜表面的烧结接合部的模块
CN102623363A (zh) * 2011-01-31 2012-08-01 株式会社东芝 接合线的接合方法、半导体装置、半导体装置的制造方法

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