CN109698132A - 半导体器件的制造方法和引线框架 - Google Patents

半导体器件的制造方法和引线框架 Download PDF

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Abstract

本公开涉及半导体器件的制造方法和引线框架。本发明的方法改进了树脂模制型半导体器件的质量和可靠性。该方法包括以下步骤:放置引线框架,使得模具的腔体分别与引线框架的器件形成区域匹配,以及形成通过使包封树脂流入腔体来包封半导体芯片的包封体。上半模和下半模夹在一起的模具具有允许腔体与流道连通的多个第一浇口,以及允许虚设腔体与流道连通的虚设腔体浇口。在树脂模制过程期间,从树脂开始流入模具的时间到形成包封体的时间,每个腔体浇口的注孔的尺寸大于虚设腔体浇口的注孔。

Description

半导体器件的制造方法和引线框架
相关申请的交叉引用
2017年10月24日提交的日本专利申请No.2017-205579的公开内容(包括说明书、附图和摘要)通过引用整体上并入本文。
技术领域
本发明涉及例如制造树脂模制型半导体器件的技术以及用于制造半导体器件的引线框架。
背景技术
在日本未经审查的专利申请公开No.2010-149423(专利文献1)、Hei 8(1996)-197570(专利文献2)和Hei 5(1993)-169483(专利文献3)中公开了在树脂模制型半导体器件的组装期间使用的模具的结构。
发明内容
在各种类型的模具中,其中树脂经由从料槽(pot)转移的多个流道从料槽流到多个腔体的类型的模具使得树脂由于树脂的特性、为腔体设置的浇口的加工变化以及一些其它因素而在填充所有其它腔体之后最后注入一个腔体中。在树脂注入过程期间,由柱塞推出的树脂的进给速率从始至终是恒定的,因此树脂以较高的注入速度注入最后的腔体,这容易造成导线偏移(wire sweep)。
日本未经审查的专利申请公开No.2010-149423公开了一种用在传递模制中的模具的结构,包括在流道处的可移动浇口,以及邻近可移动浇口形成的树脂贮槽。在这种情况下,当模制完成时可移动浇口的开口尺寸变得非常小,并且流道和树脂贮槽的移除导致树脂贮槽的破裂和散开,因此使得难以持续执行模制过程。或者,树脂贮槽中的树脂在脱模期间在可移动浇口处破裂并脱落,这会以更高的概率损坏模具。
在日本未经审查的专利申请公开No.Hei 8(1996)-197570和日本未经审查的专利申请公开No.Hei 5(1993)-169483中公开的模具(树脂密封模具、树脂模制设备)中,产品腔体最后在高流速下被注入树脂,因此导线容易变形。
根据说明书中的以下描述和附图,其它问题和新特征将变得清楚。
根据实施例的用于制造半导体器件的方法包括以下步骤:(a)提供具有多个器件形成区域和框架部的引线框架;(b)在器件形成区上方放置多个半导体芯片;(c)将引线框架放置在具有多个腔体、虚设腔体和流道的模具中,使得腔体与器件形成区域匹配。该方法还包括以下步骤:(d)形成包封体,该包封体通过使包封树脂通过流道流入腔体来包封半导体芯片;以及(e)从模具中取出引线框架。在步骤(c)之后,上半模和下半模夹在一起的模具具有允许腔体与流道连通的多个第一浇口,以及允许虚设腔体与流道连通的第二浇口。在步骤(d)中,从包封树脂开始流入模具的时间到在模具中形成包封体的时间,第一浇口中的每个第一浇口的注孔的尺寸大于第二浇口的注孔。
根据实施例的引线框架包括多个器件区域和框架部,所述多个器件区域各自具有支撑引线的阻挡条,框架部布置在器件区域周围并且包括为每个器件区域形成的多个第一孔。此外,在第一孔对准的方向被定义为第一方向并且垂直于第一方向的方向被定义为第二方向的情况下,每个器件区域包括浇口树脂贮槽孔和布置在对应器件区域的拐角处的悬挂引线基座端部,该拐角在第一方向上与浇口树脂贮槽孔相对。在这里,从浇口树脂贮槽孔前进到悬挂引线基座端部的方向被定义为第三方向。在靠近位于在第三方向上最靠近引线框架的边缘处的器件区域的框架部中形成第二孔。第二孔也位于沿第二方向设置的分别从两个相对的阻挡条延伸的延伸线之间,并且位于朝着第三方向比第三方向上对准的第一孔当中的最靠近边缘的第一孔更远处。第二孔在第二方向上的宽度窄于第一孔在第二方向上的宽度。
根据上面提到的实施例,树脂模制型半导体器件可以具有改进的质量和可靠性。
附图说明
图1是示出根据实施例的半导体器件的示例结构的平面图。
图2是示出图1中所示的半导体器件的示例结构的侧视图。
图3是示出图1中所示的半导体器件的示例结构的截面图。
图4是示出在根据实施例的半导体器件的组装期间使用的模具的下半模的示例结构的平面图。
图5是示出图4中所示模具的上半模的示例结构的平面图。
图6是示出在根据实施例的半导体器件的组装期间使用的引线框架的示例结构的平面图。
图7是示出图6中部分A的结构的部分放大的平面图。
图8是示出图7中部分B的结构的部分放大的平面图。
图9是示出图6中所示的引线框架的器件区域的示例结构的部分放大的平面图。
图10是示出在根据实施例的半导体器件的组装期间在管芯接合过程之后器件区域的示例结构的部分放大的平面图。
图11是示出在根据实施例的半导体器件的组装期间在导线接合过程之后器件区域的示例结构的部分放大的平面图。
图12是示出图11中所示的导线接合过程之后的框架结构的示例结构的部分平面图。
图13是示出在根据实施例的半导体器件的组装期间夹紧的模具中的腔体浇口的示例形状的部分放大的截面图。
图14是示出沿图13中的线C-C切割的结构的部分放大的截面图。
图15是示出在根据实施例的半导体器件的组装期间夹紧的模具中的流道和虚设腔体的示例形状的部分放大的截面图。
图16是示出沿图15中的线D-D切割的结构的部分放大的截面图。
图17是示出在组装中的树脂模制过程之后根据实施例的半导体器件的示例结构的部分放大的平面图。
图18是示出在根据实施例的半导体器件的组装期间在脱模过程中框架结构的示例结构的部分平面图。
图19是示出图18中所示的框架结构的示例结构的部分侧视图。
图20是示出图18中所示的框架结构的示例结构的部分后视图。
图21是示出图18中的部分E的结构的部分放大的平面图。
图22是示出沿图21中的线F-F切割的结构的部分截面图。
图23是示出沿图21中的线G-G切割的结构的部分截面图。
图24是示出沿图21中的线H-H切割的结构的部分截面图。
具体实施方式
除非在下面描述的实施例中特别需要,否则原则上不重复相同或相似部分的描述。
在下面的实施例中,如果为了方便起见是必要的,那么在说明书中将该实施例分成多个部分或实施例;但是,除了特别证明的情况之外,这些部分或实施例不是彼此独立的,而是存在其中一个是另一个的部分或全部的(一个或多个)变体、具体描述、补充描述等的关系。
而且,在以下实施例中,除非明确地声明或者原则上具体地限于特定数,否则部件的数(包括件、数值、量、范围等等)不限于特定的数,并且可以比所描述的数更多或更少。
此外,在下面的实施例中,除非明确地指定或原则上清楚地被认为必不可少,否则部件(包括元件步骤等)并不总是必不可少的。
此外,在下面的实施例中,部件“具有A”或“包括A”的表述并不消除部件具有或包括除A以外的其它元件的可能性,除非明确地声明该部件仅具有或包括A。同样,在下面的实施例中,当提到部件的形状、位置关系等时,它们旨在包括基本上接近或类似于形状及其它的形状及其它等等,除非在明确地指定的时候或显然不是这样的时候。这同样适用于上述数和范围。
参考附图,下面将描述本发明的实施例。在描述实施例的所有附图中,相同的附图标记被指派给具有相同功能的部件,并且将不重复其说明。此外,为了清楚起见,有时也可以将阴影图案应用于甚至平面图。
(实施例)
图1是示出根据实施例的半导体器件的示例结构的平面图,图2是示出图1中所示的半导体器件的示例结构的侧视图,并且图3是示出图1中所示的半导体器件的示例结构的截面图。
<半导体器件>
图1中所示的实施例的半导体器件是组装有引线框架的树脂模制型半导体封装。具体而言,半导体器件包含在组装期间通过树脂模制包封的半导体芯片等。在这个实施例中,将描述四方扁平封装(QFP)6作为半导体器件的示例。
参考图1至3,将描述该实施例的QFP 6的结构。QFP 6包括具有上面(芯片安装面)2ca和与上面2ca相对的下面2cb的管芯焊盘(芯片安装部分或接头(tab))2c、安装在管芯焊盘2c上方的半导体芯片1、由内部引线2a和外部引线2b组成并沿着管芯焊盘2c的周边布置的多个引线以及包封体4。
半导体芯片1包括主面(正面)1a、在主面1a之上形成的多个接合焊盘(电极焊盘、接合电极)1c,以及与主面1a相对的背面1b。在半导体芯片1的主面1a上方形成的是保护膜(绝缘膜)(未示出),使得接合焊盘1c被暴露。接合焊盘1c沿主面1a的周边设置,并用于引出半导体元件的电信号。
如图3中所示,半导体芯片1安装在管芯焊盘2c的上面2ca上方,使得半导体芯片1的背面1b面对管芯焊盘2c的上面2ca,其中管芯接合材料5插入在半导体芯片1和管芯焊盘2c的上面2ca之间。管芯接合材料5可以是例如粘合膏(诸如Ag膏)或高熔点焊料。
管芯焊盘2c由多个悬挂引线2d支撑,这将在后面描述,如图8中所示,并且未耦接到管芯焊盘2c的上面提到的引线经由多个导线3电耦接到半导体芯片1的焊盘1c。导线3通过超声导线接合、热压导线接合或其它导线接合分别耦接到接合焊盘1c和内部引线2a。
包封体4具有位于与半导体芯片1的主面1a相同的一侧并沿主面1a延伸的上面(正面)4a、与上面4a相对的下面(安装面)4b,以及位于上面4a和下面4b之间的侧面4c,并且包封体4由包封树脂或其它材料制成。包封体4的下面4b与管芯焊盘2c的下面2cb齐平。
包封体4包封管芯焊盘2c、作为引线的部分的内引线2a、半导体芯片1以及导线3,使得作为引线的另一部分的外引线2b从侧面4c突出。
具体而言,每根引线部分地埋在包封体4中,其被称为内引线2a,并且每根引线部分地从包封体4的侧面4c向外突出,其被称为外引线2b。每根引线是包括内引线2a和外引线2b的整体件。
内引线2a分别耦接到导线3,而外引线2b在包封体4外部以鸥翼形状弯曲并用作外部耦接端子。外引线2b的表面涂覆有镀膜。
包封体4由例如热固性环氧树脂(稍后将描述的图21中的包封树脂14)制成。如图1中所示,包封体4具有在上面4a上的通过用顶推杆按压形成的压痕4d和用作标志(index)的指示标记4e。在这个实施例的QFP6中,如图3中所示,管芯焊盘2c的下面2cb在包封体4的下面4b处暴露(暴露的管芯焊盘型QFP6)。
半导体芯片1包括含有硅的基板,以及形成在基板的元件形成面上方并且比基板薄的多个互连层(未示出)。
导线3由主要包含例如铜(Cu)或金(Au)的材料制成。
<模具>
接下来,将给出关于在根据实施例的半导体器件的组装期间的树脂包封过程中使用的模具的描述。图4是示出在根据实施例的半导体器件的组装期间使用的模具的下半模的示例结构的平面图,并且图5是示出图4中所示的模具的上半模的示例结构的平面图。
如图4中所示,在模具7的下半模8中形成多个料槽8a、用作树脂的通道的多个流道8b以及多个在其中形成如图1中所示的QFP6的包封体4的下半腔8d,所述多个料槽8a布置成排并且每个料槽在其中容纳树脂片料以用作树脂进给器。用实施例的模具7执行树脂模制如下:将料槽8a中的树脂在四个方向上转移到流道8b并以对称的方式倒入下半模8和图5中所示的上半模9中的腔体中。
下半腔8d被布置为与器件区域2f匹配,器件区域2f是图6中所示的引线框架2的多个产品区域,这将在后面描述。产品流道8c被形成为允许相应的半腔8d与流道8b连通。此外,在到半腔8d的通道的入口处形成的是下半腔-浇口8e。
这个实施例中的模具7具有沿着流道8b并且还相对于流道8b在树脂流动方向的下游侧形成的虚设半腔8f。换句话说,用作树脂贮槽的虚设半腔8f在流道8b的最下游侧的端部旁边形成。
另一方面,如图5中所示,模具7的上半模9包括布置成排以与下半模8的料槽8a匹配并用作树脂进给器的多个剔除部(cull)9a,以及多个其中形成如图1中所示的QFP6的包封体4的上半腔9c。类似于下半模8,半腔9c被布置为与器件区域2f匹配,器件区域2f是图6中所示的引线框架2的多个产品区域,这将在后面描述。
因此,当模具7的下半模8和上半模9被夹在一起时,半腔8d分别与半腔9c相对并配合,并且每对半腔8d和9c形成保持单个被封住的空间的腔体10,以形成包封体4(参见下面描述的图13)。
类似于下半模8,上半模9也在到腔体的通道的入口处具有上半腔浇口9d。
在这个实施例中的模具7的上半模9还具有用作树脂贮槽的虚设半腔9e。上半模9的虚设半腔9e在与下半模8的虚设半腔8f的位置对应的位置形成。当下半模8和上半模9夹在一起时,虚设半腔8f分别与虚设半腔9e相对并配合,并且每对虚设半腔8f和9e形成保持用作树脂贮槽的单个被封住的空间的虚设腔体11(参见下面描述的图15)。
下半模8和上半模9被构造为当下半模8和上半模9被夹住时形成腔体浇口(第一浇口)12的注孔12a。如图13和14中所示,每个注孔12a用作到腔体10的通道的入口。下半模8和上半模9还被构造为形成虚设腔体浇口(第二浇口)的注孔13a,如图15和16所示,每个注孔13a用作到虚设腔体11的通道的入口。
虚设腔体浇口13的注孔13a是在引线框架2中形成的长窄虚设腔体浇口孔(下面描述的图8中的第二孔)2i的部分。
当根据实施例的模具7的下半模8和上半模9在树脂模制过程中被夹在一起时,如下面描述的图14和16中所示,从树脂开始流入模具的时间到在模具中形成包封体4的时间,腔体浇口12的注孔12a的尺寸大于虚设腔体浇口13的注孔13a的尺寸。注孔12a和注孔13a的尺寸将在后面描述。
<引线框架>
图6是示出在根据实施例的半导体器件的组装期间使用的引线框架的示例结构的平面图,图7是示出图6中的部分A的结构的部分放大的平面图,并且图8是示出图7中的部分B的结构的部分放大的平面图。
图6中的引线框架2是薄片形状的框架构件,具有以矩阵布局的多个器件区域2f,每个器件区域形成图1中所示的QFP 6。在这个实施例中用于组装QFP 6的引线框架2是作为示例的能够一次提供40个QFP(4×10=40)的框架构件。
如图7中所示,引线框架2包括多个器件区域2f以及围绕器件区域2f布置并包括为每个器件区域2f形成的多个流道喷射孔(第一孔)2h的框架部2g,每个器件区域2f具有多个引线、支撑引线的阻挡条2e和管芯焊盘2c。
如图6中所示,引线框架2的框架部2g具有定位孔2k和以与作为产品部分的器件区域2f相同的间距等距离形成的框架进给孔2m。孔都用于在组装过程的中间转移引线框架2(也称为框架结构)。此外,框架部2g还具有多个浇口流道喷射孔2n,每个浇口流道喷射孔2n在与器件区域2f的浇口的拐角对应的位置处形成。
具体而言,如图7中所示,其中流道喷射孔2h对准的方向被定义为X方向(第一方向),而垂直于X方向的方向被定义为Y方向(第二方向),每个器件区域2f包括浇口树脂贮槽孔2p和布置在对应的器件区域2f的拐角处的悬挂引线基座端部2q,该拐角在X方向上与浇口树脂贮槽孔2p相对。在从浇口树脂贮槽孔2p前进到悬挂引线基座端部2q的方向被定义为第三方向K的情况下,上面提到的虚设腔体浇口孔(第二孔)2i在框架部2g中形成,靠近在X方向上对准的器件区域2f当中的位于在第三方向K(在树脂模制期间树脂流动的的下游方向)上最靠近边缘处的器件区域2f。
如图8中所示,虚设腔体浇口孔2i位于沿着Y方向设置的各自从两个相对的阻挡条2e延伸的延伸线L1和L2之间,并且还位于在第三方向K上比在X方向上对准的流道喷射孔2h当中的位于在第三方向K上最靠近边缘处的流道喷射孔2h更远处。换句话说,虚设腔体浇口孔2i形成在第三方向K上最靠近边缘的流道喷射孔2h的旁边或者在流道的端部处。
此外,如图8中所示,虚设腔体浇口孔2i在Y方向上的宽度P2小于流道喷射孔2h在Y方向上的宽度P1(P2<P1)。
在与器件区域2f当中的位于在第三方向K上最靠近边缘处的器件区域2f相邻的框架部2g中,形成在第三方向K上比虚设腔体浇口孔2i更靠近边缘的树脂保持孔2j,该树脂保持孔2j是用于保持树脂的第三孔。优选的是沿着虚设腔体浇口孔2i在第三方向K上形成多个(例如,在这个实施例中为两个)树脂保持孔2j;但是,至少一个树脂保持孔2j可以是足够的。
<半导体器件的组装>
图9是示出图6中所示的引线框架的器件区域的示例结构的部分放大的平面图,并且图10是示出在根据实施例的半导体器件的组装期间在管芯接合过程之后器件区域的示例结构的部分放大的平面图。图11是示出在根据实施例的半导体器件的组装期间在引线接合过程之后器件区域的示例结构的部分放大的平面图,并且图12是示出在图11中的引线接合过程之后框架结构的示例结构的部分平面图。
为了描述这个实施例中的半导体器件(QFP 6)的组装,为了清楚起见,仅挑选器件区域2f中的一个。
1.引线框架的提供
提供图6至8中所示的引线框架。如上所述,薄片形状的引线框架2具有如在平面图中观察的以矩阵布局的多个器件区域2f。如图9中所示,每个器件区域2f包括管芯焊盘2c、支撑管芯焊盘2c的多个悬挂引线2d、由沿着管芯焊盘2c的周边布置的内引线2a和外引线2b组成的多个引线,以及支撑各个内引线2a的阻挡条2e。
如图8中所示,引线框架2还具有围绕器件区域2f的框架部2g。在靠近器件区域2f当中的在第三方向K上最靠近边缘的器件区域2f的框架部2g的部分中,在X方向上按次序形成流道喷射孔2h、虚设腔体浇口孔2i和两个树脂保持孔2j。
2.管芯接合
在提供引线框架2之后,执行管芯接合。具体而言,如图10中所示,半导体芯片1安装(放置)在引线框架2的管芯焊盘2c的上面2ca上方。在这种管芯放置中,如图3中所示,半导体芯片1安装在管芯焊盘2c的上面2ca上方,使得半导体芯片1的背面1b面对引线框架2的管芯焊盘2c的上面2ca,其中管芯接合材料5插置在半导体芯片1和管芯焊盘2c的上面2ca之间。
3.引线接合
在管芯接合之后,执行图11中所示的引线接合。具体而言,半导体芯片1的多个接合焊盘1c分别用导电导线3电耦接到内引线2a。导线3由主要包含例如铜(Cu)或金(Au)的材料制成。图12示出了已完全导线接合的多个器件区域2f。
4.树脂模制
在导线接合之后,执行树脂模制。这个实施例描述了利用如图4和5中所示的用于传递模制的模具7的树脂模制。模具7具有多个半腔8d、9c和虚设半腔8f、9e。此外,模具7具有与半腔8d、9c和虚设半腔8f、9e连通的流道8b。模具7被构造为使得装载在料槽8a中的树脂在四个方向上转移到流道8b并以对称的方式倒入下半模8和图5中所示的上半模9中的腔体中。
首先,将引线框架2放置在模具7的下半模8上方,使得器件区域2f分别与半腔8d、9c匹配。
在放置引线框架2之后,将树脂片料装载在料槽8a中,以及然后将上半模9和下半模8以预定压力夹在一起。在料槽8a中以预定温度加热以使其液化的树脂(下面描述的图22中所示的包封树脂14)通过流道8b流入半腔8d、9c中,以包封引线框架2的部分和整个半导体芯片1,由此形成如图1中所示的包封体4。
图13是示出在组装实施例的半导体器件期间夹住模具时的腔体浇口的示例形状的部分放大的截面图,并且图14是示出沿着图13的线C-C切割的结构的部分放大的截面图。图15是在组装实施例的半导体器件期间夹住模具时的流道和虚设腔体的示例形状的部分放大的截面图,并且图16是示出沿着图15中的线D-D切割的结构的部分放大的截面图。
在这个实施例中,上半模9和下半模8夹在一起的模具7具有图14中所示的允许半腔8d、9c与流道8b连通的多个腔体浇口(第一浇口)12,以及图15中所示的允许虚设半腔8f、9e与流道8b连通的虚设腔体浇口(第二浇口)13。
从树脂(图21中的包封树脂14)开始流入模具7的时间到在模具7中形成包封体4的时间,图14中所示的每个腔体浇口12的注孔12a在尺寸上大于图16中所示的每个虚设腔体浇口13的注孔13a。
如图14中所示,腔体浇口12的注孔12a的尺寸或腔体浇口12的开口面积略小于由Q1×Q2表示的面积。例如,Q1=0.5mm,并且Q2=0.425mm。另一方面,图16中所示的虚设腔体浇口13的注孔13a的尺寸或虚设腔体浇口13的开口面积由R×T表示。例如,R=0.6mm并且T=0.125mm。这表明腔体浇口12的注孔12a具有明显大于虚设腔体浇口13的注孔13a的开口面积的开口面积。
虚设腔体浇口13的注孔13a是在引线框架2的框架部2g中形成的虚设腔体浇口孔2i的部分。具体而言,如图16中所示,虚设腔体浇口13的注孔13a的高度TK等于引线框架2的厚度T(图16中的T)。
在这个实施例中,如图15中所示,当模具7的上半模9和下半模8在引线框架2被置于其间的情况下被夹住时,虚设半腔8f、9e位于图12中所示的引线框架2的框架部2g上方。同时,虚设半腔8f、9e分别位于引线框架2的背面侧和正面侧。具体而言,虚设半腔9e位于引线框架2的正面侧,而虚设半腔8f位于引线框架2的背面侧,并且虚设半腔9e和虚设半腔8f组成单个虚设腔体11。
此外,虚设腔体11定位为跨引线框架2的框架部2g中的虚设腔体浇口孔2i和两个树脂保持孔2j。具体而言,位于与树脂流动的方向相反的上游侧的虚设腔体11的端部被布置为覆盖在长窄虚设腔体浇口孔2i的部分上。流道8b也被布置为覆盖在长窄虚设腔体浇口孔2i的相对部分上。因此,流道8b中的空间通过虚设腔体浇口孔2i与虚设腔体11中的空间连通。
在建立模具7和引线框架2之间的上述关系的状态下,液化的树脂(下面描述的图22中的包封树脂14)通过流道8b被供给到腔体10。
图17是示出在组装期间在树脂模制之后实施例的半导体器件的示例结构的部分放大的平面图,图18是示出在实施例的半导体器件的组装期间在脱模过程中框架结构的示例结构的部分平面图,图19是示出图18中所示的框架结构的示例结构的部分侧视图,并且图20是示出图18中的框架结构的示例结构的部分后视图。此外,图21是示出图18中部分E的结构的部分放大的平面图,图22是示出沿着图21中的线F-F切割的结构的部分截面图,图23是示出沿着图21中的线G-G切割的结构的部分截面图,并且图24是示出沿着图21中的线H-H切割的结构的部分截面图。
如上所述,将树脂供给到每个产品腔体10(参见图13)。这里将给出关于这个实施例中模具7中的树脂流动的描述。
在该实施例的模具7中,如图21和22中所示,图4中的流道8b的截面面积显著大于腔体浇口12的注孔12a(参见图14)和虚设腔体浇口13(通过利用引线框架2的厚度形成的浇口)的注孔13a(参见图16)的截面面积。因此,沿着图21中的箭头S1流过流道8b的树脂(包封树脂14)的流动阻力变低,并且包封树脂14沿着图22中的箭头S2充填(charge),直到包封树脂14到达虚设腔体浇口13的虚设腔体浇口孔2i。
由于腔体浇口12的注孔12a大于虚设腔体浇口13的注孔13a,因此腔体浇口12处的树脂的流动阻力低。因此,包封树脂14沿着图21中所示的箭头S3流动,并如图23中所示的穿过腔体浇口12的注孔12a(参见图14),由此开始将树脂注入腔体10中(参见图13)。因为包封树脂14的量大于虚设腔体11的容量,因此在完成对腔体10的树脂注入之前,少量的包封树脂14如图24中所示通过虚设腔体浇口13的注孔13a(参见图16),并沿着图22中所示的箭头S4填充虚设腔体11的部分(参见图15)。
但是,虚设腔体浇口13的浇口尺寸(注孔13a的尺寸)小于腔体浇口12的浇口尺寸(注孔12a的尺寸),因此在完成到腔体10中树脂注入之后树脂完全填满虚设腔体11(箭头S5)。
通过将包封树脂14供给到布置在引线框架2的框架部2g的正面侧的虚设半腔9e和布置在引线框架2的框架部2g的背面侧的虚设半腔8f中来填满虚设腔体11。
引线框架2的虚设腔体浇口孔2i的尺寸可以根据包封树脂14和虚设腔体11的容量适当调整,但是调整应当在虚设腔体浇口13的截面面积(注孔13a的面积)小于腔体浇口12的截面面积(注孔12a的面积)的范围内进行。在这种情况下,通过在平面图中加宽或缩窄引线框架2的虚设腔体浇口孔2i而不是调整模具7,能够容易且廉价地优化调整。
在腔体10完全被树脂填满之后,在维持树脂注入压力的同时将作为热固性环氧树脂的密封树脂14固化。因此,固化过程在引线框架2的每个器件区域2f中形成包封体4,如图17中所示。
随后,将上半模9和下半模8彼此分离以用于脱模。在脱模期间,施加在产品内部的应力可能导致树脂从引线框架2剥离、导致安装的半导体芯片1从树脂移除以及导致半导体芯片1中的裂缝。为了防止问题发生,使用杆(pin)推动与在包封体4的正面和背面上设置的总共四个凹口4d(参见图1)对应的四个点以使包封体4脱模(或打开模具7)。
在脱模之后,将引线框架2从模具7中取出。
在这个时刻,如图18至20所示,在流道8b中形成的第三树脂14ba和在产品流道8c中形成的树脂仅布置在引线框架2的背面侧(底面侧)。因此,在流道8和产品流道8c中模制的树脂可以容易地被移除。具体而言,在模制树脂被脱模之后,通过将杆从上面上方推出引线框架2的流道喷射孔2h和浇口流道喷射孔2n,能够容易地移除在流道8b和产品流道8c中形成的树脂。
此外,从模具中取出的引线框架2具有在如图18中所示的框架部2g的前面上的在虚设半腔9e中形成的第一树脂14a,以及在如图20中所示的框架部2g的背面上的在虚设半腔8f中形成的第二树脂14b。如图22中所示,第一树脂14a和第二树脂14b通过在引线框架2的框架部2g中形成的树脂保持孔(第三孔)2j彼此耦接。简而言之,第一树脂14a和第二树脂14b通过树脂保持孔2j形成为一件。
由于在虚设腔体11中形成并分别位于引线框架2的框架部2g的正面侧和背面侧的第一树脂14a和第二树脂14b利用埋入树脂保持孔2j中的树脂彼此一体地耦接,因此第一树脂14a和第二树脂14b不容易与引线框架2分离。这能够防止第一树脂14a和第二树脂14在引线框架2的运输或其它事件期间从引线框架2脱落。
在流道8b中形成并位于框架部2g的正面侧(在这个实施例中的背面侧)的图22中的第三树脂14ba被制造得比在虚设半腔8f中形成并位于框架部2g的正面(在这个实施例中的背面)的第二树脂14b厚。这是因为在流道8b中流动的树脂量远大于进入虚设半腔8f的树脂量,因此在模制之后在流道8b中形成的树脂也比在虚设半腔8f中形成的树脂厚。
因此,获得了每个流道树脂都被移除的引线框架2。
5.阻挡条切割
对引线框架2执行树脂模制之后,切割耦接外引线2b的阻挡条2e,以将外引线2b与相邻的外引线2b分离。
6.电镀
在切割阻挡条之后,将外引线2b分别镀有Sn、Sn/Bi合金或其它金属。
7.引线形成
在电镀之后,执行引线形成。在引线形成中,每个外引线2b被切割和成形。具体而言,外引线2b被切割成期望的长度并折叠成鸥翼形状。
通过上述过程,完成了图1中所示的QFP 6的组装。
<效果>
这个实施例的模具7包括在沿着流道8b中的树脂流动的下游侧的端部处设置的虚设腔体11,并且每个虚设腔体11具有在截面面积上小于用于QFP 6的每个腔体10的浇口的浇口。与树脂进入腔体10的注入阻力相比,这种小的浇口面积使树脂进入虚设腔体11的注入阻力高,因此虚设腔体11将是树脂被注入的最后的腔体。因此,在树脂注入完成时,树脂以高速流入虚设腔体11内;但是,能够避免产品腔体10内树脂速度的增加。
换句话说,能够防止由产品腔体10内树脂速度的增加造成的导线变形,由此提高QFP 6的产量。因此,能够提高QFP 6的质量和可靠性。
此外,由于模具7被构造为使得虚设腔体11的浇口注孔小于用于QFP 6的产品腔体10的浇口注孔,因此与制造QFP 6的包封体4的腔体10的树脂容量相比,虚设腔体11的树脂容量能够显著降低。因此,能够减少用于虚设腔体11的树脂量,由此削减QFP 6的材料成本。
此外,在引线框架2上方设置的位于流道8b的下游侧的端部处的虚设腔体11以及在引线框架2中设置的位于流道8b的下游侧的端部处的用于虚设腔体11的树脂保持孔2j能够使得能够将使用虚设半腔8f、9e在引线框架2的正面和背面上都形成的树脂与在保持孔2j中形成的树脂一体模制。
一体模制的树脂能够固定地保持在引线框架2的框架部2g上方形成的包封树脂14。因此,能够防止在虚设腔体11中形成的包封树脂14在树脂模制过程和其后续过程中脱落。此外,能够毫无问题(诸如模具破损)地实现稳定的连续生产。
虽然已经参考前述实施例具体地描述了由本发明人做出的发明,但是不言而喻,本发明不限于该实施例,并且在不脱离本发明的主旨的情况下可以进行各种修改。
例如,上述实施例中的半导体器件是QFP;但是,小外形封装(SOP)和四方扁平无引线封装(QFN)可以用作半导体器件。换句话说,上面提到的半导体器件可以是任何类型的半导体器件,但是它应该与引线框架组装在一起,并且在树脂模制过程中使用模具用树脂包封。
此外,本发明并不将半导体器件中半导体芯片安装在其上方的管芯焊盘限制到如实施例中所述的暴露型管芯焊盘,并且管芯焊盘可以是其中管芯焊盘埋在包封体中的嵌入式管芯焊盘。

Claims (15)

1.一种制造半导体器件的方法,包括以下步骤:
(a)提供引线框架,在平面图中所述引线框架具有多个器件形成区域以及围绕器件形成区域布置的框架部;
(b)在步骤(a)之后,分别在所述器件形成区域上方放置多个半导体芯片;
(c)在步骤(b)之后,将所述引线框架放置在模具中,所述模具具有多个腔体、虚设腔体以及耦接到所述腔体和所述虚设腔体的流道,所述引线框架被放置成使得所述腔体分别与所述器件形成区域相匹配;
(d)在步骤(c)之后,形成包封体,所述包封体通过使包封树脂通过所述流道流入所述腔体中而单独包封所述引线框架的部分和整个半导体芯片;以及
(e)在步骤(d)之后,从所述模具中取出所述引线框架;
其中,在步骤(c)之后,上半模和下半模夹在一起的所述模具具有允许所述腔体与所述流道连通的多个第一浇口,以及允许所述虚设腔体与所述流道连通的多个第二浇口,以及
其中,在步骤(d)中,从包封树脂开始流入所述模具的时间到所述包封体在所述模具中形成的时间,所述第一浇口中的每个第一浇口的注孔在尺寸上大于所述第二浇口的注孔。
2.如权利要求1所述的制造半导体器件的方法,
其中,在所述上半模和所述下半模夹在一起的状态下,所述虚设腔体位于所述引线框架的所述框架部之上。
3.如权利要求1所述的制造半导体器件的方法,
其中,所述第二浇口的注孔是在所述引线框架的所述框架部中形成的孔的部分。
4.如权利要求1所述的制造半导体器件的方法,
其中,在所述上半模和所述下半模夹在一起的状态下,所述虚设腔体位于所述引线框架的正面和背面之上。
5.如权利要求4所述的制造半导体器件的方法,
其中,在步骤(d)中,位于所述引线框架的所述框架部的正面侧的虚设腔体和位于所述引线框架的所述框架部的背面侧的虚设腔体填充有包封树脂。
6.如权利要求5所述的制造半导体器件的方法,
其中,在步骤(e)中和步骤(e)之后,第一树脂位于所述引线框架的所述框架部的正面侧,并且第二树脂位于所述引线框架的所述框架部的背面侧。
7.如权利要求6所述的制造半导体器件的方法,
其中,所述第一树脂和所述第二树脂通过在所述引线框架的所述框架部中形成的树脂保持孔彼此耦接。
8.如权利要求1所述的制造半导体器件的方法,
其中,在所述上半模和所述下半模夹在一起的状态下,所述虚设腔体位于跨在所述引线框架的所述框架部中形成的虚设腔体浇口孔以及所述树脂保持孔。
9.如权利要求1所述的制造半导体器件的方法,
其中,在所述上半模和所述下半模夹在一起的状态下,所述第一浇口的注孔在面积上大于所述第二浇口的注孔。
10.如权利要求1所述的制造半导体器件的方法,
其中,所述第二浇口的注孔的高度等于所述引线框架的厚度。
11.如权利要求1所述的制造半导体器件的方法,
其中,位于所述框架部的正面侧并且在所述流道中形成的树脂比位于所述框架部的背面侧并且在所述虚设腔体中形成的树脂厚。
12.一种引线框架,包括:
多个器件区域,每个器件区域具有多个引线和支撑引线的阻挡条;以及
框架部,布置在所述器件区域周围,并且包括为所述器件区域中的每个器件区域形成的多个第一孔,
其中,在所述第一孔对准的方向被定义为第一方向并且垂直于第一方向的方向被定义为第二方向的情况下,
所述器件区域中的每个器件区域包括浇口树脂贮槽孔和布置在对应器件区域的拐角处的悬挂引线基座端部,该拐角在第一方向上与所述浇口树脂贮槽孔相对,以及
其中,在从所述浇口树脂贮槽孔前进到所述悬挂引线基座端部的方向被定义为第三方向的情况下,
在位于在第三方向上最靠近引线框架的边缘处的器件区域附近的框架部中形成第二孔,所述第二孔位于沿第二方向设置的分别从两个相对的阻挡条延伸的延伸线之间,并且位于朝着第三方向比在第三方向上对准的第一孔当中的最靠近边缘的第一孔更远处,以及
第二孔在第二方向上的宽度比第一孔在第二方向上的宽度窄。
13.如权利要求12所述的引线框架,
其中,第一孔是流道喷射孔,以及
其中,第二孔是虚设腔体浇口孔。
14.如权利要求13所述的引线框架,
其中,用于保持树脂的第三孔在第三方向上最靠近边缘的器件区域附近的框架部分中形成,并且位于在第三方向上比第二孔更远处。
15.如权利要求14所述的引线框架,
其中,多个第三孔形成在第三方向上比第二孔更远处。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210043466A1 (en) * 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds
US11862540B2 (en) * 2020-03-06 2024-01-02 Stmicroelectronics Sdn Bhd Mold flow balancing for a matrix leadframe

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343455A (ja) * 1992-06-10 1993-12-24 Nec Yamagata Ltd 半導体装置樹脂封止用金型
CN1438685A (zh) * 2002-02-14 2003-08-27 株式会社日立制作所 半导体集成电路器件的制造方法
JP2007324149A (ja) * 2006-05-30 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置の樹脂封止用金型および樹脂封止方法
JP2008117998A (ja) * 2006-11-07 2008-05-22 Sony Corp 樹脂封止金型及び半導体パッケージの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2742638B2 (ja) 1991-12-25 1998-04-22 株式会社三井ハイテック 半導体装置用の樹脂封止金型
US5293065A (en) * 1992-08-27 1994-03-08 Texas Instruments, Incorporated Lead frame having an outlet with a larger cross sectional area than the inlet
TW222346B (en) * 1993-05-17 1994-04-11 American Telephone & Telegraph Method for packaging an electronic device substrate in a plastic encapsulant
JPH08197570A (ja) 1995-01-31 1996-08-06 Nec Kansai Ltd 樹脂モールド装置
US6413801B1 (en) * 2000-05-02 2002-07-02 Advanced Semiconductor Engineering, Inc. Method of molding semiconductor device and molding die for use therein
TW591773B (en) * 2003-08-12 2004-06-11 Advanced Semiconductor Eng Mold and method for molding semiconductor devices
JP2010149423A (ja) 2008-12-25 2010-07-08 Sanken Electric Co Ltd トランスファーモールド金型及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343455A (ja) * 1992-06-10 1993-12-24 Nec Yamagata Ltd 半導体装置樹脂封止用金型
CN1438685A (zh) * 2002-02-14 2003-08-27 株式会社日立制作所 半导体集成电路器件的制造方法
JP2007324149A (ja) * 2006-05-30 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置の樹脂封止用金型および樹脂封止方法
JP2008117998A (ja) * 2006-11-07 2008-05-22 Sony Corp 樹脂封止金型及び半導体パッケージの製造方法

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