JP2000003989A - リードフレームおよびそれを用いた半導体装置とその製造方法 - Google Patents

リードフレームおよびそれを用いた半導体装置とその製造方法

Info

Publication number
JP2000003989A
JP2000003989A JP10181515A JP18151598A JP2000003989A JP 2000003989 A JP2000003989 A JP 2000003989A JP 10181515 A JP10181515 A JP 10181515A JP 18151598 A JP18151598 A JP 18151598A JP 2000003989 A JP2000003989 A JP 2000003989A
Authority
JP
Japan
Prior art keywords
resin
lead
lead frame
gate
mold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10181515A
Other languages
English (en)
Inventor
Tomohiro Doi
友博 土井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP10181515A priority Critical patent/JP2000003989A/ja
Publication of JP2000003989A publication Critical patent/JP2000003989A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 モールド金型のキャビティに樹脂を注入する
際に、樹脂の流路をできるだけ確保することができるよ
うに、インナーリードの形状を工夫したリードフレー
ム、そのリードフレームを用いた半導体装置およびその
製法を提供する。 【解決手段】 半導体ペレット1がボンディングされる
ダイパッド2と、そのダイパッド2の周囲に端子部が配
置されるインナーリードリード3とからなる1組の半導
体装置用リード群30が複数組連結され、1組のリード
群ごとに金型のキャビティ6内で樹脂が充填されて樹脂
パッケージが形成され得るように形成されている。そし
て、インナーリード3のうち、樹脂の充填のため金型に
セッティングされた際に金型のキャビティ6内に樹脂を
注入するゲート7近傍に存在する端部インナーリード3
aのゲート7、7aに面する部分に欠落部3bが形成さ
れている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体ペレットをマ
ウントし樹脂によりその周囲をモールドするリードフレ
ーム、それを用いた半導体装置、およびその製造方法に
関する。さらに詳しくは、リードの多ピン化に伴い樹脂
パッケージと外側の端部インナーリードとの間隔が狭く
なってもモールドの際の樹脂の充填に支障のない形状の
リードフレームおよびそれを用いた半導体装置とその製
造方法に関する。
【0002】
【従来の技術】半導体集積回路(以下、ICという)
は、一般的には、半導体ペレットをダイパッド上にボン
ディングし、その周囲に設けられるインナーリードと金
線などにより接続し、その周囲にトランスファモールド
(射出成形)などにより、熱硬化性樹脂を充填して樹脂
パッケージを形成することにより形成されている。この
樹脂パッケージを形成するには、図4にモールド金型の
下金型にリードフレームをセッティングした状態の一部
の平面説明図が示されるように、リードフレームの1組
のリード群(ダイパッド2の周囲に複数のインナーリー
ド3が設けられた1個の半導体装置用のリード群を意味
する)がそれぞれ金型のキャビティ6に入るように形成
されたモールド用金型の下金型にセッティングし、同様
にキャビティが形成された上金型を被せてクランプし、
各キャビティに溶融した熱硬化性の樹脂を注入し硬化さ
せることにより行われる。
【0003】この各キャビティへの樹脂の注入は、図示
しない金型の中央の開口部にポットと呼ばれる樹脂投入
口に予め予熱された樹脂を投入し、加熱して流動性をも
たせてから、図示しないプランジャー動作により、図示
しないランナーおよびゲート7を介して一番端のキャビ
ティ6に注入することにより行われる。そして、隣接す
る各キャビティにはそれぞれのキャビティ内を流れた樹
脂が各キャビティ間を連結するスルーゲート7aを介し
て行われる。なお、図4において、1は半導体ペレッ
ト、4は金線である。
【0004】近年、電子機器の軽薄短小化、高機能化、
および多機能化に伴い、ICなどの半導体装置において
も同様の要求が強くなっている。さらにICなどの半導
体装置においては、とくに低コスト化および短納期化の
要求から、生産性の向上、実加工時間の短縮や材料の使
用効率アップが要求されている。
【0005】パッケージ形態が軽薄短小化し、ICが高
機能化すると、リードピッチシュリンクによる多ピン化
が進み、パッケージ内部に組み込まれるリードの占有率
は非常に大きくなってくる。一方でコストダウンを図る
と、リードフレームを従来の1群のリード群を1列に並
べるだけでなく、マトリックス化(リードフレームの多
列取り)を進めたり、速硬化樹脂によるハイサイクル成
形などを進めることが必要となってくる。
【0006】
【発明が解決しようとする課題】しかし、前述の種々の
要求を両立させる成形技術はさらなる困難をもたらして
いる。たとえば図4にも示されるように、1群のリード
群の一番端のインナーリード3aとゲート6との距離A
が非常に接近し、その間隔Aが近い場合で0.05mm
程度となる。一方、樹脂中には、熱膨張係数、熱伝導
率、機械的強度などの調整のためシリカなどが混入され
ているが、その粒径はたとえば100μm程度のものも
ある。そのため、大きな粒径のシリカなどがこの間隙に
挟まると樹脂の流れを停止させてしまい、樹脂の未充填
という問題が発生する。
【0007】また、樹脂の流れを停止させない場合で
も、樹脂が狭い部分を押し出されることにより、樹脂の
流れが速くなったり、金型の温度により樹脂粘度が大き
くなると、ワイヤの流れや変形が発生するという問題も
ある。すなわち、樹脂は熱硬化性であるため、金型温度
により粘度が低下し流動性を示すようになるが、粘度で
数百Pa・秒程度(最低溶融粘度)まで下がると、次第
に粘度が上昇し硬化する特性をもっており、この流動性
を示す領域でパッケージングが行われるが、その温度と
時間の関係により樹脂粘度が大きくなる場合がある。こ
のワイヤの変形の問題は、隣接するワイヤ同士が接触し
たり、半導体ペレットとワイヤとが接触して、相互に短
絡するという致命的な欠陥となる。
【0008】本発明は、このような問題を解決するため
になされたもので、モールド金型のキャビティに樹脂を
注入する際に、樹脂の流路をできるだけ確保することが
できるように、インナーリードの形状を工夫したリード
フレーム、そのリードフレームを用いた半導体装置およ
びその製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明によるリードフレ
ームは、半導体ペレットがボンディングされるダイパッ
ドと、該ダイパッドの周囲に端子部が配置されるインナ
ーリードとからなる1組の半導体装置用リード群が複数
組連結され、前記1組のリード群ごとに金型のキャビテ
ィ内で樹脂が充填されて樹脂パッケージが形成され得る
リードフレームであって、前記インナーリードのうち、
前記樹脂の充填のため金型にセッティングされる際に該
金型のキャビティ内に樹脂を注入するゲート近傍の端部
インナーリードの該ゲートに面する部分に欠落部が形成
されている。
【0010】ここにゲートとは、ランナーからキャビテ
ィに樹脂を注入する注入口であるゲートの他に、連続す
るキャビティ間を連結して一方のキャビティから他方の
キャビティに樹脂を注入する場合のいわゆるスルーゲー
トをも含む意味である。また、欠落部とは、インナーリ
ードの一部が欠如していることを意味し、板材の厚さの
全体が切欠部として除去されている場合や、板材の厚さ
の一部がハーフエッチングなどにより除去されている場
合や、潰しもしくはデプレスなどによりインナーリード
の厚さの一部が凹んでいる状態などを含む。
【0011】この構造にすることにより、とくに多ピン
化により発生する一番端の端部インナーリードとゲート
(スルーゲート)との距離の縮小化に対しても、ゲート
(スルーゲート)のキャビティ側に広い空隙が確保さ
れ、樹脂の流れを塞止めたり、樹脂の流動速度が変化し
てワイヤの流れや変形を起こす虞れがなくなる。一方、
インナーリードの一部に欠落部が形成されているだけで
あるため、インナーリードの機械的強度は維持され、イ
ンナーリードの変形なども生じない。
【0012】本発明の半導体装置は、半導体ペレット
と、該半導体ペレットを表面にマウントするダイパッド
と、該ダイパッドの周囲に設けられるインナーリード
と、該インナーリードと前記半導体ペレットの電極端子
とを電気的に接続する接続手段と、少なくとも前記半導
体ペレットおよびインナーリード部の周囲にモールド用
樹脂が充填されて形成される樹脂パッケージとからな
り、前記インナーリードのうち、前記樹脂パッケージを
形成する際の金型の樹脂の出入り口であるゲート部に面
する端部インナーリードに欠落部が設けられている。
【0013】本発明の半導体装置の製造方法は、(a)
ダイパッドの周囲にインナーリードが複数本設けられる
1群のリード群を複数組設けると共に、前記リード群の
各々の端部側の端部インナーリードに欠落部を設けるこ
とによりリードフレームを形成し、(b)該リードフレ
ームの各ダイパッドに半導体ペレットをボンディング
し、(c)該半導体ペレットの電極端子と前記インナー
リードとを電気的に接続し、(d)前記1群のリード群
ごとに該リード群を覆うキャビティが複数個設けられ、
かつ、該キャビティの各々の前記端部インナーリードの
欠落部に面する位置にゲートが設けられた金型に前記リ
ードフレームをセッティングし、(e)前記キャビティ
の各々に前記ゲートを介して樹脂を注入することを特徴
とする。
【0014】
【発明の実施の形態】つぎに、図面を参照しながら本発
明のリードフレーム、それを用いた半導体装置およびそ
の製造方法について説明をする。
【0015】本発明のリードフレームは、図1にその一
実施形態のリードフレームをモールドのため下金型上に
セッティングした状態の一部の平面説明図が示され、図
2に金型のゲート部の断面説明図が示されるように、半
導体ペレット1がボンディングされるダイパッド2と、
そのダイパッド2の周囲に端子部が配置されるインナー
リード3とからなる1組の半導体装置用リード群30が
複数組連結され(図1では連結部が省略されると共に、
2組分のみが示されている)、1組のリード群30ごと
に金型のキャビティ6内で樹脂が充填されて樹脂パッケ
ージが形成され得るように形成されている。そして、イ
ンナーリード3のうち、樹脂の充填のため金型にセッテ
ィングされた際に金型のキャビティ6内に樹脂を注入す
るゲート7近傍に存在する端部インナーリード(1組の
リード群の一番端に存在するインナーリード)3aのゲ
ート7(スルーゲート7aを含む)に面する部分に欠落
部3bが形成されている。
【0016】リードフレームは、通常のICと同様に、
たとえばFe-Ni合金、銅合金などからなり、厚さが0.
1〜0.3mm程度の板材を打ち抜くことにより形成さ
れる。この打抜きの際に、ダイパッド2およびインナー
リード3を形成する。本発明では、このインナーリード
3を形成する際に、端部インナーリード3aのゲート
7、7aに面する側に欠落部3bが形成されている。こ
の欠落部3bの長さLはゲート7、7aの幅をカバーす
る長さで、具体的にはICの種類によっても異なるが、
たとえば0.5〜2.5mm程度に、また、その深さDは
少なくともゲート口(キャビティの端部からの距離Wが
0.1mm以上になるように形成される。図1に示され
る例では、1群のリード群30をそれぞれ被覆するキャ
ビティ6で縦方向に並ぶキャビティ6をスルーゲート7
aにより連結し、端部のキャビティ6に図示しないラン
ナーを介してゲート7から注入された樹脂をスルーゲー
ト7aを介して各キャビティ6内を通過して順次充填す
る方式になっているため、ゲート7またはスルーゲート
7aの2つが1つのキャビティ6の対向する辺の対角線
方向に設けられている。そのため、2個の端部インナー
リード3aに欠落部3bを設ける必要があるが、対称性
の点から端部インナーリード3aの4本全てに欠落部3
bが設けられている。
【0017】欠落部3bは、前述のように、リードフレ
ームの打抜きの際にその金型に出っ張り部を設けておく
ことにより同時に切欠部として形成されるが、そのよう
な金型の打抜きによる切欠部のほかに、欠落部のないリ
ードフレームを形成しておいて、その後端部側の一部を
マスクから露出させて、その厚さがたとえば半分程度に
なるように化学的にハーフエッチングをしたり、スタン
ピングにより潰しを入れて薄くしたり、デプレス(イン
ナーリードを上下方向にオフセットする加工のこと)の
際に同時に加工することにより形成されてもよい。
【0018】つぎに、このリードフレームを用いて半導
体装置を製造する方法について説明をする。
【0019】まず、前述のように、ダイパッド2の周囲
にインナーリードが複数本設けられる1群のリード群3
0を複数組連続的に設けると共に、隣接するリード群3
0の隣接部分の端部インナーリード3aに欠落部3bを
設けることによりリードフレームを形成する。
【0020】ついで、リードフレームの各ダイパッド2
に半導体ペレット1を導電性ペーストなどによりボンデ
ィングし、半導体ペレット1の電極端子とインナーリー
ド3とをワイヤ4などにより電気的に接続する。
【0021】つぎに、このダイボンディングおよびワイ
ヤボンディングがなされたリードフレームを、1群のリ
ード群30ごとにそれぞれのリード群30を覆うキャビ
ティ6が設けられ、かつ、そのキャビティ6の端部イン
ナーリード3aの欠落部3bに面する位置にゲート7が
設けられた金型にセッティングする。
【0022】そして、隣接するキャビティ6に端のキャ
ビティ6から順次樹脂を注入することにより各キャビテ
ィ6に樹脂を充填し、モールド金型の温度により樹脂を
硬化させる。その後、金型からリードフレームを取り出
し、各リードを切断してフォーミングすることにより図
3に断面図が示されるような半導体装置が得られる。本
発明によれば、キャビティのゲート部に面する端部リー
ドに欠落部が設けられているため、ゲート部でのキャビ
ティ端部と端部インナーリードとの間隔が大きくなり、
少々インナーリードが変形しても、その間隙に充分に余
裕があり、樹脂中のフィラーなどにより流路が閉塞され
たり、流路が狭くなって樹脂の流速が大きくなりワイヤ
の流れや変形が生じることはない。
【0023】本発明によりワイヤ流れを防止することが
できる理由について、さらに詳細に説明をする。単位時
間当たりに注入される樹脂の量をmとすると、 m=ρ・S・v ここで、ρは樹脂の密度、Sは流路の面積、vは流速で
ある。この単位時間に注入される樹脂の量mと密度ρ
は、成形条件(樹脂流入スピード)が同一の下では、従
来のリードフレーム形状のものと本発明のリードフレー
ム形状のものとでほぼ等しいと考えられる。したがっ
て、本発明のリードフレームの場合の流路面積をS1
流速をv1 とし、従来のリードフレームの場合の流路面
積をS2 、流速をv2 とすると、 S1 ・v1 =S2 ・v2 がなり立つ。したがって、本発明のリードフレームの形
状による樹脂の流速は、流路面積比の逆数に等しくな
る。さらに、ワイヤ変形を引き起こす応力Fは、流速を
v、樹脂の粘度をηとすると、 F=v2 ・η で与えられ、流速の2乗に比例して大きくなるが、本発
明では流速が小さくなるため、ワイヤ変形を引き起こす
力も非常に小さくなる。たとえば前述の具体例による欠
落部が設けられることにより、流路面積が約2倍になれ
ば、ワイヤ変形を引き起こす力は1/4になる。その結
果、樹脂の未充填やワイヤ変形を殆ど防止することがで
き、歩留りが向上すると共に品質が大幅に向上する。
【0024】
【発明の効果】以上のように、本発明によれば、軽薄短
小化や高機能化の要求に基づき多ピン化して樹脂パッケ
ージが小形化する半導体装置でも、モールド金型のゲー
トと端部インナーリードとの間隔を充分に確保して、モ
ールド時の流路断面積を大きくしているため、製品の歩
留りが向上すると共に、品質も大幅に向上する。その結
果、さらなる電子部品の小形化、高機能化、並びにコス
トダウンに寄与することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態のリードフレームを下金型
にセッティングした状態の平面説明図である。
【図2】図1の要部の断面説明図である。
【図3】図1のリードフレームを使用して製造した半導
体装置の断面説明図である。
【図4】従来のリードフレームをモールド用下金型にセ
ッティングした状態の説明図である。
【符号の説明】
1 半導体ペレット 2 ダイパッド 3 インナーリード 3a 端部インナーリード 3b 欠落部 5 樹脂パッケージ 6 キャビティ 7 ゲート 7a スルーゲート 30 リード群

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体ペレットがボンディングされるダ
    イパッドと、該ダイパッドの周囲に端子部が配置される
    インナーリードとからなる1組の半導体装置用リード群
    が複数組連結され、前記1組のリード群ごとに金型のキ
    ャビティ内で樹脂が充填されて樹脂パッケージが形成さ
    れ得るリードフレームであって、前記インナーリードの
    うち、前記樹脂の充填のため金型にセッティングされる
    際に該金型のキャビティ内に樹脂を注入するゲート近傍
    の端部インナーリードの該ゲートに面する部分に欠落部
    が形成されてなるリードフレーム。
  2. 【請求項2】 半導体ペレットと、該半導体ペレットを
    表面にマウントするダイパッドと、該ダイパッドの周囲
    に設けられるインナーリードと、該インナーリードと前
    記半導体ペレットの電極端子とを電気的に接続する接続
    手段と、少なくとも前記半導体ペレットおよびインナー
    リード部の周囲にモールド用樹脂が充填されて形成され
    る樹脂パッケージとからなり、前記インナーリードのう
    ち、前記樹脂パッケージを形成する際の樹脂の出入口で
    ある金型のゲート部に面する端部インナーリードに欠落
    部が設けられてなる半導体装置。
  3. 【請求項3】 (a)ダイパッドの周囲にインナーリー
    ドが複数本設けられる1群のリード群を複数組設けると
    共に、前記リード群の各々の端部側の端部インナーリー
    ドに欠落部を設けることによりリードフレームを形成
    し、(b)該リードフレームの各ダイパッドに半導体ペ
    レットをボンディングし、(c)該半導体ペレットの電
    極端子と前記インナーリードとを電気的に接続し、
    (d)前記1群のリード群ごとに該リード群を覆うキャ
    ビティが複数個設けられ、かつ、該キャビティの各々の
    前記端部インナーリードの欠落部に面する位置にゲート
    が設けられた金型に前記リードフレームをセッティング
    し、(e)前記キャビティの各々に前記ゲートを介して
    樹脂を注入することを特徴とする半導体装置の製造方
    法。
JP10181515A 1998-06-12 1998-06-12 リードフレームおよびそれを用いた半導体装置とその製造方法 Pending JP2000003989A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10181515A JP2000003989A (ja) 1998-06-12 1998-06-12 リードフレームおよびそれを用いた半導体装置とその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10181515A JP2000003989A (ja) 1998-06-12 1998-06-12 リードフレームおよびそれを用いた半導体装置とその製造方法

Publications (1)

Publication Number Publication Date
JP2000003989A true JP2000003989A (ja) 2000-01-07

Family

ID=16102114

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10181515A Pending JP2000003989A (ja) 1998-06-12 1998-06-12 リードフレームおよびそれを用いた半導体装置とその製造方法

Country Status (1)

Country Link
JP (1) JP2000003989A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928431A (zh) * 2012-10-31 2014-07-16 矽力杰半导体技术(杭州)有限公司 一种倒装封装装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928431A (zh) * 2012-10-31 2014-07-16 矽力杰半导体技术(杭州)有限公司 一种倒装封装装置

Similar Documents

Publication Publication Date Title
KR100462105B1 (ko) 수지밀봉형 반도체장치의 제조방법
US7820486B2 (en) Method of fabricating a semiconductor device having a heat sink with an exposed surface
US6744118B2 (en) Frame for semiconductor package
US8105883B2 (en) Molding die with tilted runner, method of manufacturing semiconductor device using the same, and semiconductor device made by the method
JP3361689B2 (ja) 封入成形電子部品およびその製造方法
KR200309906Y1 (ko) 반도체 패키지 제조용 리드프레임
JPH1126489A (ja) ゲートスロットを有するサブストレートならびに半導体パッケージ成形用の金型および成形方法
US5623163A (en) Leadframe for semiconductor devices
KR100591718B1 (ko) 수지-밀봉형 반도체 장치
CN109698132B (zh) 半导体器件的制造方法和引线框架
JP2000003989A (ja) リードフレームおよびそれを用いた半導体装置とその製造方法
CN112838014B (zh) 树脂成形后的引线框的制造方法、树脂成形品的制造方法及引线框
US20200020617A1 (en) Resin encapsulating mold and manufacturing method for semiconductor device
JPH088375A (ja) 半導体装置およびその製造に使用されるリードフレーム並びに金型
JP2004095965A (ja) 樹脂封止形半導体装置
KR100531423B1 (ko) 반도체 패키지 제조용 리드프레임 및 이에 적용되는 몰드다이, 그리고 이를 이용한 패키지 제조장치.
US20210280502A1 (en) Mold flow balancing for a matrix leadframe
JP3566869B2 (ja) 半導体装置及び半導体装置の製造方法
JP3077632B2 (ja) 樹脂封止金型とその金型によるマトリクス型リードフレームの樹脂封止方法
JPH05293846A (ja) 成形装置
JPH08162596A (ja) リードフレーム及び半導体装置
JP4294462B2 (ja) 樹脂封止型半導体装置の製造方法
JPH1167800A (ja) 樹脂封止型半導体装置及びその製造方法
JPH10154783A (ja) 樹脂封止型半導体装置
JPH11274191A (ja) 半導体素子の樹脂封止装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040305

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041109

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050315