CN109545769A - 硅芯片封装引线框架及其封装方法 - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 78
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 75
- 239000010703 silicon Substances 0.000 title claims abstract description 75
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims abstract description 15
- 239000004033 plastic Substances 0.000 claims abstract description 63
- 238000009434 installation Methods 0.000 claims abstract description 50
- 239000005022 packaging material Substances 0.000 claims abstract description 46
- 238000001746 injection moulding Methods 0.000 claims abstract description 10
- 238000002347 injection Methods 0.000 claims abstract description 6
- 239000007924 injection Substances 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 18
- 210000003205 muscle Anatomy 0.000 claims description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 11
- 229910052802 copper Inorganic materials 0.000 claims description 11
- 239000010949 copper Substances 0.000 claims description 11
- 238000005520 cutting process Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 238000000465 moulding Methods 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 7
- 239000003822 epoxy resin Substances 0.000 claims description 6
- 229920000647 polyepoxide Polymers 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 230000032683 aging Effects 0.000 claims description 3
- 238000003466 welding Methods 0.000 claims description 3
- 230000005611 electricity Effects 0.000 claims 1
- 238000004080 punching Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000005538 encapsulation Methods 0.000 description 6
- 230000035882 stress Effects 0.000 description 6
- 238000007789 sealing Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000007812 deficiency Effects 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 239000000178 monomer Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- UGKDIUIOSMUOAW-UHFFFAOYSA-N iron nickel Chemical compound [Fe].[Ni] UGKDIUIOSMUOAW-UHFFFAOYSA-N 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000010309 melting process Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/183—Connection portion, e.g. seal
- H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
本发明提供了一种硅芯片封装引线框架及其封装方法，包括：框架体和多个安装单元；多个安装单元以纵横排列的方式设置在框架体上；每一个安装单元均包括一块用于固定硅芯片的载芯板和设置于载芯板一侧的三个引脚；在载芯板用于固定硅芯片的板面上设有多个凹坑；在相邻的每2列安装单元的中间设置一条纵向延伸的塑封料注塑流道，在靠近该流道的安装单元朝向该流道的一侧设置有注塑口；在设置于载芯板一侧的三个引脚中，有一个引脚的两端分别与载芯板和框架体直接连接，另外两个引脚只通过tim bar与框架体连接，三个引脚之间也连接有tim bar。本发明提供了多元化硅芯片与引线框架的连接，提高了电子元件的质量、可靠性和生产效率。
Description
技术领域
本发明属于半导体封装技术领域，具体涉及一种硅芯片封装引线框架及其封装方法。
背景技术
现有的硅芯片封装引线框架及其封装方法，例如TO-252引线框架及其封装方法，虽能满足日常生产需要，但也存在一些技术缺陷，主要表现为：(1)引线框架与塑封料结合的牢固性不高；(2)引线框架在塑封时会产生溢料问题；(3)硅芯片与引线框架的连接方式单一；(4)硅芯片与引线框架连接后的可靠性不够高；(5)生产过程中的原材料利用率不高；(6)引线框架在塑封、成型分离时的生产效率不高，(7)电子元器件载芯板与塑封料的结合牢固性不够强。
针对上述技术缺陷，现有技术所采取的应对方法为：(1)设计芯片背面不同极性的同类型产品，用于变换引脚极性；(2)提升机台的灵敏度，在点焊料或者融化过程中测到气泡超预设范围值则停机报警。
以上的方法均无法彻底克服上述技术缺陷，且增加了产品的成本，实际意义不大。
发明内容
本发明的目的旨在系统地克服上述技术缺陷，该目的是通过下述技术方案实现的：
一种硅芯片封装引线框架，包括：
(1)框架体和多个安装单元；框架体包括边框和粗中筋，粗中筋位于边框内，其两端横向延伸后与边框连接；多个安装单元以纵横排列的方式设置在框架体上；
(2)每一个安装单元均包括一块用于固定硅芯片的载芯板和设置于载芯板一侧的三个引脚；
(3)每一个引脚均由内引脚与外引脚两部分组成，内引脚与外引脚共同构成硅芯片封装完毕后所形成的电子元件管脚；
(4)在载芯板用于固定硅芯片的板面上设有多个凹坑；
(5)在相邻的每2列安装单元的中间设置一条纵向延伸的塑封料注塑流道，在靠近该流道的安装单元朝向该流道的一侧设置有注塑口；
(6)在设置于载芯板一侧的三个引脚中，有一个引脚的两端分别与载芯板和框架体直接连接，另外两个引脚只通过tim bar与框架体连接，三个引脚之间也连接有tim bar。
进一步地，在所述载芯板的另一侧设置有两个或三个引脚，其中，有一个引脚分别与载芯板和框架体直接连接，其他引脚只通过tim bar与框架体连接，所述两个或三个引脚间也连接有tim bar。
进一步地，所述凹坑为楔形盲孔，其坑口面积大于坑底面积。
进一步地，所述凹坑的坑口和坑底形状都是正方形，坑口正方形边长为0.10mm，坑底正方形边长为0.05mm，所述凹坑的深度为0.05mm。
进一步地，在所述载芯板用于固定硅芯片的板面上，所述凹坑水平中心间距0.635mm，垂直中心间距0.508mm。
进一步地，所述tim bar的形状为矩形，水平边长为1.53mm，垂直边长为0.80mm。
进一步地，在所述引脚的内引脚处设有加宽的金属板，该金属板的水平边长为0.835mm，垂直边长为0.686mm。
与上述硅芯片封装引线框架相配合，本发明还提供了一种硅芯片封装方法，依序包括以下步骤：
步骤1，制作上述的硅芯片封装引线框架，所述凹坑采用机械冲压方式成型；
步骤2，粘片，将硅芯片固定在所述载芯板上；
步骤3，压焊，通过内引线将硅芯片的引脚与所述安装单元中的对应引脚连接起来；
步骤4，塑封，将塑封料粘接在引线框架的载芯板上，由塑封料将硅芯片、内引线、引线框架以及与内引线连接的引脚端密封起来，并使塑封料进入到所述凹坑内；
步骤5，热老化，对塑封后的产品进行热处理，热处理的温度为200～250℃，持续时间为2～3小时，或者热处理的温度为175±5℃，持续时间为6～8小时；
步骤6，成型分离，将在引线框架上封装而成的电子元件切割分离出来，形成独立的电子元件。
进一步地，在执行所述步骤1之后，执行所述步骤2之前，对所述引线框架进行预热处理，温度在250～350℃之间，持续时间为15～30秒，预热处理后，保持引线框架的温度至执行所述步骤2。
进一步地，所述引线框架材质是铜或镀铜金属，所述塑封料是环氧树脂，在执行所述步骤3之后，执行所述步骤4之前，对所述引线框架进行加热，加热处理温度在120～180℃之间，持续时间为100～120分钟，其作用是促进所述引线框架表面所含铜材质的氧化。
本发明所具有的有益效果是：通过在引脚连接载芯板的内引脚处设置加宽的金属板，提供了多元化硅芯片与引线框架的连接，同时也提高了电子元件的质量和可靠性；在设置于载芯板一侧的三个引脚中，由于有两个引脚只通过tim bar与引线框架相连，故提高了原材料利用率，同时也提高了引线框架在成型分离时的生产效率；由于采用了所述三个引脚之间也连接有tim bar的技术手段，在塑封时能更加有效地减少塑封料的外溢，从而节省塑封料的使用量；由于塑封料注入到载芯板的凹坑内，且凹坑采用了不同于现有技术的设计，从而显著地增强了塑封料与载芯板，亦即与引线框架结合的牢固性，极大地减少了电子元件的塑封料与载芯板之间的分层现象。
附图说明
图1是本发明的一个实施例中的引线框架外形结构示意图；
图2是图1所示引线框架注塑后的外形结构示意图；
图3是本发明的一个实施例中的凹坑的剖面示意图；
图4是塑封后的一种电子元件的单体外形结构示意图；
图5是塑封后的一种电子元件的单体外形剖面示意图；
图6是图1中的引脚的放大图。
图1至图6中的附图标记所对应的部件名称如下：
1——框架体； 2——安装单元；
3——载芯板； 2a、2b、2c——三个引脚；
4——凹坑； 5——tim bar(连筋)；
6——塑封料注塑流道； 6a、6b、6c——三个管脚；
7——注塑口； 8——粗中筋；
9——硅芯片； 10——塑封料；
11——加宽的金属板。
具体实施方式
以下结合附图详细描述本发明的技术方案。
图1是本发明的一个实施例中的引线框架外形结构示意图，该图仅画出了引线框架的局部区域，未显示引线框架的全部安装单元2。在该局部区域中，用虚线围成的范围表示安装单元2，安装单元2可封装出一个电子元件，该电子元件具有三个管脚(与安装单元2中的三个引脚2a、2b、2c对应)。引线框架的其他未画出的区域可视为已画出区域的重复，根据实际需要，本发明可以在引线框架中设置多排、多列、整齐排列的多个安装单元2，每一个安装单元2可封装出一个电子元件。
图2是图1所示引线框架注塑后的外形结构示意图，引线框架注塑后，图1中的载芯板3和凹坑4被塑封料覆盖(塑封料覆盖的区域与安装单元2对应)，未在图2中示出，除此以外，图2和图1所示的内容是相同的。
如图1和图2并结合图3至图6所示，一种硅芯片封装引线框架，包括：
(1)框架体1和多个安装单元2；框架体1包括边框和粗中筋8，粗中筋8位于边框内，其两端横向延伸后与边框连接；多个安装单元2以纵横排列的方式设置在框架体1上；
(2)每一个安装单元2均包括一块用于固定硅芯片的载芯板3和设置于载芯板3一侧的三个引脚2a、2b、2c；
(3)每一个引脚2a、2b、2c均由内引脚与外引脚两部分组成，内引脚与外引脚共同构成硅芯片封装完毕后所形成的电子元件管脚6a、6b、6c；
(4)在载芯板3用于固定硅芯片9的板面上设有多个凹坑4；
(5)在相邻的每2列安装单元的中间(例如，第1、2列与第3、4列安装单元的中间，第3、4列安装单元与第5、6列安装单元的中间，以此类推)设置一条纵向延伸的塑封料注塑流道6，在靠近该流道的安装单元朝向该流道的一侧设置有注塑口7；
(6)在设置于载芯板3一侧的三个引脚2a、2b、2c中，有一个引脚2a分别与载芯板3和框架体1直接连接(引脚2a的一端直接与载芯板3连接，其另一端延长后直接与框架体1连接)，另外两个引脚2b、2c只通过tim bar5与框架体1连接(引脚2b、2c未与框架体1直接连接)，三个引脚2a、2b、2c之间也连接有tim bar5。
tim bar是半导体封装技术领域的专用术语，其字面意思是档杆，也称为堤坝、连筋。在半导体封装技术领域，tim bar具体指设置于框架体与外引脚之间以及外引脚与外引脚之间的空隙处的金属杆，其作用是塑封时可以阻止塑封料向外引脚处流动，防止造成“溢胶”。另需说明的是，内引脚和外引脚并非两个不同的引脚，而是同一引脚的不同组成部分。亦即引脚由内引脚和外引脚两部分组成，塑封后，引脚在塑封内部的框架部分统称为内引脚，引脚在塑封外部的框架部分统称为外引脚。
在本实施例中，载芯板3与三个引脚2a、2b、2c是整体成型的。载芯板3的固定硅芯片的板面上均匀分布有多个凹坑4，凹坑4的数量越多，载芯板3与塑封料的结合力越好。凹坑4采用机械冲压方式成型。实际上，所有引脚2a、2b、2c、载芯板3、凹坑4，包括将各引脚连成一体的tim bar5以及粗中筋8都是在同一块金属板上冲压形成的。包括框架体1在内的整个引线框架的材质可以是铜、铜合金或者铁、铁镍等。
如图1并结合图3和图5所示，在本实施例中，凹坑4为楔形盲孔，其坑口面积大于坑底面积。凹坑的坑口和坑底的形状都是正方形，坑口的正方形边长L1为0.1毫米，坑底的正方形边长L2为0.05毫米，凹坑的深度H为0.05毫米。楔形盲孔具有较大的表面积，有利于与塑封料的充分接触。
在本实施例中，两个相邻安装单元2塑封后彼此为对称设置，进而这两个安装单元2所在的列和排也彼此对称，这种设置节约了框架体1长度方向上安装单元2所占的距离，使得同样长度的引线框架1上可以设置更多列的安装单元2；此外，因每2列安装单元2中间即设置有一条塑封料注塑流道6，亦即采用了一次注塑多个安装单元2的设计，本发明可以同时注塑多排安装单元2，其可以封装的电子产品数量比常规的单排引线框架高3到4倍，从而大大提高了引线框架与塑封料利用率，并且使塑封和切筋的生产效率大幅度提高。
如图1和图6所示，在本实施例中，安装单元2的三个引脚(亦即设置于载芯板3一侧的三个引脚2a、2b、2c)之间均有tim bar5相连。tim bar5的形状为矩形，其水平边长L3为1.53±0.055mm，其垂直边长L4为0.80mm。本实施例在传统设计上增加了三个引脚2a、2b、2c之间的tim bar5，其作用是在塑封时最大程度地减少塑封料的外溢，从而节省塑封料的使用量。
如图6所示，本实施例在引脚2a连接载芯板的内引脚处设置加宽的金属板11，金属板11的水平边长为0.835mm，水平边宽为0.686mm。与本实施例不同，传统的引线框架中的引脚采用了直接连接载芯板的结构，未在其内引脚处设置加宽的金属板。本发明通过在引脚2a连接载芯板的内引脚处设置加宽的金属板11，提供了多元化硅芯片与引线框架的连接方式，并提高了硅芯片与引线框架连接后的可靠性。另需说明是，本发明在引脚2b、2c的内引脚处也可设置加宽的金属板。通过在三个引脚2a、2b、2c的内引脚处设置加宽的金属板，可以进一步提高封装后引脚2a、2b、2c与塑封料的结合力，防止切筋时所施加的力将引脚2a、2b、2c从塑封料内扯出来，从而提高了产品封装的稳定性与可靠性。此外，与传统设计相比，本实施例中的引脚2b、2c只通过tim bar5与框架体1相连，引脚2b、2c成型后切割tim bar5即可分离出管脚6b、6c，从而提高了原材料得利用率和成型分离时的生产效率。
利用本实施例的引线框架封装而成的电子元件如图4和图5所示。该电子元件包括三个管脚6a、6b、6c，其中一个管脚6a连接着一块载芯板3。实际上，该电子元件的三个管脚6a、6b、6c就是从图1中的安装单元2中的三个引脚2a、2b、2c切割而成，电子元件的载芯板3就是图1中的安装单元2中的载芯板3。在电子元件的载芯板3上固定有硅芯片9，硅芯片9包裹在塑封料10中。塑封料10直接与载芯板3粘结。塑封料10通常采用环氧树脂。在载芯板3用于固定硅芯片9的板面上设有多个凹坑4，塑封料10嵌入并且直接粘结在凹坑4中。
以上结合附图对本发明的一个实施例的结构特征作了详细的描述。另需说明的是，在具体实施本发明的过程中，可以根据电子元件对管脚的具体要求设置安装单元2中的引脚的数量，例如，可以在所述载芯板3的另一侧(与引脚2a、2b、2c所在的一侧相对称的一侧)设置有两个或三个引脚，其中，有一个引脚分别与载芯板和框架体直接连接，其他引脚只通过tim bar与框架体连接，所述两个或三个引脚间也连接有tim bar。
以下进一步介绍运用本发明的引线框架对电子元件进行封装的方法，该方法依序包括以下步骤：
步骤一，首先制作图1所示的硅芯片引线框架，多个安装单元2以X排Y列(例如4排、30列)的方式排布在框架体1上，引线框架的材质为金属，最好是铜或镀铜金属。
步骤二，粘片，就是将硅芯片9固定在安装单元2的载芯板3上。在粘片之前，最好对所述硅芯片引线框架进行预热处理，预热处理的温度在250～350℃之间，持续时间15～30秒，预热处理后，保持硅芯片引线框架的温度至执行粘片步骤。粘片进行预热处理的有益效果在于：一方面，粘片时的温度一般在300～400℃，如果硅芯片引线框架从室温骤然升到400℃，其里面会积蓄大量的应力，这些应力一旦释放，就会将粘结在载芯板上的硅芯片撕裂，另一方面，硅芯片引线框架与硅芯片的热膨胀系数不一样，如果硅芯片引线框架温升过快，也会造成硅芯片撕裂，因此，在粘片之前对硅芯片引线框架进行预热处理，可以显著提高封装质量，另外，多个安装单元2以X排Y列的方式排布在硅芯片引线框架上，同一硅芯片引线框架的长度方向上可以粘多个硅芯片9，与现有单排引线框架长度方向只能粘一个硅芯片的方案相比，本发明的生产效率显著提高。
粘片的方法可以采用点焊料，或者通过融化硅芯片9背面的金属层来连接硅芯片9与载芯板3。
步骤三，压焊，就是通过内引线将硅芯片9的引脚和安装单元2的相应引脚2a、2b、2c连接起来(可通过内引线将硅芯片9的引脚和加宽的金属板11连接)，所连接的引脚2a、2b、2c就构成电子元件的管脚6a、6b、6c。通过加宽的金属板，本发明可提供多种尺寸的硅芯片和引线框架之间的连接方式，而现有的引线框架采用了直接连接载芯板的连接方式，未设置加宽的金属板，只能通过引脚与单一尺寸的硅芯片连接。
步骤四，密封，将硅芯片引线框架放入模具中，用液压机(通常采用250吨液压机)将塑封料10压入模具，使塑封料10粘结到载芯板3上，以此将硅芯片9、内引线、安装单元2的三个引脚2a、2b、2c的端头密封起来。在往模具中注入塑封料10的时候，塑封料10进入到安装单元2的载芯板3板面上的凹坑4内，从而大大增加塑封料10与载芯板3(也就是与引线框架)之间的结合力。与现有框架所采用的单排注入塑封料的技术手段相比，本发明通过塑封料注塑流道6，同时对以X排Y列方式排布的多个安装单元2注入塑封料10，显著提高了生产效率。
如果硅芯片引线框架的材质是铜或镀铜金属，而且塑封料10是环氧树脂，那么在上述密封步骤之前，最好先对硅芯片引线框架进行加热，以促进硅芯片引线框架表面所含铜材质的氧化，加热处理的温度在120～180℃之间，持续时间100～120分钟。密封前对引线框架进行加热处理的有益效果在于：铜氧化对铜和环氧树脂的结合有很大程度的促进作用，从而能进一步提高环氧树脂(亦即塑封料10)与载芯板3之间的结合力。
步骤五，热老化，密封完毕后，对产品进行热处理，热处理的温度为200～250℃，持续时间为2～3小时，或者热处理的温度为175±5℃，持续时间为6～8小时。此步骤可以很好地释放硅芯片9的内部应力。
步骤六，接下来可根据实际需要对引线框架的引脚2a、2b、2c进行电镀，使各引脚均匀镀上一层锡。
步骤七，成型分离，将在硅芯片引线框架上封装而成的电子元件切割分离出来，形成独立的电子元件，就是将图1中的虚线所围成的部位切割出来，并且切断三个引脚2a、2b、2c之间的tim bar5，将各引脚2a、2b、2c切成想要的尺寸，从而得到图4和图5所示的电子元件。由于不用切割引脚2a、2b、2c和粗中筋8之间的连接，本发明减少了切割引脚时产生的内应力。与本发明不同，现有框架的三个引脚(至少其中的一个)和粗中筋是连接的，成型分离时，需要切断引脚和粗中筋之间的连接。
由于切割引脚时会形成内应力，因此当用户对电子元件进行高温焊接时，管脚根部的塑封料容易产生分层现象，而且管脚越短，分层现象越容易发生。为克服此缺陷，可在上述的成型分离步骤之后，对电子元件进行热处理，热处理的温度是150～200℃，持续时间3～12小时，以此可释放管脚6a、6b、6c的内应力。
Claims (10)
1.一种硅芯片封装引线框架，包括：
(1)框架体和多个安装单元；框架体包括边框和粗中筋，粗中筋位于边框内，其两端横向延伸后与边框连接；多个安装单元以纵横排列的方式设置在框架体上；
(2)每一个安装单元均包括一块用于固定硅芯片的载芯板和设置于载芯板一侧的三个引脚；
(3)每一个引脚均由内引脚与外引脚两部分组成，内引脚与外引脚共同构成硅芯片封装完毕后所形成的电子元件管脚；
(4)在载芯板用于固定硅芯片的板面上设有多个凹坑；
其特征在于：在相邻的每2列安装单元的中间设置一条纵向延伸的塑封料注塑流道，在靠近该流道的安装单元朝向该流道的一侧设置有注塑口；在设置于载芯板一侧的三个引脚中，有一个引脚分别与载芯板和框架体直接连接，另外两个引脚只通过tim bar与框架体连接，三个引脚之间也连接有tim bar。
2.如权利要求1所述的硅芯片封装引线框架，其特征在于：在所述载芯板的另一侧设置有两个或三个引脚，其中，有一个引脚分别与载芯板和框架体直接连接，其他引脚只通过tim bar与框架体相连，所述两个或三个引脚之间也连接有tim bar。
3.如权利要求2所述的硅芯片封装引线框架，其特征在于：所述凹坑为楔形盲孔，其坑口面积大于坑底面积。
4.如权利要求3所述的硅芯片封装引线框架，其特征在于：所述凹坑的坑口和坑底形状都是正方形，坑口正方形边长为0.10mm，坑底正方形边长为0.05mm，凹坑的深度为0.05mm。
5.如权利要求1至4任一项所述的硅芯片封装引线框架，其特征在于：在所述载芯板用于固定硅芯片的板面上，所述凹坑水平中心间距0.635mm，垂直中心间距0.508mm。
6.如权利要求1至4任一项所述的硅芯片封装引线框架，其特征在于：所述三个引脚之间的tim bar的形状为矩形，水平边长为1.53mm，垂直边长为0.80mm。
7.如权利要求1至4任一项所述的硅芯片封装引线框架，其特征在于：在所述引脚的内引脚处设有加宽的金属板，该金属板的水平边长为0.835mm，垂直边长为0.686mm。
8.一种硅芯片封装方法，依序包括以下步骤：
步骤1，制作如权利要求1至7任一项所述的硅芯片封装引线框架，所述凹坑采用机械冲压方式成型；
步骤2，粘片，将硅芯片固定在所述载芯板上；
步骤3，压焊，通过内引线将硅芯片的引脚与所述安装单元中的对应引脚连接起来；
步骤4，塑封，将塑封料粘接在引线框架的载芯板上，由塑封料将硅芯片、内引线、引线框架以及与内引线连接的引脚端密封起来，并使塑封料进入到所述凹坑内
步骤5，热老化，对塑封后的产品进行热处理，热处理的温度为200～250℃，持续时间为2～3小时，或者热处理的温度为175±5℃，持续时间为6～8小时；
步骤6，成型分离，将在引线框架上封装而成的电子元件切割分离出来，形成独立的电子元件。
9.如权利要求8所述的硅芯片封装方法，其特征在于：在执行所述步骤1之后，执行所述步骤2之前，对所述引线框架进行预热处理，温度在250～350℃之间，持续时间为15～30秒，预热处理后，保持引线框架的温度至执行所述步骤2。
10.如权利要求8所述的硅芯片封装方法，其特征在于：所述引线框架材质是铜或镀铜金属，所述塑封料是环氧树脂，在执行所述步骤3之后，执行所述步骤4之前，对所述引线框架进行加热，加热处理温度在120～180℃之间，持续时间为100～120分钟，其作用是促进所述引线框架表面所含铜材质的氧化。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811359648.2A CN109545769B (zh) | 2018-11-15 | 2018-11-15 | 硅芯片封装引线框架及其封装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201811359648.2A CN109545769B (zh) | 2018-11-15 | 2018-11-15 | 硅芯片封装引线框架及其封装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109545769A true CN109545769A (zh) | 2019-03-29 |
| CN109545769B CN109545769B (zh) | 2020-08-18 |
Family
ID=65847402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201811359648.2A Active CN109545769B (zh) | 2018-11-15 | 2018-11-15 | 硅芯片封装引线框架及其封装方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109545769B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110491854A (zh) * | 2019-07-31 | 2019-11-22 | 江苏明微电子有限公司 | 功率半导体器件的封装结构及方法 |
| CN112444717A (zh) * | 2019-08-29 | 2021-03-05 | 珠海格力电器股份有限公司 | 一种塑封料与芯片匹配度的验证方法 |
| WO2024078079A1 (zh) * | 2023-01-06 | 2024-04-18 | 重庆万国半导体科技有限公司 | 一种半导体器件组及其制备方法与应用 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110260305A1 (en) * | 2010-04-22 | 2011-10-27 | Romeo Alvarez Saboco | Power Semiconductor Device Packaging |
| CN102610585A (zh) * | 2011-12-19 | 2012-07-25 | 佛山市蓝箭电子有限公司 | 硅芯片封装用引线框架、封装方法及其形成的电子元件 |
| CN203536428U (zh) * | 2013-09-13 | 2014-04-09 | 杰群电子科技（东莞）有限公司 | 一种防熔接痕产生的引线框架 |
-
2018
- 2018-11-15 CN CN201811359648.2A patent/CN109545769B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110260305A1 (en) * | 2010-04-22 | 2011-10-27 | Romeo Alvarez Saboco | Power Semiconductor Device Packaging |
| CN102610585A (zh) * | 2011-12-19 | 2012-07-25 | 佛山市蓝箭电子有限公司 | 硅芯片封装用引线框架、封装方法及其形成的电子元件 |
| CN203536428U (zh) * | 2013-09-13 | 2014-04-09 | 杰群电子科技（东莞）有限公司 | 一种防熔接痕产生的引线框架 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110491854A (zh) * | 2019-07-31 | 2019-11-22 | 江苏明微电子有限公司 | 功率半导体器件的封装结构及方法 |
| CN112444717A (zh) * | 2019-08-29 | 2021-03-05 | 珠海格力电器股份有限公司 | 一种塑封料与芯片匹配度的验证方法 |
| WO2024078079A1 (zh) * | 2023-01-06 | 2024-04-18 | 重庆万国半导体科技有限公司 | 一种半导体器件组及其制备方法与应用 |
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