CN109459894A - 像素电极结构及其制作方法 - Google Patents
像素电极结构及其制作方法 Download PDFInfo
- Publication number
- CN109459894A CN109459894A CN201811585455.9A CN201811585455A CN109459894A CN 109459894 A CN109459894 A CN 109459894A CN 201811585455 A CN201811585455 A CN 201811585455A CN 109459894 A CN109459894 A CN 109459894A
- Authority
- CN
- China
- Prior art keywords
- electrode
- grid
- metal layer
- source electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title abstract description 4
- 229910052751 metal Inorganic materials 0.000 claims abstract description 123
- 239000002184 metal Substances 0.000 claims abstract description 123
- 238000002161 passivation Methods 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 60
- 239000010408 film Substances 0.000 claims description 55
- 239000010409 thin film Substances 0.000 claims description 46
- 238000004519 manufacturing process Methods 0.000 claims description 22
- 238000003860 storage Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 10
- 241000209094 Oryza Species 0.000 claims description 6
- 235000007164 Oryza sativa Nutrition 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims description 6
- 230000003287 optical effect Effects 0.000 claims description 6
- 235000009566 rice Nutrition 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 239000004744 fabric Substances 0.000 claims 1
- 239000004973 liquid crystal related substance Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000007 visual effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000009194 climbing Effects 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种像素电路结构及其制作方法。该像素电路结构包括：衬底基板、设于衬底基板上的第一金属层、设于第一金属层及衬底基板上的栅极绝缘层、设于栅极绝缘层上的半导体层、设于半导体层上的第二金属层、设于第二金属层和半导体层上的钝化层以及设于钝化层上的透明金属层；第一金属层包括第一栅极及与第一栅极间隔设置的公共电极线；第二金属层包括对应第一栅极设置且相互间隔的第一源极和第一漏极；透明金属层包括浮置电极；在公共电极线与第一源极交叠的区域形成有深浅孔，浮置电极通过深浅孔电性连接第一源极和公共电极线，深浅孔为具有依次连通的深孔、第一浅孔和第二浅孔的三层结构，能够防止浮置电极在深浅孔中出现断线。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种像素电极结构及其制作方法。
背景技术
液晶显示器(Liquid Crystal Display，LCD)是目前最广泛使用的平板显示器之一，液晶面板是液晶显示器的核心组成部分。液晶面板通常是由一彩色滤光片基板(ColorFilter，CF)、一薄膜晶体管阵列基板(Thin Film Transistor Array Substrate，TFTArray Substrate)以及一配置于两基板间的液晶层(Liquid Crystal Layer)所构成。一般阵列基板、彩色滤光片基板上分别设置像素电极、公共电极。当电压被施加到像素电极与公共电极便会在液晶层中产生电场，该电场决定了液晶分子的取向，从而调整入射到液晶层的光的偏振，使液晶面板显示图像。
为了改善视觉色差或视觉色偏，现有技术会将一个像素单元分成主区和次区，在主区内设置一个独立的主区像素电极、在次区内设置一个独立的次区像素电极，主区像素电极与次区像素电极均采用“米”字型结构设计。现有的设置于TFT阵列基板上的像素驱动电路均包括电荷共享薄膜晶体管、主区薄膜晶体管、次区薄膜晶体管、主区像素电极、次区像素电极、主区存储电容和次区存储电容，主区薄膜晶体管、次区薄膜晶体管及电荷共享薄膜晶体管的栅极均电性连接一栅极线，主区薄膜晶体管的源极和次区薄膜晶体管的源极均电性连接一源极线，主区薄膜晶体管和次区薄膜晶体管的漏极分别电性连接主区像素电极和次区像素电极，电荷共享薄膜晶体管的源极电性连接公共电极线，电荷共享薄膜晶体管的漏极电性连接次区像素电极，主区存储电容的一端电性连接主区薄膜晶体管的漏极，另一端电性连接公共电极线，次区存储电容的一端电性连接次区薄膜晶体管的漏极，另一端电性连接公共电极线。
其中，主区薄膜晶体管、次区薄膜晶体管及电荷共享薄膜晶体管的栅极、栅极线及公共电极线位于第一金属层，主区薄膜晶体管、次区薄膜晶体管及电荷共享薄膜晶体管的源极和漏极及源极线位于第二金属层，主区像素电极和次区像素电极位于透明金属层，电荷共享薄膜晶体管的源极和公共电极线之间需要利用一位于透明金属层的浮置电极经由一深浅孔电性连接，如图1所示，该深浅孔包括穿越浮置电极100a和公共电极线100b之间的绝缘层的深孔100c以及穿越浮置电极100a和电荷共享薄膜晶体管的源极100d之间的绝缘层且与所述深孔100c的连通的浅孔100e组成，现有的深浅孔单元在制作过程中容易在电荷共享薄膜晶体管的源极100d的下方的位置100f处出现底切(Undercut)，导致浮置电极100a在爬坡时出现断线，进而导致显示不良。
发明内容
本发明的目的在于提供一种像素电极结构，能够防止浮置电极在深浅孔中出现断线，避免显示不良。
本发明的目的还在于提供一种像素电路结构的制作方法，能够防止浮置电极在深浅孔中出现断线，避免显示不良。
为实现上述目的，本发明提供了一种像素电路结构，包括：衬底基板、设于所述衬底基板上的第一金属层、设于所述第一金属层及衬底基板上的栅极绝缘层、设于所述栅极绝缘层上的半导体层、设于所述半导体层上的第二金属层、设于所述第二金属层和半导体层上的钝化层以及设于所述钝化层上的透明金属层；
所述第一金属层包括第一栅极及与所述第一栅极间隔设置的公共电极线；所述第二金属层包括对应所述第一栅极设置且相互间隔的第一源极和第一漏极；所述透明金属层包括浮置电极；
所述第一源极与所述公共电极线部分交叠，在所述公共电极线与第一源极交叠的区域形成有深浅孔，所述深浅孔包括穿越所述钝化层及栅极绝缘层并暴露出所述公共电极线的一部分的深孔，穿越所述深孔一侧的钝化层及部分栅极绝缘层并与所述深孔连通的第一浅孔，穿越所述第一浅孔远离所述深孔的一侧的钝化层且与第一浅孔连通并暴露出第一源极的一部分的第二浅孔；
所述浮置电极通过所述深浅孔电性连接所述第一源极和公共电极线。
所述第一金属层还包括间隔设置的第二栅极和第三栅极以及电性连接第一栅极、第二栅极及第三栅极的栅极线，所述公共电极线与所述第二栅极、第三栅极及栅极线间隔；
所述第二金属层还包括对应所述第二栅极设置且相互间隔的第二源极和第二漏极、对应所述第三栅极设置且相互间隔的第三源极和第三漏极以及电性连接所述第二源极和第三源极的源极线，所述第二漏极与所述第一漏极电性连接，所述第三漏极电性连接透明金属层。
所述第二源极与所述公共电极线部分交叠形成第一存储电容，所述第三源极与所述公共电极线部分交叠形成第二存储电容。
所述透明金属层还包括间隔分布的主区像素电极及次区像素电极，所述浮置电极与所述主区像素电极及次区像素电极均间隔，所述主区像素电极电性连接第三漏极，所述次区像素电极电性连接第二漏极。
所述主区像素电极及次区像素电极均为“米”字型电极。
本发明还提供一种像素电路结构的制作方法，包括如下步骤：
步骤S1、提供一衬底基板，在所述衬底基板上形成第一金属层，并在所述第一金属层及衬底基板上形成栅极绝缘层；所述第一金属层包括第一栅极及与所述第一栅极间隔设置的公共电极线；
步骤S2、在所述栅极绝缘层上形成依次层叠的半导体薄膜、第二金属薄膜及第一光阻薄膜；
步骤S3、通过一道光罩制程对所述第一光阻薄膜进行曝光及显影，形成位于待形成第一源极和第一漏极的区域上的第一光阻段以及位于待形成第一浅孔的区域上的第二光阻段，所述第一光阻段的厚度大于第二光阻段；
步骤S4、以所述第一光阻段和第二光阻段为遮挡，对所述半导体薄膜及第二金属薄膜进行蚀刻，去除未被第一光阻段和第二光阻段遮挡的区域的半导体薄膜及第二金属薄膜；
步骤S5、去除第二光阻段并减薄第一光阻段，以剩余的第一光阻段为遮挡，对第二金属薄膜进行蚀刻，去除未被第一光阻段遮挡的区域的第二金属薄膜，形成第二金属层，所述第二金属层包括对应所述第一栅极设置且相互间隔的第一源极和第一漏极，所述第一源极与所述公共电极线部分交叠；
步骤S6、去除剩余的第一光阻段，在所述栅极绝缘层、第二金属层及半导体薄膜上形成钝化层，在所述钝化层上形成第二光阻薄膜；
步骤S7、通过一道光罩对第二光阻薄膜进行曝光和显影，去除待形成深浅孔的区域上的第二光阻薄膜，以剩余所述第二光阻薄膜为遮挡对钝化层、半导体薄膜及栅极绝缘层进行蚀刻，形成穿越所述钝化层及栅极绝缘层并暴露出所述公共电极线的一部分的深孔、穿越所述深孔一侧的钝化层及部分栅极绝缘层并与所述深孔连通的第一浅孔以及穿越所述第一浅孔远离所述深孔的一侧的钝化层且与第一浅孔连通并暴露出第一源极的一部分的第二浅孔，所述深孔、第一浅孔及第二浅孔共同形成深浅孔；
步骤S8、在所述钝化层及深浅孔上形成透明金属层，所述透明金属层包括浮置电极，所述浮置电极通过所述深浅孔电性连接所述第一源极和公共电极线。
所述步骤S1具体包括：在所述衬底基板上形成第一金属薄膜，并通过一道光罩制程图案化所述第一金属薄膜形成第一金属层，所述第一金属层还间隔设置的第二栅极和第三栅极以及电性连接第一栅极、第二栅极及第三栅极的栅极线，所述公共电极线与所述第二栅极、第三栅极及栅极线间隔；
所述步骤S3中第一光阻段还形成于待形成第二源极、第二漏极、第三源极、第三漏极及源极线的区域；所述步骤S5中形成的第二金属层还包括对应所述第二栅极设置且相互间隔的第二源极和第二漏极、对应所述第三栅极设置且相互间隔的第三源极和第三漏极以及电性连接所述第二源极和第三源极的源极线，所述第二漏极与所述第一漏极电性连接，所述第三漏极电性连接透明金属层。
所述第二源极与所述公共电极线部分交叠形成第一存储电容，所述第三源极与所述公共电极线部分交叠形成第二存储电容。
所述步骤S8中具体包括：在在所述钝化层及深浅孔上形成透明金属薄膜，并通过一道光罩图案化所述透明金属薄膜，形成透明金属层；所述透明金属层还包括间隔分布的主区像素电极及次区像素电极，所述浮置电极与所述主区像素电极及次区像素电极均间隔，所述主区像素电极电性连接第三漏极，所述次区像素电极电性连接第二漏极。
所述主区像素电极及次区像素电极均为“米”字型电极。
本发明的有益效果：本发明提供一种像素电路结构，包括：衬底基板、设于所述衬底基板上的第一金属层、设于所述第一金属层及衬底基板上的栅极绝缘层、设于所述栅极绝缘层上的半导体层、设于所述半导体层上的第二金属层、设于所述第二金属层和半导体层上的钝化层以及设于所述钝化层上的透明金属层；所述第一金属层包括第一栅极及与所述第一栅极间隔设置的公共电极线；所述第二金属层包括对应所述第一栅极设置且相互间隔的第一源极和第一漏极；所述透明金属层包括浮置电极；所述第一源极与所述公共电极线部分交叠，在所述公共电极线与第一源极交叠的区域形成有深浅孔，所述浮置电极通过所述深浅孔电性连接所述第一源极和公共电极线，所述深浅孔为具有依次连通的深孔、第一浅孔和第二浅孔的三层结构，能够防止浮置电极在深浅孔中出现断线，避免显示不良。本发明还提供一种像素电路结构的制作方法，能够防止浮置电极在深浅孔中出现断线，避免显示不良。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为现有的深浅孔的结构示意图；
图2为本发明的像素电路结构的示意图；
图3为本发明的像素电路结构的制作方法的步骤S1和步骤S2的示意图；
图4为本发明的像素电路结构的制作方法的步骤S3的示意图；
图5为本发明的像素电路结构的制作方法的步骤S4的示意图；
图6为本发明的像素电路结构的制作方法的步骤S5的示意图；
图7为本发明的像素电路结构的制作方法的步骤S6的示意图；
图8为本发明的像素电路结构的制作方法的步骤S7的示意图；
图9为本发明的像素电路结构的制作方法的步骤S8的示意图暨本发明的像素电路结构中深浅孔的结构示意图；
图10为本发明的像素电路结构的等效电路图；
图11为本发明的像素电路结构的制作方法的流程图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图2及图9，本发明提供一种像素电路结构，包括：衬底基板10、设于所述衬底基板10上的第一金属层20、设于所述第一金属层20及衬底基板10上的栅极绝缘层30、设于所述栅极绝缘层30上的半导体层40、设于所述半导体层40上的第二金属层50、设于所述第二金属层50和半导体层40上的钝化层70以及设于所述钝化层70上的透明金属层80；
所述第一金属层20包括第一栅极21及与所述第一栅极21间隔设置的公共电极线22；所述第二金属层50包括对应所述第一栅极21设置且相互间隔的第一源极51和第一漏极52；所述透明金属层80包括浮置电极81；
所述第一源极51与所述公共电极线22部分交叠，在所述公共电极线22与第一源极51交叠的区域形成有深浅孔100，所述深浅孔100包括穿越所述钝化层70及栅极绝缘层30并暴露出所述公共电极线22的一部分的深孔101、穿越所述深孔101一侧的钝化层70及部分栅极绝缘层30并与所述深孔101连通的第一浅孔102及穿越所述第一浅孔102远离所述深孔101的一侧的钝化层70且与第一浅孔102连通并暴露出第一源极51的一部分的第二浅孔103；
所述浮置电极81通过所述深浅孔100电性连接所述第一源极51和公共电极线22。
具体地，所述第一金属层20还包括间隔设置的第二栅极23和第三栅极24以及电性连接第一栅极21、第二栅极23及第三栅极24的栅极线25，所述公共电极线22与所述第二栅极23、第三栅极24及栅极线25间隔；
所述第二金属层50还包括对应所述第二栅极23设置且相互间隔的第二源极53和第二漏极54、对应所述第三栅极24设置且相互间隔的第三源极55和第三漏极56以及电性连接所述第二源极53和第三源极55的源极线57，所述第二漏极54与所述第一漏极52电性连接，所述第三漏极56电性连接透明金属层80。
进一步地，所述半导体层40设于所述第二金属层50的下方、第一源极51和第一漏极52之间的第一沟道区、第二源极53和第二漏极54之间的第二沟道区以及第三源极55和第三漏极56之间的第三沟道区。
具体地，所述透明金属层80还包括间隔分布的主区像素电极82及次区像素电极83，所述浮置电极81与所述主区像素电极82及次区像素电极83均间隔，所述主区像素电极82电性连接第三漏极56，所述次区像素电极83电性连接第二漏极54。
具体地，所述主区像素电极82及次区像素电极83均为“米”字型电极。
进一步地，所述主区像素电极82通过一穿越钝化层70的第一过孔91与第三漏极56电性连接，所述次区像素电极83通过一穿越钝化层70的第二过孔92与第二漏极54电性连接。
优选地，所述衬底基板10为玻璃基板，第一金属层20及第二金属层50的材料为钼、钛、铝及铜中的一种或多种的组合，所述栅极绝缘层30和钝化层70的材料为氧化硅和氮化硅中的一种或多种的组合，所述半导体层40的材料为非晶硅，所述透明金属层80的材料为氧化铟锡。
如图10所示，所述第一栅极21、第一源极51和第一漏极52形成第一薄膜晶体管T1，第二栅极23、第二源极53和第二漏极54形成第二薄膜晶体管T2，第三栅极24、第二源极53和第二漏极54形成第三薄膜晶体管T3，所述第二源极53与所述公共电极线22部分交叠形成第一存储电容C1，所述第三源极55与所述公共电极线22部分交叠形成第二存储电容C2，从最终形成如图10所示的具有电荷共享功能的像素驱动电路，驱动时，可通过第一薄膜晶体管T1下拉次区像素电极83的电位，从而使得主区像素电极82和次区像素电极83具有不同的电位，形成八畴结构，以扩大液晶显示面板的视角。
本发明的像素驱动电路结构中，设置所述深浅孔100包括穿越所述钝化层70及栅极绝缘层30并暴露出所述公共电极线22的一部分的深孔101，穿越所述深孔101一侧的钝化层70及部分栅极绝缘层30并与所述深孔101连通的第一浅孔102，穿越所述第一浅孔102远离所述深孔101的一侧的钝化层70且与第一浅孔102连通并暴露出第一源极51的一部分的第二浅孔103，通过设置具有深孔101、第一浅孔102及第二浅孔103的三级深浅孔，能够降低浮置电极81的爬坡角度，防止浮置电极81在深浅孔100中出现断线，避免显示不良。
如图11所示，本发明还提供一种像素电路结构的制作方法，包括如下步骤：
步骤S1、如图3所示，提供一衬底基板10，在所述衬底基板10上形成第一金属层20，并在所述第一金属层20及衬底基板10上形成栅极绝缘层30；所述第一金属层20包括第一栅极21及与所述第一栅极21间隔设置的公共电极线22。
具体地，所述步骤S1具体包括：在所述衬底基板10上形成第一金属薄膜，并通过一道光罩制程图案化所述第一金属薄膜形成第一金属层20，所述第一金属层20还间隔设置的第二栅极23和第三栅极24以及电性连接第一栅极21、第二栅极23及第三栅极24的栅极线25，所述公共电极线22与所述第二栅极23、第三栅极24及栅极线25间隔。
步骤S2、如图3所示，在所述栅极绝缘层30上形成依次层叠的半导体薄膜400、第二金属薄膜500及第一光阻薄膜600。
步骤S3、如图4所示，通过一道光罩制程对所述第一光阻薄膜600进行曝光及显影，形成位于待形成第一源极51和第一漏极52的区域上的第一光阻段601以及位于待形成第一浅孔102的区域上的第二光阻段602，所述第一光阻段601的厚度大于第二光阻段602。
具体地，所述步骤S3中第一光阻段601还形成于待形成第二源极53、第二漏极54、第三源极55、第三漏极56及源极线57的区域。
进一步地，所述第二光阻段602还形成于待形成第一源极51和第一漏极52之间的第一沟道区、待形成第二源极53和第二漏极54之间的第二沟道区以及待形成第三源极55和第三漏极56之间的第三沟道区。
步骤S4、如图5所示，以所述第一光阻段601和第二光阻段602为遮挡，对所述半导体薄膜400及第二金属薄膜500进行蚀刻，去除未被第一光阻段601和第二光阻段602遮挡的区域的半导体薄膜400及第二金属薄膜500。
具体地，所述步骤S4中去除的半导体薄膜400及第二金属薄膜500为除位于待形成第一源极51、第一漏极52、第二源极53、第二漏极54第三源极55、第三漏极56、栅极线57、第一沟道区、第二沟道区、第三沟道区及第一浅孔102的区域以外的半导体薄膜400及第二金属薄膜500。
步骤S5、如图6所示，去除第二光阻段602并减薄第一光阻段601，以剩余的第一光阻段601为遮挡，对第二金属薄膜500进行蚀刻，去除未被第一光阻段601遮挡的区域的第二金属薄膜500，形成第二金属层50，所述第二金属层50包括对应所述第一栅极21设置且相互间隔的第一源极51和第一漏极52，所述第一源极51与所述公共电极线22部分交叠。
具体地，所述步骤S5中去除的第二金属薄膜500为待形成位于第一沟道区、第二沟道区、第三沟道区及第一浅孔102的区域上的第二金属薄膜500。
具体地，所述步骤S5中形成的第二金属层50还包括对应所述第二栅极23设置且相互间隔的第二源极53和第二漏极54、对应所述第三栅极24设置且相互间隔的第三源极55和第三漏极56以及电性连接所述第二源极53和第三源极55的源极线57，所述第二漏极54与所述第一漏极52电性连接，所述第三漏极56电性连接透明金属层80。
步骤S6、如图7所示，去除剩余的第一光阻段601，在所述栅极绝缘层30、第二金属层50及半导体薄膜400上形成钝化层70，在所述钝化层70上形成第二光阻薄膜700。
步骤S7、如图8所示，通过一道光罩对第二光阻薄膜700进行曝光和显影，去除待形成深浅孔100的区域上的第二光阻薄膜700，以剩余所述第二光阻薄膜700为遮挡对钝化层70、半导体薄膜400及栅极绝缘层30进行蚀刻，形成穿越所述钝化层70及栅极绝缘层30并暴露出所述公共电极线22的一部分的深孔101、穿越所述深孔101一侧的钝化层70及部分栅极绝缘层30并与所述深孔101连通的第一浅孔102以及穿越所述第一浅孔102远离所述深孔101的一侧的钝化层70且与第一浅孔102连通并暴露出第一源极51的一部分的第二浅孔103，所述深孔101、第一浅孔102及第二浅孔103共同形成深浅孔100。
具体地，所述步骤S7中还去除待形成第一过孔91和第二过孔92的区域上的第二金属薄膜500，所述步骤S7还形成穿越所述钝化层70并暴露出第三漏极56的一部分的第一过孔91以及穿越所述钝化层70并暴露出第二漏极54的一部分的第二过孔92。
步骤S8、如图9所示，在所述钝化层70及深浅孔100上形成透明金属层80，所述透明金属层80包括浮置电极81，所述浮置电极81通过所述深浅孔100电性连接所述第一源极51和公共电极线22。
具体地，所述步骤S8中具体包括：在在所述钝化层70及深浅孔100上形成透明金属薄膜，并通过一道光罩图案化所述透明金属薄膜，形成透明金属层80；所述透明金属层80还包括间隔分布的主区像素电极82及次区像素电极83，所述浮置电极81与所述主区像素电极82及次区像素电极83均间隔，所述主区像素电极82电性连接第三漏极56，所述次区像素电极83电性连接第二漏极54。
进一步地，所述主区像素电极82通过一穿越钝化层70的第一过孔91与第三漏极56电性连接，所述次区像素电极83通过一穿越钝化层70的第二过孔92与第二漏极54电性连接。
需要说明的是，如图8所示，由于在待形成第一浅孔102的区域在蚀刻前存在半导体薄膜400，因此在蚀刻过程中，第一浅孔102的区域的蚀刻速度会比深孔101所在的区域更慢，蚀刻完成之后，如图9所示，第一浅孔102的底部的栅极绝缘层30并未被完全去除，而是保留了一部分，从而使得第一浅孔102相比于深孔101形成一个台阶，而第二浅孔101的区域在蚀刻到第一源极52之后则无法继续蚀刻，从而形成一个相比于第一浅孔102更浅的第二浅孔103，通过三级深浅孔的设置，既可以避免在蚀刻过程中第一源极52下方出现底切，还可以避免浮置电极81的爬坡角度过大引起断线，有效保证显示面板的稳定性。
值得一提的是，本发明的像素电路结构的制作方法，能够通过四道光罩制程即可完成制作，无需额外增加光罩数量，其中制作第二金属层50和半导体层40的光罩为半色调光罩或灰阶光罩。
优选地，所述衬底基板10为玻璃基板，第一金属层20及第二金属层50的材料为钼、钛、铝及铜中的一种或多种的组合，所述栅极绝缘层30和钝化层70的材料为氧化硅和氮化硅中的一种或多种的组合，所述半导体层40的材料为非晶硅，所述透明金属层80的材料为氧化铟锡。
如图10所示，所述第一栅极21、第一源极51和第一漏极52形成第一薄膜晶体管T1，第二栅极23、第二源极53和第二漏极54形成第二薄膜晶体管T2，第三栅极24、第二源极53和第二漏极54形成第三薄膜晶体管T3，所述第二源极53与所述公共电极线22部分交叠形成第一存储电容C1，所述第三源极55与所述公共电极线22部分交叠形成第二存储电容C2，从最终形成如图10所示的具有电荷共享功能的像素驱动电路，驱动时，可通过第一薄膜晶体管T1下拉次区像素电极83的电位，从而使得主区像素电极82和次区像素电极83具有不同的电位，形成八畴结构，以扩大液晶显示面板的视角。
本发明的像素驱动电路结构中，设置所述深浅孔100包括穿越所述钝化层70及栅极绝缘层30并暴露出所述公共电极线22的一部分的深孔101，穿越所述深孔101一侧的钝化层70及部分栅极绝缘层30并与所述深孔101连通的第一浅孔102，穿越所述第一浅孔102远离所述深孔101的一侧的钝化层70且与第一浅孔102连通并暴露出第一源极51的一部分的第二浅孔103，通过设置具有深孔101、第一浅孔102及第二浅孔103的三级深浅孔，能够降低浮置电极81的爬坡角度，防止浮置电极81在深浅孔100中出现断线，避免显示不良。
综上所述，本发明提供一种像素电路结构，包括：衬底基板、设于所述衬底基板上的第一金属层、设于所述第一金属层及衬底基板上的栅极绝缘层、设于所述栅极绝缘层上的半导体层、设于所述半导体层上的第二金属层、设于所述第二金属层和半导体层上的钝化层以及设于所述钝化层上的透明金属层；所述第一金属层包括第一栅极及与所述第一栅极间隔设置的公共电极线；所述第二金属层包括对应所述第一栅极设置且相互间隔的第一源极和第一漏极；所述透明金属层包括浮置电极；所述第一源极与所述公共电极线部分交叠，在所述公共电极线与第一源极交叠的区域形成有深浅孔，所述浮置电极通过所述深浅孔电性连接所述第一源极和公共电极线，所述深浅孔为具有依次连通的深孔、第一浅孔和第二浅孔的三层结构，能够防止浮置电极在深浅孔中出现断线，避免显示不良。本发明还提供一种像素电路结构的制作方法，能够防止浮置电极在深浅孔中出现断线，避免显示不良。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。
Claims (10)
1.一种像素电路结构，其特征在于，包括：衬底基板(10)、设于所述衬底基板(10)上的第一金属层(20)、设于所述第一金属层(20)及衬底基板(10)上的栅极绝缘层(30)、设于所述栅极绝缘层(30)上的半导体层(40)、设于所述半导体层(40)上的第二金属层(50)、设于所述第二金属层(50)和半导体层(40)上的钝化层(70)以及设于所述钝化层(70)上的透明金属层(80)；
所述第一金属层(20)包括第一栅极(21)及与所述第一栅极(21)间隔设置的公共电极线(22)；所述第二金属层(50)包括对应所述第一栅极(21)设置且相互间隔的第一源极(51)和第一漏极(52)；所述透明金属层(80)包括浮置电极(81)；
所述第一源极(51)与所述公共电极线(22)部分交叠，在所述公共电极线(22)与第一源极(51)交叠的区域形成有深浅孔(100)，所述深浅孔(100)包括穿越所述钝化层(70)及栅极绝缘层(30)并暴露出所述公共电极线(22)的一部分的深孔(101)、穿越所述深孔(101)一侧的钝化层(70)及部分栅极绝缘层(30)并与所述深孔(101)连通的第一浅孔(102)及穿越所述第一浅孔(102)远离所述深孔(101)的一侧的钝化层(70)且与第一浅孔(102)连通并暴露出第一源极(51)的一部分的第二浅孔(103)；
所述浮置电极(81)通过所述深浅孔(100)电性连接所述第一源极(51)和公共电极线(22)。
2.如权利要求1所述的像素电路结构，其特征在于，所述第一金属层(20)还包括间隔设置的第二栅极(23)和第三栅极(24)以及电性连接第一栅极(21)、第二栅极(23)及第三栅极(24)的栅极线(25)，所述公共电极线(22)与所述第二栅极(23)、第三栅极(24)及栅极线(25)间隔；
所述第二金属层(50)还包括对应所述第二栅极(23)设置且相互间隔的第二源极(53)和第二漏极(54)、对应所述第三栅极(24)设置且相互间隔的第三源极(55)和第三漏极(56)以及电性连接所述第二源极(53)和第三源极(55)的源极线(57)，所述第二漏极(54)与所述第一漏极(52)电性连接，所述第三漏极(56)电性连接透明金属层(80)。
3.如权利要求2所述的像素电路结构，其特征在于，所述第二源极(53)与所述公共电极线(22)部分交叠形成第一存储电容(C1)，所述第三源极(55)与所述公共电极线(22)部分交叠形成第二存储电容(C2)。
4.如权利要求2所述的像素电路结构，其特征在于，所述透明金属层(80)还包括间隔分布的主区像素电极(82)及次区像素电极(83)，所述浮置电极(81)与所述主区像素电极(82)及次区像素电极(83)均间隔，所述主区像素电极(82)电性连接第三漏极(56)，所述次区像素电极(83)电性连接第二漏极(54)。
5.如权利要求4所述的像素电路结构，其特征在于，所述主区像素电极(82)及次区像素电极(83)均为“米”字型电极。
6.一种像素电路结构的制作方法，其特征在于，包括如下步骤：
步骤S1、提供一衬底基板(10)，在所述衬底基板(10)上形成第一金属层(20)，并在所述第一金属层(20)及衬底基板(10)上形成栅极绝缘层(30)；所述第一金属层(20)包括第一栅极(21)及与所述第一栅极(21)间隔设置的公共电极线(22)；
步骤S2、在所述栅极绝缘层(30)上形成依次层叠的半导体薄膜(400)、第二金属薄膜(500)及第一光阻薄膜(600)；
步骤S3、通过一道光罩制程对所述第一光阻薄膜(600)进行曝光及显影，形成位于待形成第一源极(51)和第一漏极(52)的区域上的第一光阻段(601)以及位于待形成第一浅孔(102)的区域上的第二光阻段(602)，所述第一光阻段(601)的厚度大于第二光阻段(602)；
步骤S4、以所述第一光阻段(601)和第二光阻段(602)为遮挡，对所述半导体薄膜(400)及第二金属薄膜(500)进行蚀刻，去除未被第一光阻段(601)和第二光阻段(602)遮挡的区域的半导体薄膜(400)及第二金属薄膜(500)；
步骤S5、去除第二光阻段(602)并减薄第一光阻段(601)，以剩余的第一光阻段(601)为遮挡，对第二金属薄膜(500)进行蚀刻，去除未被第一光阻段(601)遮挡的区域的第二金属薄膜(500)，形成第二金属层(50)，所述第二金属层(50)包括对应所述第一栅极(21)设置且相互间隔的第一源极(51)和第一漏极(52)，所述第一源极(51)与所述公共电极线(22)部分交叠；
步骤S6、去除剩余的第一光阻段(601)，在所述栅极绝缘层(30)、第二金属层(50)及半导体薄膜(400)上形成钝化层(70)，在所述钝化层(70)上形成第二光阻薄膜(700)；
步骤S7、通过一道光罩对第二光阻薄膜(700)进行曝光和显影，去除待形成深浅孔(100)的区域上的第二光阻薄膜(700)，以剩余所述第二光阻薄膜(700)为遮挡对钝化层(70)、半导体薄膜(400)及栅极绝缘层(30)进行蚀刻，形成穿越所述钝化层(70)及栅极绝缘层(30)并暴露出所述公共电极线(22)的一部分的深孔(101)、穿越所述深孔(101)一侧的钝化层(70)及部分栅极绝缘层(30)并与所述深孔(101)连通的第一浅孔(102)以及穿越所述第一浅孔(102)远离所述深孔(101)的一侧的钝化层(70)且与第一浅孔(102)连通并暴露出第一源极(51)的一部分的第二浅孔(103)，所述深孔(101)、第一浅孔(102)及第二浅孔(103)共同形成深浅孔(100)；
步骤S8、在所述钝化层(70)及深浅孔(100)上形成透明金属层(80)，所述透明金属层(80)包括浮置电极(81)，所述浮置电极(81)通过所述深浅孔(100)电性连接所述第一源极(51)和公共电极线(22)。
7.如权利要求6所述的像素电路结构的制作方法，其特征在于，所述步骤S1具体包括：在所述衬底基板(10)上形成第一金属薄膜，并通过一道光罩制程图案化所述第一金属薄膜形成第一金属层(20)，所述第一金属层(20)还间隔设置的第二栅极(23)和第三栅极(24)以及电性连接第一栅极(21)、第二栅极(23)及第三栅极(24)的栅极线(25)，所述公共电极线(22)与所述第二栅极(23)、第三栅极(24)及栅极线(25)间隔；
所述步骤S3中第一光阻段(601)还形成于待形成第二源极(53)、第二漏极(54)、第三源极(55)、第三漏极(56)及源极线(57)的区域；所述步骤S5中形成的第二金属层(50)还包括对应所述第二栅极(23)设置且相互间隔的第二源极(53)和第二漏极(54)、对应所述第三栅极(24)设置且相互间隔的第三源极(55)和第三漏极(56)以及电性连接所述第二源极(53)和第三源极(55)的源极线(57)，所述第二漏极(54)与所述第一漏极(52)电性连接，所述第三漏极(56)电性连接透明金属层(80)。
8.如权利要求7所述的像素电路结构的制作方法，其特征在于，所述第二源极(53)与所述公共电极线(22)部分交叠形成第一存储电容(C1)，所述第三源极(55)与所述公共电极线(22)部分交叠形成第二存储电容(C2)。
9.如权利要求7所述的像素电路结构的制作方法，其特征在于，所述步骤S8中具体包括：在在所述钝化层(70)及深浅孔(100)上形成透明金属薄膜，并通过一道光罩图案化所述透明金属薄膜，形成透明金属层(80)；所述透明金属层(80)还包括间隔分布的主区像素电极(82)及次区像素电极(83)，所述浮置电极(81)与所述主区像素电极(82)及次区像素电极(83)均间隔，所述主区像素电极(82)电性连接第三漏极(56)，所述次区像素电极(83)电性连接第二漏极(54)。
10.如权利要求9所述的像素电路结构的制作方法，其特征在于，所述主区像素电极(82)及次区像素电极(83)均为“米”字型电极。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811585455.9A CN109459894A (zh) | 2018-12-24 | 2018-12-24 | 像素电极结构及其制作方法 |
| PCT/CN2019/075595 WO2020133651A1 (zh) | 2018-12-24 | 2019-02-20 | 像素电极结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811585455.9A CN109459894A (zh) | 2018-12-24 | 2018-12-24 | 像素电极结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109459894A true CN109459894A (zh) | 2019-03-12 |
Family
ID=65614590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811585455.9A Pending CN109459894A (zh) | 2018-12-24 | 2018-12-24 | 像素电极结构及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN109459894A (zh) |
| WO (1) | WO2020133651A1 (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110335872A (zh) * | 2019-06-21 | 2019-10-15 | 深圳市华星光电半导体显示技术有限公司 | 一种阵列基板及其制备方法 |
| CN110941124A (zh) * | 2019-12-02 | 2020-03-31 | Tcl华星光电技术有限公司 | 一种阵列基板、阵列基板制程方法及显示面板 |
| CN111244116A (zh) * | 2020-03-23 | 2020-06-05 | 京东方科技集团股份有限公司 | 半过孔结构及其制造方法、阵列基板、显示面板 |
| CN111443532A (zh) * | 2020-04-21 | 2020-07-24 | Tcl华星光电技术有限公司 | 液晶显示面板及显示装置 |
| WO2021120311A1 (zh) * | 2019-12-17 | 2021-06-24 | Tcl华星光电技术有限公司 | 一种阵列基板、显示面板及阵列基板的制造方法 |
| WO2021164060A1 (zh) * | 2020-02-21 | 2021-08-26 | Tcl华星光电技术有限公司 | 像素结构、像素电路及显示面板 |
| CN115132948A (zh) * | 2022-06-30 | 2022-09-30 | 武汉华星光电半导体显示技术有限公司 | 显示面板和电子装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105679714A (zh) * | 2016-01-27 | 2016-06-15 | 深圳市华星光电技术有限公司 | 阵列基板及其制作方法 |
| US20170138725A1 (en) * | 2014-06-30 | 2017-05-18 | Hitachi High-Technologies Corporation | Pattern measurement method and pattern measurement device |
| CN107315289A (zh) * | 2017-08-21 | 2017-11-03 | 深圳市华星光电技术有限公司 | 一种阵列基板 |
| CN108873514A (zh) * | 2018-06-11 | 2018-11-23 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及其制作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9230994B2 (en) * | 2010-09-15 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP6171308B2 (ja) * | 2012-10-31 | 2017-08-02 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の製造方法、及び電子機器 |
| CN108649016B (zh) * | 2018-05-09 | 2020-11-24 | 深圳市华星光电技术有限公司 | 阵列基板的制作方法 |
-
2018
- 2018-12-24 CN CN201811585455.9A patent/CN109459894A/zh active Pending
-
2019
- 2019-02-20 WO PCT/CN2019/075595 patent/WO2020133651A1/zh active Application Filing
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170138725A1 (en) * | 2014-06-30 | 2017-05-18 | Hitachi High-Technologies Corporation | Pattern measurement method and pattern measurement device |
| CN105679714A (zh) * | 2016-01-27 | 2016-06-15 | 深圳市华星光电技术有限公司 | 阵列基板及其制作方法 |
| CN107315289A (zh) * | 2017-08-21 | 2017-11-03 | 深圳市华星光电技术有限公司 | 一种阵列基板 |
| CN108873514A (zh) * | 2018-06-11 | 2018-11-23 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及其制作方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110335872A (zh) * | 2019-06-21 | 2019-10-15 | 深圳市华星光电半导体显示技术有限公司 | 一种阵列基板及其制备方法 |
| WO2020253031A1 (zh) * | 2019-06-21 | 2020-12-24 | 深圳市华星光电半导体显示技术有限公司 | 一种阵列基板及其制备方法 |
| US11444105B2 (en) | 2019-06-21 | 2022-09-13 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Array substrate and manufacturing method thereof |
| CN110941124A (zh) * | 2019-12-02 | 2020-03-31 | Tcl华星光电技术有限公司 | 一种阵列基板、阵列基板制程方法及显示面板 |
| CN110941124B (zh) * | 2019-12-02 | 2021-06-01 | Tcl华星光电技术有限公司 | 一种阵列基板、阵列基板制程方法及显示面板 |
| WO2021120311A1 (zh) * | 2019-12-17 | 2021-06-24 | Tcl华星光电技术有限公司 | 一种阵列基板、显示面板及阵列基板的制造方法 |
| WO2021164060A1 (zh) * | 2020-02-21 | 2021-08-26 | Tcl华星光电技术有限公司 | 像素结构、像素电路及显示面板 |
| CN111244116A (zh) * | 2020-03-23 | 2020-06-05 | 京东方科技集团股份有限公司 | 半过孔结构及其制造方法、阵列基板、显示面板 |
| CN111244116B (zh) * | 2020-03-23 | 2022-06-28 | 京东方科技集团股份有限公司 | 半过孔结构及其制造方法、阵列基板、显示面板 |
| CN111443532A (zh) * | 2020-04-21 | 2020-07-24 | Tcl华星光电技术有限公司 | 液晶显示面板及显示装置 |
| CN115132948A (zh) * | 2022-06-30 | 2022-09-30 | 武汉华星光电半导体显示技术有限公司 | 显示面板和电子装置 |
| CN115132948B (zh) * | 2022-06-30 | 2024-02-27 | 武汉华星光电半导体显示技术有限公司 | 显示面板和电子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020133651A1 (zh) | 2020-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109459894A (zh) | 像素电极结构及其制作方法 | |
| CN105161505B (zh) | 一种阵列基板及其制作方法、显示面板 | |
| CN103946742B (zh) | 半导体装置、显示装置和半导体装置的制造方法 | |
| KR101048927B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR101253497B1 (ko) | 액정표시장치용 어레이 기판의 제조방법 | |
| US9946122B2 (en) | Liquid crystal display device and method for manufacturing a same | |
| JP2009025788A (ja) | 液晶表示装置用アレイ基板及びその製造方法 | |
| CN102445802A (zh) | 用于液晶显示装置的阵列基板及其制造方法 | |
| CN107104077B (zh) | Tft阵列基板的制作方法 | |
| JP2005010806A (ja) | 液晶表示装置の製造方法及び液晶表示装置 | |
| CN103500730B (zh) | 一种阵列基板及其制作方法、显示装置 | |
| CN108107637A (zh) | 一种薄膜晶体管液晶显示器阵列基板及其制作方法 | |
| KR20150079089A (ko) | 액정 디스플레이 패널 및 이의 제조 방법 | |
| US7768590B2 (en) | Production method of active matrix substrate, active matrix substrate, and liquid crystal display device | |
| CN104392990B (zh) | 一种阵列基板及显示装置 | |
| CN109494257A (zh) | 一种薄膜晶体管及其制造方法、阵列基板、显示装置 | |
| CN107561804A (zh) | 阵列基板及其制作方法与液晶显示装置 | |
| CN106206618A (zh) | 阵列基板及其制作方法和液晶显示装置 | |
| CN101615594A (zh) | 薄膜晶体管阵列基板的制造方法 | |
| CN103869561A (zh) | 具有双连接结构的液晶显示装置及其制造方法 | |
| CN103165530A (zh) | Tft阵列基板及其制造方法、显示装置 | |
| CN103943564B (zh) | 一种tft阵列基板及其制作方法、显示面板 | |
| CN100492147C (zh) | 液晶显示装置及其制造方法 | |
| CN107247376B (zh) | Tft基板的制作方法及液晶显示装置的制作方法 | |
| CN103941448B (zh) | 一种薄膜晶体管阵列基板及其制备方法、液晶显示器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190312 |