CN109326583A - 一种在集成电路中集成复合型多晶硅电阻的方法 - Google Patents

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Abstract

本发明涉及一种在集成电路中集成复合型多晶硅电阻的方法，通过在器件场氧化层上方生长的多晶硅层进行超高阻离子注入获得超高阻多晶硅电阻，在超高阻多晶硅电阻内再次进行高阻离子注入获得高阻多晶硅电阻，在超高阻多晶硅电阻内通过炉管扩散掺杂离子获得低阻多晶硅电阻，并在最后通过离子注入形成源极和漏极的同时，也注入在局部超高阻多晶硅电阻内，形成中阻多晶硅电阻，获得四种不同阻值的多晶硅电阻，从而极大便利了电路设计工程师的设计，大幅提升低阻值电阻器的电阻精度，缩减超高阻电阻器的芯片占用面积，降低芯片制作成本。

Description

一种在集成电路中集成复合型多晶硅电阻的方法
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种在集成电路中集成复合型多晶硅电阻的方法。
背景技术
电阻在电子产品中是最常用的器件之一，电阻可以在电路中用作分压器、分流器和负载电阻。电阻与电容器一起可以组成滤波器及延时电路；在电源电路或控制电路中用作取样电阻，在半导体管电路中用作偏置电阻确定工作点；使用特殊性质的电阻如压敏电阻、热敏电阻实现防浪涌电压、抑制冲击电流，实现过温保护等。
多晶硅电阻相比较扩散电阻具有极好的温度稳定性，在集成电路中被广泛采用。通用的多晶硅电阻的方块电阻的阻值通常在千欧级别，常见在1000-5000Ω/□之间。现在芯片代工厂能够提供的多晶硅电阻的方块电阻的阻值单一，使得在设计电阻值大的电阻器的时候所需的电阻条的长度较长，将占用极大的芯片面积，大幅提升芯片的制造成本；而在设计电阻值很小的电阻器的时候，所需的电阻条的长度又太短，电阻精度误差极大，不能达到电路的精度要求。
发明内容
本发明提供一种在集成电路中集成复合型多晶硅电阻的方法，在集成电路中同时制作多种阻值量级的多晶硅电阻，使得在设计电阻器时可以根据电阻器的阻值选择不同量级的多晶硅电阻，提高电阻器的电阻精度，减小芯片面积，节省器件制造成本。
本发明在集成电路中集成复合型多晶硅电阻的方法通过如下技术方案来实现，包括：
提供第一导电类型的衬底；
在所述衬底上制作完成器件层；
在所述器件层之上生长场氧化层；
在所述场氧化层之上生长无掺杂的多晶硅层；
对所述多晶硅层进行多次离子掺杂分别形成多个不同阻值的多晶硅电阻。
进一步的，对所述多晶硅层进行多次离子掺杂分别形成多个不同阻值的多晶硅电阻具体包括：
对所述多晶硅层进行超高阻离子注入；
在所述多晶硅层的部分上表面覆盖光刻胶，在未覆盖光刻胶的所述多晶硅层的第一区域进行高阻离子注入，所述高阻离子注入的浓度高于所述超高阻离子注入的浓度；
在所述多晶硅层上表面生长保护氧化层；
对所述保护氧化层进行刻蚀，以暴露所述多晶硅层的第二区域，所述第二区域与所述第一区域不重叠；
对所述第二区域进行炉管扩散掺杂，所述炉管扩散掺杂浓度高于所述高阻离子注入的浓度；
去除剩余的所述保护氧化层；
对所述多晶硅层进行光刻及刻蚀，将所述第一区域、所述第二区域进行分割分别形成高阻多晶硅电阻以及低阻多晶硅电阻，将除所述第一区域和所述第二区域的其它区域进行分割分别形成第三区域和第四区域的超高阻多晶硅电阻；
对所述第三区域的超高阻多晶硅电阻进行源极及漏极的光刻和注入，形成中阻多晶硅电阻。
本发明技术方案通过在器件场氧化层同时制作多种阻值量级的多晶硅电阻，使得在设计电阻器时可以根据电阻器的阻值选择不同量级的多晶硅电阻，提高电阻器的电阻精度，减小芯片面积，节省器件制造成本。
本发明技术方案通过在多晶硅层进行超高阻离子注入获得超高阻多晶硅电阻，在超高阻多晶硅电阻内再次进行高阻离子注入获得高阻多晶硅电阻，在超高阻多晶硅电阻内通过炉管掺杂离子获得低阻多晶硅电阻，并在最后通过离子注入形成源极和漏极的同时，也注入在局部超高阻多晶硅电阻内，形成中阻多晶硅电阻，获得四种不同阻值的多晶硅电阻，从而以较小的额外工艺成本，大幅提升电阻器件的精度，并大幅缩小大阻值电阻的布局面积。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明一些实施例所述的复合型多晶硅制作流程示意图；
图2为本发明另一些实施例提供的在多晶硅层形成4个多晶硅电阻的流程示意图；
图3为在衬底上生长场氧化层和多晶硅层后的结构示意图；
图4为在多晶硅层进行超高阻离子注入后的结构示意图；
图5为在多晶硅层进行高阻离子注入后的结构示意图；
图6为在多晶硅层上形成保护氧化层后的结构示意图；
图7为刻蚀保护氧化层暴露第二区域后的结构示意图；
图8为对第二区域进行离子掺杂后的结构示意图；
图9为去除保护氧化层后的结构示意图；
图10为分割形成高阻多晶硅电阻、低阻多晶硅电阻，以及第三区域和第四区域后的结构示意图；
图11为进行源漏极注入形成中阻多晶硅电阻后的结构示意图；
图12为形成高阻多晶硅电阻、低阻多晶硅电阻、超高阻多晶硅电阻以及中阻多晶硅电阻后的结构示意图。
附图标记说明：
10：衬底及器件层；20：场氧化层；30：多晶硅层；32第一区域；34：第二区域；36：第三区域；38：第四区域；302：高阻多晶硅电阻；304：低阻多晶硅电阻；306：超高阻多晶硅电阻；308：中阻多晶硅电阻；40：光刻胶；50：保护氧化层。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同。在本发明的实施例中，仅介绍涉及多晶硅电阻的工艺，对于制作多晶硅电阻之前的工艺步骤，在此不做介绍，也不做限定。在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
多晶硅，是单质硅的一种形态。熔融的单质硅在过冷条件下凝固时，硅原子以金刚石晶格形态排列成许多晶核，如这些晶核长成晶面取向不同的晶粒，则这些晶粒结合起来，就结晶成多晶硅。多晶硅具有半导体性质，是极为重要的优良半导体材料，微量的杂质即可大大影响其导电性，多晶硅的电阻率随着掺杂浓度的变化可以改变几个数量级，而且未掺杂或轻掺杂多晶硅具有很高的电阻率。
下面将参考附图并结合实施例来详细说明本发明。
如图1所示为本发明一些实施例提供的在器件集成多个电阻值的多晶硅电阻的流程示意图，包括：
S101：提供第一导电类型的衬底。
具体的，所述衬底的材质可以为硅衬底、锗衬底等，衬底的作用主要是起到支撑器件的作用，器件各部分制作在衬底之上，在本实施方式中，主要介绍多晶硅电阻的制作工艺，对集成电路的其它工艺不多做介绍，也不做限定，依据功能和效果制作相应的器件，所述衬底的材质通常优选为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。
S103：在所述衬底上制作完成器件层。
具体的，请参见图3，通过传统工艺在衬底上形成器件层，形成本发明实施例中的衬底及器件层10，包括外延工艺、离子注入工艺、炉管掺杂工艺等，器件层是半导体器件最重要的结构，是半导体器件发挥功能的关键部分。
S105：在所述器件层之上生长场氧化层。
具体的，请参见图3，集成电路芯片上的场氧化20是用来定义器件的有源区，在外延层经过标准清洗液清洗后，置于氧化炉中生长场氧化层，场氧化层20会消耗掉外延层表面的自然氧化层和表面缺陷，有利于后续的器件部分在外延层的新鲜表面上生长。
S107：在所述场氧化层之上生长无掺杂的多晶硅层。
具体的，请参见图3，所述多晶硅层30的厚度通常在1000A-5000A之间，通常采用化学汽相淀积法生长多晶硅层30，即CVD法，由于化学汽相淀积法具有设备简单、生产过程参数易控、多晶硅层性能优良、重复性好、便于大生产等优点，因而在集成电路工艺中得到了广泛应用。本发明实施例的化学汽相淀积法工艺是用机械泵和减压泵将卧式反应室压力降到6.666～66.66Pa。在反应室内，硅片竖直放置在石英舟上，且与气流方向垂直，该工艺装片量大，可生长出质量高、均匀性好的多晶硅层。无掺杂的多晶硅具有很高的电阻率，通常为106～108Ω·cm，而掺杂多晶硅的电阻率则与所掺杂质的种类、浓度和工艺过程有关，掺杂多晶硅膜的电阻率最低约在4×10-4Ω·cm，约为10Ω/□左右。
S109：对所述多晶硅层进行多次离子掺杂分别形成多个不同阻值的多晶硅电阻。
具体的，采用精度高、重复性好的离子注入法或炉管扩散掺杂法对多晶硅层实施掺杂。当掺杂浓度比较低，小于或等于1017cm-3时，多晶硅的电阻率比单晶硅高出4-6个数量级，而载流子浓度则比掺杂浓度低4～5个数量级，而且电阻率随掺杂浓度变化比较缓慢。当掺杂浓度较高，大于或等于1019cm-3时，多晶硅电阻率随掺杂浓度的改变也不太剧烈，趋近于单晶硅，载流子浓度接近于掺杂浓度。而在中间掺杂水平，1017cm-3到1019cm-3时，则是一个电阻率迅速变化的区域，在这个区域，掺杂浓度的轻微增加，将引起电阻率的迅速减小和载流子浓度的迅速增加。我们正是利用高浓度和低浓度掺杂多晶硅层这种特性来制备电阻值变化范围宽的电路元件——电阻。多晶硅中的离子注入射程与单晶硅相同，杂质分布可以用高斯分布来描述，我们做了不同温度下的退火试验，在退火温度超过1000℃时，方块电阻再度降低，其机理为高温度遇火使多晶硅晶粒增大，激活载流子增多，界面陷阱俘获载流子数目和沉积在晶粒间界处的杂质减少以及迁移增大。
本发明实施例的多晶硅电阻是制作在场氧化层上的，这不仅能节省可观的芯片面积，而且电阻的分布电容也减小到几乎为零，这非常有利于电路的高频工作。根据电路的不同要求，可形成P+电阻、P-电阻、高精度的胖电阻和普通瘦电阻等不同阻值不同形状的各种电阻。
本发明技术方案通过在器件场氧化层同时制作多种阻值量级的多晶硅电阻，使得在设计电阻器时可以根据电阻器的阻值选择不同量级的多晶硅电阻，提高电阻器的电阻精度，减小芯片面积，节省器件制造成本。
进一步的，如图2所示为本发明另一些实施例提供的在多晶硅层进行多次离子掺杂分别形成多个不同阻值的多晶硅电阻的流程示意图，具体包括：
S201：对所述多晶硅层进行超高阻离子注入。
具体的，请参见图4，对所述多晶硅层30进行无光罩的整体超高阻离子注入，形成方块电阻1000KΩ/□量级的电阻，用以后续形成超高阻多晶硅电阻，注入杂质可以是N型杂质磷或砷等，也可以是P型杂质硼或氟化硼等，注入能量在20-100kev之间，保证注入深度在多晶硅层30厚度的一半左右，离子注入剂量在2E13-5E13/cm2之间，杂质均匀扩散后，杂质浓度在5E17-2E18/cm3之间，多晶硅层30的方块电阻在1000KΩ/□量级。
S203：在所述多晶硅层的部分上表面覆盖光刻胶，在未覆盖光刻胶的所述多晶硅层的第一区域进行高阻离子注入。
具体的，请参见图5，在进行了超高阻离子注入后的多晶硅层30上表面覆盖光刻胶40，光刻胶40不能完全覆盖多晶硅层30，需暴露出一部分，即第一区域32，第一区域32的位置不做限定，在第一区域32进行方块电阻1000Ω量级的高阻离子注入，用以后续形成高阻多晶硅电阻。注入杂质可以是N型杂质磷或砷等，也可以是P型杂质硼或氟化硼等，注入能量在20-100kev之间，保证注入深度在多晶硅层30厚度的一半左右，离子注入剂量通常在2E14-5E14/cm2之间，杂质均匀扩散后，杂质浓度在5E18-2E19/cm3之间，多晶硅方块电阻的阻值在1000Ω/□量级。因为1000Ω/□量级的高阻注入剂量远高于1000KΩ/□量级的超高阻注入剂量，所以位于第一区域32的高阻区域虽然有两次离子注入，但前一次超高阻离子注入对第一区域32的电阻值影响有限。
S205：在所述多晶硅层上表面生长保护氧化层。
具体的，请参见图6，去掉上一步骤的光刻胶40，在多晶硅层30表面生长形成保护氧化层50，保护氧化层50的厚度在1000-3000A之间，所述保护氧化层50材料为正硅酸乙酯，采用正硅酸乙酯形成的氧化层具有台阶侧面部被覆性能好的优点。
S207：对所述保护氧化层进行刻蚀，以暴露所述多晶硅层的第二区域，所述第二区域与所述第一区域不重叠。
具体的，请参见图7，在保护氧化层50表面覆盖一层光刻胶40，光刻胶40不完全覆盖所述保护氧化层50，需在保护氧化层50留有一部分区域不被光刻胶40覆盖，该区域随后在刻蚀过程中被刻蚀掉，刻蚀保护氧化层50后暴露多晶硅层30的第二区域34，所述第二区域34与第一区域32不重叠，最好不连接，以防离子掺杂相互之间带来影响，第二区域34与第一区域32的距离可以短，也可以长，距离短时第二区域34与第一区域32之间不能再设置其它电阻，距离长时第二区域34与第一区域32之间设置其它电阻。
S209：对所述第二区域进行炉管扩散掺杂，所述炉管扩散掺杂浓度高于所述高阻离子注入的浓度。
具体的，请参见图8，去除上一步骤中的光刻胶40，对暴露出来的多晶硅层30的第二区域34进行炉管扩散掺杂，具体是指以液态POCl3作为扩散源，在高温有氧条件下充分分解反应，生成二氧化硅和磷原子，利用N型磷原子向多晶硅层内部扩散的方法，改变多晶硅层导电类型，达到合适的掺杂浓度，在扩散杂质源POCl3一定的情况下，源通量、扩散温度和扩散时间是影响扩散工艺的主要参数，直接决定了扩散效果，本发明实施例中的掺杂温度在900-1050℃之间，掺杂时间在30min-120min之间。此时未被保护氧化层50覆盖的第二区域34被掺进高浓度的N型杂质磷，掺杂浓度可高达1E20-1E22/cm3之间，多晶硅方块电阻的阻值在10Ω/□量级。这个低阻区域在传统工艺当中通常只作为CMOS器件的多晶硅栅极，而在本发明中将此低阻区设置在场氧化层30之上同时作为低阻多晶硅电阻。
S211：去除剩余的所述保护氧化层。
具体的，请参见图9，采用氢氟酸稀释液或者氢氟酸缓冲溶液漂去表面剩余的保护氧化层50，保留多晶硅层30。此时示意图中，多晶硅左侧方块电阻在1000Ω/□量级，右侧区域及CMOS栅极区域(未在示意图中画出)方块电阻在10Ω/□量级，而中间区域为超高阻区域，方块电阻在1000KΩ/□量级。
S213：对所述多晶硅层进行光刻及刻蚀，将所述第一区域、所述第二区域进行分割分别形成高阻多晶硅电阻以及低阻多晶硅电阻，将除所述第一区域和所述第二区域的其它区域进行分割分别形成第三区域和第四区域的超高阻多晶硅电阻。
具体的，请参见图10，在多晶硅层30上方覆盖光刻胶40，光刻胶40为四个区域，一个不完全覆盖第一区域32，一个不完全覆盖第二区域34，另外两个覆盖超高阻区域，且覆盖超高阻区域的光刻胶40相互之间分开有一定距离，覆盖好光刻胶之后进行刻蚀，将第一区域32和第二区域34进行分割分别形成高阻多晶硅电阻302以及低阻多晶硅电阻304，将除所述第一区域32和所述第二区域34的其它超高阻区域进行分割分别形成第三区域36和第四区域38的超高阻多晶硅电阻，各个不同阻值的区域分割开来，彼此之间没有相互渗透。此时从左到右分别形成的方块电阻阻值为1000Ω/□、1000kΩ/□、1000kΩ/□、10Ω/□四块，三种不同阻值的多晶硅电阻。在形成各种不同阻值的条形电阻器的同时，也形成了MOS器件的低阻的多晶硅栅极(示意图中未画出)。
S215：对所述第三区域的超高阻多晶硅电阻进行源极及漏极的光刻和注入，形成中阻多晶硅电阻。
具体的，请参见图11-图12，去除上一步骤的光刻胶40，在硅片表面重新覆盖光刻胶40，暴露第三区域36，在其它实施例中也可以暴露第四区域38，在此不做限定，然后对硅片进行源极及漏极的注入，本发明通过对源漏层光刻胶的修改，在源极和漏极注入的同时对第三区域36的1000KΩ/□超高阻区域进行源漏离子注入。源漏注入杂质为砷、磷或硼等，注入浓度通常在1E15-1E16/cm2之间，而经过源漏注入的超高阻区域，其方块电阻的阻值将从1000KΩ/□下降至100Ω/□量级，形成中阻多晶硅电阻306。
去除光刻胶40，此时在场氧化层20表面形成了四种阻值不同多晶硅电阻，从左到右依次为高阻多晶硅电阻302、超高阻多晶硅电阻308、中阻多晶硅电阻306以及低阻多晶硅电阻304，其方块电阻的阻值从左至右分别在1000Ω/□、1000KΩ/□、100Ω/□、10Ω/□量级。从而极大便利了电路设计工程师的设计，大幅提升低阻值电阻器的电阻精度，缩减超高阻电阻器的芯片占用面积，降低芯片制作成本。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种在集成电路中集成复合型多晶硅电阻的方法，其特征在于，包括：
提供第一导电类型的衬底；
在所述衬底上制作完成器件层；
在所述器件层之上生长场氧化层；
在所述场氧化层之上生长无掺杂的多晶硅层；
对所述多晶硅层进行多次离子掺杂分别形成多个不同阻值的多晶硅电阻。
2.根据权利要求1所述的一种在集成电路中集成复合型多晶硅电阻的方法，其特征在于，对所述多晶硅层进行多次离子掺杂分别形成多个不同阻值的多晶硅电阻具体包括：
对所述多晶硅层进行超高阻离子注入；
在所述多晶硅层的部分上表面覆盖光刻胶，在未覆盖光刻胶的所述多晶硅层的第一区域进行高阻离子注入，所述高阻离子注入的浓度高于所述超高阻离子注入的浓度；
在所述多晶硅层上表面生长保护氧化层；
对所述保护氧化层进行刻蚀，以暴露所述多晶硅层的第二区域，所述第二区域与所述第一区域不重叠；
对所述第二区域进行炉管扩散掺杂，所述炉管扩散掺杂浓度高于所述高阻离子注入的浓度；
去除剩余的所述保护氧化层；
对所述多晶硅层进行光刻及刻蚀，将所述第一区域、所述第二区域进行分割分别形成高阻多晶硅电阻以及低阻多晶硅电阻，将除所述第一区域和所述第二区域的其它区域进行分割分别形成第三区域和第四区域的超高阻多晶硅电阻；
对所述第三区域的超高阻多晶硅电阻进行源极及漏极的光刻和注入，形成中阻多晶硅电阻。
3.根据权利要求2所述的一种在集成电路中集成复合型多晶硅电阻的方法，其特征在于，所述超高阻多晶硅电阻阻值为1000KΩ/□量级，所述高阻多晶硅电阻阻值为1000Ω/□量级，所述中阻多晶硅电阻阻值为100Ω/□量级，所述低阻多晶硅电阻阻值为10Ω/□量级。
4.根据权利要求2所述的一种在集成电路中集成复合型多晶硅电阻的方法，其特征在于，所述超高阻离子注入的注入能量在20-100kev之间，注入剂量在2E13-5E13/cm2之间，杂质浓度在5E17-2E18/cm3之间。
5.根据权利要求2所述的一种在集成电路中集成复合型多晶硅电阻的方法，其特征在于，所述保护氧化层材料为正硅酸乙酯，所述保护氧化层的厚度在1000-3000A之间。
6.根据权利要求2所述的一种在集成电路中集成复合型多晶硅电阻的方法，其特征在于，所述炉管掺杂温度在900-1050℃之间，掺杂时间在30min-120min之间。
7.根据权利要求2所述的一种在集成电路中集成复合型多晶硅电阻的方法，其特征在于，所述高阻离子注入的注入能量在20-100kev之间，注入剂量在2E14-5E14/cm2之间，杂质浓度在5E18-2E19/cm3之间。
8.根据权利要求2所述的一种在集成电路中集成复合型多晶硅电阻的方法，其特征在于，对所述第二区域进行炉管扩散掺杂之后，所述第二区域的多晶硅的掺杂浓度为1E20-1E22/cm3。
9.根据权利要求2所述的一种在集成电路中集成复合型多晶硅电阻的方法，其特征在于，所述源极和漏极注入浓度为1E15-1E16/cm2之间。
10.根据权利要求1所述的一种在集成电路中集成复合型多晶硅电阻的方法，其特征在于，所述多晶硅层厚度为1000A-5000A。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928209A (zh) * 2021-01-22 2021-06-08 上海华虹宏力半导体制造有限公司 多晶硅电阻的制备方法
CN114284432A (zh) * 2021-12-14 2022-04-05 武汉新芯集成电路制造有限公司 多晶硅电阻器件及其制作方法、光子检测器件及其制作方法
CN117233568A (zh) * 2023-11-10 2023-12-15 青禾晶元(天津)半导体材料有限公司 载流子迁移率的计算方法和装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0524025A2 (en) * 1991-07-18 1993-01-20 STMicroelectronics, Inc. High-value resistors and methods for making same
CN101490850A (zh) * 2006-09-08 2009-07-22 夏普株式会社 半导体装置及其制造方法和电子装置
CN102110593A (zh) * 2010-12-15 2011-06-29 无锡中微晶园电子有限公司 一种提高多晶硅薄膜电阻稳定性的方法
CN107464852A (zh) * 2016-06-02 2017-12-12 北大方正集团有限公司 集成超高压电阻的集成电路器件及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0524025A2 (en) * 1991-07-18 1993-01-20 STMicroelectronics, Inc. High-value resistors and methods for making same
CN101490850A (zh) * 2006-09-08 2009-07-22 夏普株式会社 半导体装置及其制造方法和电子装置
CN102110593A (zh) * 2010-12-15 2011-06-29 无锡中微晶园电子有限公司 一种提高多晶硅薄膜电阻稳定性的方法
CN107464852A (zh) * 2016-06-02 2017-12-12 北大方正集团有限公司 集成超高压电阻的集成电路器件及其制作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928209A (zh) * 2021-01-22 2021-06-08 上海华虹宏力半导体制造有限公司 多晶硅电阻的制备方法
CN114284432A (zh) * 2021-12-14 2022-04-05 武汉新芯集成电路制造有限公司 多晶硅电阻器件及其制作方法、光子检测器件及其制作方法
CN117233568A (zh) * 2023-11-10 2023-12-15 青禾晶元(天津)半导体材料有限公司 载流子迁移率的计算方法和装置
CN117233568B (zh) * 2023-11-10 2024-02-13 青禾晶元(天津)半导体材料有限公司 载流子迁移率的计算方法和装置

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