CN116110971A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种半导体器件及其制造方法，该半导体器件外延层靠近衬底部分的P柱的掺杂浓度大于N柱的掺杂浓度。如此，在退火、氧化等高温工艺下，衬底中的部分杂质扩散至N柱区外延层底部的P柱的掺杂浓度和N柱的掺杂浓度相当，从而使得P柱和N柱的正载流子和负载流子在外延层底部也尽可能地相互耗尽，半导体器件性能得到进一步提升。

Description

一种半导体器件及其制造方法
技术领域
本申请涉及半导体领域，尤其涉及一种半导体器件及其制造方法。
背景技术
传统超结VDMOS器件结构，其关键设计为交替排列的N(negative)柱和P(positive)柱，他们具有相同的横向宽度和掺杂浓度，满足电荷平衡条件(Qn＝Qp)。
在超结VDMOS器件在关断状态下，P柱和N柱的正载流子和负载流子相互耗尽，使超结VDMOS器件中的漏极区载流子浓度降低，电阻增大，器件在关断状态下耐压能力增加。
但超结VDMOS器件在制造过程中会经过退火、氧化等加热工艺，在加热时高掺杂衬底区域的杂质会向上扩散，会增大N柱的杂质浓度，从而使漏极无法完全耗尽。
发明内容
针对上述技术问题，本申请人创造性地提供了一种半导体器件及其制造方法。
根据本申请实施例的第一方面，提供一种半导体器件，该半导体器件包括衬底、外延层以及外延层之内交替排列的N柱和P柱，其中，外延层包括第一外延层和第二外延层，第二外延层位于第一外延层的下方，与衬底相邻；在第一外延层内，P柱的掺杂浓度等于N柱的掺杂浓度；在第二外延层内，P柱的掺杂浓度大于N柱的掺杂浓度。
根据本申请一实施例，P柱包括位于第一外延层的第一P柱和位于第二外延层内的第二P柱；第二P柱的掺杂浓度大于第一P柱的掺杂浓度。
根据本申请一实施例，掺杂浓度包括使用杂质硼进行掺杂的掺杂浓度。
根据本申请一实施例，N柱包括位于第一外延层的第一N柱和位于第二外延层内的第二N柱；第二N柱的掺杂浓度小于第一N柱的掺杂浓度。
根据本申请一实施例，第二外延层内的厚度为外延层厚度的10％～15％。
根据本申请一实施例，在第二外延层内，P柱的掺杂浓度为N柱的掺杂浓度的100倍。
根据本申请一实施例，半导体器件为超结VDMOS器件。
根据本申请实施例的第二方面，提供一种半导体器件的制造方法，该制造方法包括：在衬底之上形成第二外延层，第二外延层的掺杂浓度为第一掺杂浓度；在第二外延层上进行刻槽，得到第二P槽；向第二P槽内注入第二掺杂浓度的P柱材料，得到第二P柱；在第二外延层之上形成第一外延层，第一外延层的掺杂浓度与第二外延层的掺杂浓度相同；在第一外延层上进行刻槽，得到第一P槽；向第一P槽内注入第一掺杂浓度的P柱材料，得到第一P柱；其中，第一掺杂浓度小于第二掺杂浓度。
根据本申请一实施例，向第二P槽内注入第二掺杂浓度的P柱材料，得到第二P柱，包括：使用化学气相沉积工艺向第二P槽内注入气态的P柱材料，通过调节P柱材料的气流流速和/或调整掺杂气流的速率，使P柱材料达到第二掺杂浓度。
根据本申请实施例的第三方面，提供一种半导体器件的制造方法，该制造方法包括：在衬底之上形成第二外延层，使第二外延层的掺杂浓度达到第四掺杂浓度；在第二外延层之上形成第一外延层，使第一外延层的掺杂浓度达到第三掺杂浓度；从第一外延层上进行刻槽，穿过第一外延层并进入第二外延层得到P槽；向P槽内注入第三掺杂浓度的P柱材料，得到P柱；其中，第三掺杂浓度大于第四掺杂浓度。
本申请公开了一种半导体器件及其制造方法，该半导体器件外延层靠近衬底部分的P柱的掺杂浓度大于N柱的掺杂浓度。如此，在退火、氧化等高温工艺下，衬底中的部分杂质扩散至N柱区，正好可以使得外延层底部的P柱的掺杂浓度和N柱的掺杂浓度相当，从而P柱和N柱的正载流子和负载流子尽可能地相互耗尽，进而半导体器件性能得到进一步提升。
需要理解的是，本申请实施例的实施并不需要实现上面的全部有益效果，而是特定的技术方案可以实现特定的技术效果，并且本申请实施例的其他实施方式还能够实现上面未提到的有益效果。
附图说明
通过参考附图阅读下文的详细描述，本申请示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本申请的若干实施方式，其中：
在附图中，相同或对应的标号表示相同或对应的部分。
图1示出了现有技术中超结VDMOS器件的结构剖面示意图；
图2示出了本申请半导体器件一实施例的结构剖面示意图；
图3示出了本申请半导体器件另一实施例的结构剖面示意图；
图4示出了本申请一实施例制造图2所示半导体器件的制造过程示意图；
图5示出了本申请图2所示半导体器件的制造过程中某一阶段的结构剖面示意图之一；
图6示出了本申请图2所示半导体器件的制造过程中某一阶段的结构剖面示意图之二；
图7示出了本申请另一实施例制造图3所示半导体器件的制造过程示意图；
图8示出了本申请图3所示半导体器件的制造过程中某一阶段的结构剖面示意图之一；
图9示出了本申请图3所示半导体器件的制造过程中某一阶段的结构剖面示意图之二；
图10示出了本申请图3所示半导体器件的制造过程中某一阶段的结构剖面示意图之三。
附图件号说明：
101–衬底；
102–外延层；
103–P柱；
104–源极；
105–N柱；
106–门极。
201–衬底；
202–外延层；
2021–第一外延层；
2022–第二外延层；
203–P柱；
2031–第一P柱；
2032–第二P柱；
204–第一电极；
205–N柱；
206–第二电极；
301–衬底；
302–外延层；
3021–第一外延层；
3022–第二外延层；
303–P柱；
304–源极；
305–N柱；
3051–第一N柱；
3052–第二N柱；
306–门极。
具体实施方式
为使本申请的目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
为了多角度地描述半导体器件的立体结构，本申请将半导体器件垂直切割得到的结构示意图称为结构剖面示意图。将半导体器件水平切割得到的结构示意图称为结构截面示意图。
图1示出了传统超结VDMOS器件结构。如图1所示，超结VDMOS器件结构包括衬底101和外延层102，在外延层102中设置有交替的P柱103和N柱105。其中，P柱103连接有源极104，N柱105连接有门极106。P柱103和N柱105具有相同的横向宽度和掺杂浓度，但掺杂杂质可以不同。
超结VDMOS器件在关断状态下，P柱103和N柱105的正载流子和负载流子相互耗尽，使得漏极载流子浓度极低，电阻增大，耐压能力提升。
但随着退火、氧化等高温工艺的进行，衬底101区域的杂质会向上扩散，使N柱105的杂质浓度增大，从而使漏极无法完全耗尽。如此，P柱103的有效深度往往低于设计深度，耗尽区长度减小，使耐压降低，进而影响到超结VDMOS器件的性能。如果增加P柱103的深度，又会增大器件的高度，不利于满足微缩化需求。
为此，本申请提供了一种半导体器件及其制造方法。
图2示出了本申请半导体器件一实施例的结构剖面示意图。如图2所示，该半导体器件包括衬底201、外延层202以及外延层202之内交替排列的N柱205和P柱203。
其中，外延层202包括第一外延层2021和第二外延层2022，第二外延层2022位于第一外延层2021的下方，与衬底201相邻。P柱203包括位于第一外延层2021的第一P柱2031和位于第二外延层2022内的第二P柱2032。在第一外延层2021内，第一P柱2031的掺杂浓度等于N柱205的掺杂浓度。在第二外延层2022内，第二P柱2032的掺杂浓度大于第一P柱2031的掺杂浓度，从而使得第二P柱2032的掺杂浓度大于N柱205的掺杂浓度。
在本实施例中，衬底201是广义上的衬底，指用于在其上铺设外延层202的基板及基板上已有的元器件和电路。衬底201上具有高掺杂浓度的杂质，这些杂质在退火、氧化等高温工艺会向上扩散。
外延层202是在衬底201之上铺设的介质层，用于交替排列N柱205和P柱203。通常，外延层202与N柱205所使用的材料相同。
第一外延层2021和第二外延层2022是分两次形成的，通常采用相同材料铺设而成。在本实施例中，第一外延层2021和第二外延层2022的掺杂浓度也相同。
外延层202中的N柱205与第一电极206连接。外延层202中的P柱203与第二电极204连接。N柱205和P柱203都是由杂质与特定的半导体材料掺杂而成的。例如，P柱203通常是在纯净的硅晶体中掺杂三价元素(比如，硼)形成的。掺杂浓度，指掺杂的杂质占掺杂物总质量的比例。
在本实施例中，由于P柱203靠近衬底201的部分，也就是第二外延层2022中的第二P柱2032，比N柱205在第二外延层2022中的部分掺杂浓度高。如此，当退火、氧化等高温工艺使得衬底201中的部分杂质扩散至N柱区，正好可以使得第二P柱2032与N柱205的掺杂浓度相当，使更多的P柱和N柱的正载流子和负载流子相互耗尽，漏极区载流子浓度降低，电阻增大，在关断状态下耐压能力增加，即使不增加P柱的长度也可以使得半导体器件性能得到进一步提升。
在理想情况下，第二P柱的掺杂浓度可与第二外延层2022经过热处理后，由高掺杂衬底201热扩散后形成的N型杂质浓度相同。而高掺杂衬底201热扩散后形成的N型杂质浓度，主要取决于高掺杂衬底201、热处理前N柱203的掺杂浓度、热处理工艺所采用的温度和时长等因素。如此，可确保P柱和N柱的正载流子和负载流子完全耗尽，半导体器件性能达到最佳。在本申请一实施例中，本申请发明人经过实验发现，当第二外延层2022的厚度为外延层202厚度的10％～15％时，本实施例的衬底201在生产过程中向上扩散的杂质，基本可控制在第二外延层内，故而在该实施例的第二外延层2022的厚度设计为外延层202厚度的10％～15％。
在本申请的其他实施例中，第二外延层2022的厚度与第一外延层2021的厚度的比例也可能会有所不同，实施者可根据具体实施需求和实施条件，以及衬底201中杂质向上扩散的范围来确定。
在本申请一实施例中，本申请发明人经过实验还发现，在第二外延层内，当第二P柱2032的掺杂浓度为N柱203的掺杂浓度的100倍时，P柱2032和N柱203的正载流子和负载流子可相互耗尽。故而，在该实施例的第二外延层内，第二P柱2032的掺杂浓度设计为N柱203的掺杂浓度的100倍。在本申请的其他实施例中，第二P柱2032的掺杂浓度与N柱203的掺杂浓度的比例也可能会有所不同，尤其会受到衬底201的掺杂浓度以及热处理工艺的温度和时长等因素影响，实施者可根据具体实施需求、实施条件和实验结果确定。
在图2所示的本实施例中，显示有4个P柱和3个N柱，仅为示例性说明，并非对本申请实施例的限定。在实际应用中，并不对本申请实施例的P柱数目或N柱数目进行限定，只要P柱和N柱交替排列即可。
图3示出了本申请半导体集成器件的另一实施例。如图3，该半导体器件包括衬底301、外延层302以及外延层302之内交替排列的N柱305和P柱203。
其中，外延层302包括第一外延层3021和第二外延层3022，第二外延层3022位于第一外延层3021的下方，与衬底301相邻。N柱305柱包括位于第一外延层的第一N柱3051和位于第二外延层内的第二N柱3052。在第一外延层3021内，第一N柱3051的掺杂浓度等于P柱303的掺杂浓度。在第二外延层3022内，第二N柱3052的掺杂浓度小于第一N柱3051的掺杂浓度，从而使得第二N柱3052的掺杂浓度小于P柱303的掺杂浓度。
在本实施例中，衬底301是广义上的衬底，指用于在其上铺设外延层302的基板及基板上已有的元器件和电路。衬底301上具有高掺杂浓度的杂质，这些杂质在退火、氧化等高温工艺会向上扩散。
外延层302是在衬底301之上铺设的介质层，用于交替排列N柱305和P柱303。通常，外延层302与N柱305所使用的材料相同。
第一外延层3021和第二外延层3022是分两次形成的，通常采用相同材料铺设而成。在本实施例中，第一外延层3021和第二外延层3022的掺杂浓度不同，第一外延层3021的掺杂浓度大于第二外延层3022的掺杂浓度。
外延层中302的N柱305与门极306连接。外延层中302的P柱303与源极304连接。N柱305和P柱303都是由杂质与特定的半导体材料掺杂而成的。
在本实施例中，由于N柱305靠近衬底301的部分，也就是第二外延层3022中的第二N柱3052，比P柱303的掺杂浓度低。如此，当退火、氧化等高温工艺使得衬底301中的部分杂质扩散至第二外延层3022中的N柱区，正好可以使得第二N柱3052与P柱303的掺杂浓度相当，从而使得P柱303和N柱305的正载流子和负载流子在第二外延层3022尽可能多地相互耗尽，进而使超结VDMOS器件中的漏极区载流子浓度降低，电阻增大，在关断状态下耐压能力增加，即使不增加P柱的长度也可以使得器件性能得到进一步提升。
需要说明的是，图2和图3所示的半导体器件仅为示例性说明，并非对本申请半导体器件的限定。在实际应用中，本申请半导体器件可以是任何包括P柱和N柱并具有上述结构特点的超结半导体器件。
进一步地，本申请还提供一种半导体器件的制造方法，该制造方法可以用来制造图2所示的半导体器件。如图4所示，该制造方法包括：
步骤S410，在衬底201之上形成第二外延层2022，第二外延层的掺杂浓度为第一掺杂浓度。
其中，在本申请一实施例中，第二外延层为N型外延层。
在衬底201之上形成第二外延层2022，可以通过：
1)获取衬底201，在衬底201上生长第二外延层2022；或，
2)直接获取衬底201之上已有外延层2022的外延片来实现。
其中，第二外延层2022的厚度可以根据衬底的掺杂浓度和加热工艺的时间和温度来确定，一般设定为衬底杂质在加热工艺过程中可扩散到的厚度。
在本申请一实施例中，发明人发现衬底杂质在加热工艺过程中可扩散到的厚度为外延层202厚度的10％～15％，以650V超结器件为例，厚度约为10um。
在本申请一实施例中，第二外延层2022为N型杂质(磷)掺杂材料。
步骤S420，在第二外延层2022上进行刻槽，得到第二P槽。
在进行刻槽时，可采用任何适用的刻蚀方法，例如，湿刻蚀、干刻蚀或光刻等。
步骤S430，向第二P槽内注入第二掺杂浓度的P柱材料，得到第二P柱2032，如图5所示。
其中，第二掺杂浓度大于第二外延层2022的掺杂浓度，具体数值主要由第二外延层2022经过热处理后，由高掺杂衬底201热扩散后形成的N型杂质浓度来确定。
在本申请一实施例中，高掺杂衬底201砷的掺杂浓度为1×1019cm-3，第二外延层2022磷的掺杂浓度为5×1015cm-3经过实验确定第二外延层2022经过热处理后，由高掺杂衬底201热扩散后形成的N型杂质浓度大概是加热前第二外延层2022原有掺杂浓度的100倍，具体为1×1017cm-3，故而使用1×1017cm-3作为第二掺杂浓度。
在实际生产中，实施者可根据具体实施条件，例如采用的衬底浓度、热处理温度、热处理时间等因素，基于上述掺杂浓度进行调节和实验，以确定合适的第二掺杂浓度。
在向第二P槽内注入第二掺杂浓度的P柱材料，可采取任何适用的工艺。
在本申请一实施例中，主要采用以下方法进行掺杂：使用化学气相沉积工艺向第二P槽内注入气态的P柱材料，与此同时，通入硼酸三乙酯气体，并通过调节气态的P柱材料的气流流速和/或调整硼酸三乙酯气体的掺杂速率，直至达到第二掺杂浓度。
步骤S440，在第二外延层2022之上形成第一外延层2021，第一外延层的掺杂浓度与所述第二外延层的掺杂浓度相同。
在第二外延层2022之上形成第一外延层2021时，可采取任何适用的外延生长工艺，将外延层生长到设计所需厚度。
步骤S450，在第一外延层2021上进行刻槽，得到第一P槽。
在本申请一实施例中，采用干法刻蚀技术，在第一外延层2021中刻蚀出深槽。
步骤S460，向第一P槽内注入第一掺杂浓度的P柱材料，得到第一P柱2031。其中，第一掺杂浓度小于第二掺杂浓度。
在本申请一实施例中，使用化学气相沉积的方法生长P型外延层，形成P柱，其掺杂浓度与第一外延层2021的掺杂浓度相同。
之后，按标准半导体器件流程，完成后续的工艺流程，即可得到图2所示的半导体器件。
需要说明的是，图4所示的上述步骤仅为制造本申请实施例半导体器件的主要步骤，而不是全部步骤。在制造半导体器件的过程中，还可能会依据半导体器件的产品设计，包括磨平去顶、沉积储氧层、沉积介电层、布线、焊接等其他步骤。
本申请还提供一种半导体器件的制造方法，该制造方法可以用来制造图3所示的半导体器件。如图7所示，该制造方法包括：
步骤S710，在衬底301之上形成第二外延层3022，使第二外延层3022的掺杂浓度达到第四掺杂浓度，得到如图8所示的结构。
其中，在衬底301之上形成第二外延层3022可采用任何适用的外延生长工艺。
在本申请一实施例中，通过控制在沉积第二外延层3022时通入的磷酸三乙酯或磷化氢的气流量来控制第二外延层3022的掺杂浓度，直至达到第四掺杂浓度。
在本实施例中，第四掺杂浓度比普通半导体器件的外延层掺杂浓度(也就是第三掺杂)低。第四掺杂浓度的值主要由衬底301掺杂浓度、第三掺杂浓度、热处理温度、热处理时间等因素来确定。具体地，可以通过第二外延层3022在加热之后，吸收了衬底301扩散的杂质后所达到的掺杂浓度正好与第一外延层3021的掺杂浓度相当，来确定第二外延层3022的掺杂浓度，也就是第四掺杂浓度的值。
如此，可使得第二外延层3022的掺杂浓度在加热之后，可以与第三掺杂浓度相当。由于，P柱的掺杂浓度与第一外延层3021的掺杂浓度相同，因此第二外延层3022的掺杂浓度在加热之后，可以与P柱的掺杂浓度相当，在超结VDMOS器件在关断状态下，P柱和N柱的正载流子和负载流子相互耗尽，使超结VDMOS器件中的漏极区载流子浓度降低，电阻增大，器件在关断状态下耐压能力增加。
步骤S720，在第二外延层302之上形成第一外延层3021，使第一外延层3021的掺杂浓度达到第三掺杂浓度，其中，第三掺杂浓度大于第四掺杂浓度，得到如图9所示的结构。
步骤S730，从第一外延层3021上进行刻槽，穿过第一外延层3021并进入第二外延层3022得到P槽。
步骤S740，向P槽内注入第三掺杂浓度的P柱材料，得到P柱303，如图10所示。
之后，按标准超结VDMOS器件的制造流程，完成后续的工艺流程，即可得到图3所示的半导体器件。
在本申请的另一实施例中，通过获取外延片来制造图3所示的半导体器件。在这种情况下，第四掺杂浓度已定，则可以提高第三掺杂浓度，根据外延片中的第二外延层3022经过加热后的掺杂浓度确定第三掺杂浓度，并使用第三掺杂浓度生长第一外延层3021和P柱。
具体地，可通过控制在沉积第一外延层3021时通入的磷酸三乙酯或磷化氢的气流量来控制第一外延层3021的掺杂浓度，直至达到第三掺杂浓度；通过在使用化学气相沉积工艺向P槽内注入气态的P柱材料，与此同时，通入硼酸三乙酯气体，并通过调节气态的P柱材料的气流流速和/或调整硼酸三乙酯气体的掺杂速率，直至达到第三掺杂浓度。
需要说明的是，在本申请半导体器件的上述各个实施例，包括应用本申请半导体器件制造方法制造各实施例的过程中，并不对各个部件所使用的材料进行限定。
例如，衬底及N型外延均可采用轨迹材料或碳化硅基材料，掺杂可选择砷或者磷等N型施主杂质；P柱也同样可采用硅基或碳化硅基，掺杂可选用硼、镓等P型施主杂质。
此外，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中，应该理解到，所揭露的器件和方法，可以通过其它的方式实现。以上所描述的器件实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个装置，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种半导体器件，包括衬底、外延层以及所述外延层之内交替排列的N柱和P柱，其特征在于，
所述外延层包括第一外延层和第二外延层，所述第二外延层位于所述第一外延层的下方，与所述衬底相邻；
在所述第一外延层内，P柱的掺杂浓度等于N柱的掺杂浓度；
在所述第二外延层内，P柱的掺杂浓度大于N柱的掺杂浓度。
2.根据权利要求1所述的半导体器件，其特征在于，
所述P柱包括位于所述第一外延层的第一P柱和位于所述第二外延层内的第二P柱；
所述第二P柱的掺杂浓度大于第一P柱的掺杂浓度。
3.根据权利要求2所述的半导体器件，其特征在于，所述掺杂浓度包括使用杂质硼进行掺杂的掺杂浓度。
4.根据权利要求1所述的半导体器件，其特征在于，
所述N柱包括位于所述第一外延层的第一N柱和位于所述第二外延层内的第二N柱；
所述第二N柱的掺杂浓度小于第一N柱的掺杂浓度。
5.根据权利要求1所述的半导体器件，其特征在于，所述第二外延层内的厚度为所述外延层厚度的10％～15％。
6.根据权利要求1所述的半导体器件，其特征在于，在所述第二外延层内，所述P柱的掺杂浓度为所述N柱的掺杂浓度的100倍。
7.根据权利要求1-6所述的半导体器件，其特征在于，所述半导体器件为超结VDMOS器件。
8.一种半导体器件的制造方法，其特征在于，所述制造方法包括：
在衬底之上形成第二外延层，所述第二外延层的掺杂浓度为第一掺杂浓度；
在所述第二外延层上进行刻槽，得到第二P槽；
向所述第二P槽内注入第二掺杂浓度的P柱材料，得到第二P柱；
在所述第二外延层之上形成第一外延层，所述第一外延层的掺杂浓度与所述第二外延层的掺杂浓度相同；
在所述第一外延层上进行刻槽，得到第一P槽；
向所述第一P槽内注入所述第一掺杂浓度的P柱材料，得到第一P柱；
其中，所述第一掺杂浓度小于所述第二掺杂浓度。
9.根据权利要求8所述的制造方法，其特征在于，所述向所述第二P槽内注入第二掺杂浓度的P柱材料，得到第二P柱，包括：
使用化学气相沉积工艺向所述第二P槽内注入气态的P柱材料，通过调节所述P柱材料的气流流速和/或调整掺杂气流的速率，使所述P柱材料达到第二掺杂浓度。
10.一种半导体器件的制造方法，其特征在于，所述制造方法包括：
在衬底之上形成第二外延层，使所述第二外延层的掺杂浓度达到第四掺杂浓度；
在第二外延层之上形成第一外延层，使所述第一外延层的掺杂浓度达到第三掺杂浓度；
从所述第一外延层上进行刻槽，穿过所述第一外延层并进入所述第二外延层得到P槽；
向所述P槽内注入所述第三掺杂浓度的P柱材料，得到P柱；
其中，所述第三掺杂浓度大于所述第四掺杂浓度。
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CN118398482A (zh) * 2024-06-25 2024-07-26 北京怀柔实验室 半导体器件及其制造方法

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