CN109239565A - 通用测试插座、半导体测试装置及测试半导体器件的方法 - Google Patents

Abstract

本发明提供通用测试插座、半导体测试装置及测试半导体器件的方法。一种通用测试插座包括：第一子层，所述第一子层包括多个第一直通导体，所述多个第一直通导体以第一节距布置在第一基片中；和第二子层，所述第二子层包括多个第二直通导体，所述第二子层堆叠在所述第一子层上，使得所述多个第一直通导体与所述多个第二直通导体接触，所述多个第二直通导体以第二节距布置在第二基片中，所述第二节距小于或等于所述第一节距。

Description

通用测试插座、半导体测试装置及测试半导体器件的方法

相关申请的交叉引用

本申请要求2017年7月10日在韩国知识产权局提交的韩国专利申请第10-2017-0087283号的优先权，该韩国专利申请公开的全部内容通过引用并入本文。

技术领域

本发明构思涉及通用测试插座、半导体测试装置和/或测试半导体器件的方法，更具体地，涉及适用于各种类型的半导体器件并且能够以改进的和/或便宜的方式执行测试的通用测试插座、半导体测试装置以及测试半导体器件的方法。

背景技术

半导体器件必须经历各种测试以便检查其可靠性。用于测试半导体器件的测试插座包括与半导体器件的端子一一对应的端子。如果待测试的半导体器件被更换为另一个半导体器件，则需要根据更换的半导体器件的端子的布置来更换测试插座。此外，即使测试插座的许多端子中只有一个出现问题，也需要更换该测试插座。更进一步地，将测试插座附着到测试装置上以及将测试插座从测试装置上拆下要花费时间。

发明内容

本发明构思提供了适用于各种类型的半导体器件并且能够以改进的和/或便宜的方式执行测试的通用测试插座。

本发明构思还提供了能够以改进的和/或便宜的方式执行测试的测试装置。

本发明构思还提供了能够以改进的和/或便宜的方式执行测试的测试半导体器件的方法。

根据示例性实施例，一种通用测试插座包括：(1)第一子层，所述第一子层包括多个第一直通导体，所述多个第一直通导体以第一节距布置在第一基片中；和(2)第二子层，所述第二子层包括多个第二直通导体，所述第二子层堆叠在所述第一子层上，使得所述多个第一直通导体与所述多个第二直通导体接触，所述多个第二直通导体以第二节距布置在第二基片中，所述第二节距小于或等于所述第一节距。

根据示例性实施例，一种半导体测试装置包括：(1)测试主体，被配置为测试半导体器件，所述测试主体包括通用测试插座，所述通用测试插座包括：第一子层，所述第一子层包括多个第一直通导体，所述多个第一直通导体以第一节距布置在第一基片中；和第二子层，所述第二子层包括多个第二直通导体，所述第二子层堆叠在所述第一子层上，使得所述多个第一直通导体与所述多个第二直通导体接触，所述多个第二直通导体以第二节距布置在第二基片中，所述第一节距以及所述第二节距小于或等于所述半导体器件的端子的节距的1/2；以及(2)测试控制单元，被配置为控制由所述测试主体执行的测试。

根据示例性实施例，提供一种通过使用半导体测试装置来测试半导体器件的方法，所述半导体测试装置包括被配置为测试半导体器件的测试主体以及被配置为控制由所述测试主体执行的测试的测试控制单元，所述方法包括：将通用测试插座放置在测试基片上；将多个半导体器件放置在所述通用测试插座上；和通过所述通用测试插座向所述多个半导体器件施加测试信号。

附图说明

根据以下结合附图的详细描述，将更清楚地理解本发明构思的示例性实施例，在附图中：

图1是示出了根据本发明构思的示例性实施例的测试装置的框图；

图2是根据本发明构思的示例性实施例的测试装置的主体的透视图；

图3是示出了根据本发明构思的示例性实施例的测试半导体器件的方法的侧截面图；

图4是概念性地示出了根据本发明构思的示例性实施例的通用测试插座的侧截面图；

图5A至图5D是示出了根据本发明构思的一些示例性实施例的第一子层的主要部分的概念图；

图6A至图6D是示出了根据本发明构思的一些示例性实施例的第二子层的主要部分的概念图；

图7是示出了与通用测试插座接触的半导体封装件的概念图；

图8A至图8P是示出了根据本发明构思的一些示例性实施例的通用测试插座的侧截面图；

图9A至图9D是示出了根据本发明构思的一些示例性实施例的测试插座的截面图；

图10A和图10B是示出了根据本发明构思的其它一些示例性实施例的第一子层的侧截面图；

图11A至图11E是示出了针的各种示例的局部透视图；

图12是示出了根据本发明构思的示例性实施例的测试半导体器件的方法的流程图；和

图13是示出了沿水平方向移动通用测试插座的方法的示例性实施例的概念图。

具体实施方式

图1是根据本发明构思的示例性实施例的测试装置1的框图。

参照图1，测试装置1可以包括测试主体1a和用于控制由测试主体1a执行的测试的测试控制器1b。

测试主体1a是实际执行待测试的半导体器件40的装载和输送以及正常品和不良品的分拣的部分，并且被称为“测试处理机单元”或“测试处理机”。另外，测试控制器1b向测试主体1a发送电信号以确定半导体器件40是否是正常品。测试控制器1b可以是被配置为通过执行测试装置1的基本算术和逻辑运算以及输入/输出(I/O)操作来处理例如计算机程序的计算机可读指令的处理器，由此将测试控制器1b转换成专用处理器。计算机可读指令可以被存储在存储器或其它存储介质上。测试控制器1b可以运行操作系统(OS)以及在OS上运行的一个或多个软件应用或计算机程序。测试控制器1b也可以响应于计算机程序的执行而访问、存储、操纵、处理和创建数据。

在本示例性实施例中，测试主体1a包括：测试基片10，该测试基片10上设置有通用测试插座20；半导体装载单元a2，该半导体装载单元a2用于装载和存储半导体器件；以及输送工具单元a1，该输送工具单元a1将半导体装载单元a2中的半导体器件输送到测试基片10上的通用测试插座20，使得半导体器件与通用测试插座20接触。测试控制器1b可以包括判定单元b1、控制单元b2等。

输送工具单元a1将在测试基片10上已经测试完的半导体芯片输送到正常品存储器a3或者不良品存储器a4。这里，由测试控制器1b来确定被测试的半导体器件是否有缺陷，并且根据测试控制器1b的确定结果，输送工具单元a1将半导体器件分拣为正常品或不良品，并且将半导体器件输送到正常品存储器a3或不良品存储器a4。

操作者可以将待测试的半导体器件40容纳在例如托盘的容纳格中，并将半导体器件40放在测试主体1a的半导体装载单元a2中。接下来的测试过程可以自动执行，即，输送工具单元a1将托盘上的半导体器件40输送到测试基片10上的通用测试插座20上，使得半导体器件40与通用测试插座20接触。另外，测试控制器1b向通用测试插座20发送电信号以确定半导体器件40是否有缺陷。接收到确定结果的测试主体1a通过使用包括在该测试主体1a中的输送工具单元a1，将正常品放入正常品存储器a3中，并且将不良品放入不良品存储器a4中，然后测试完成。

图2是根据本发明构思的示例性实施例的测试装置1中包括的测试主体1a的透视图。

参照图2，测试主体1a可以包括输送器单元a10、传递单元a20和测试单元a30。

输送器单元a10可以输送半导体器件40。输送器单元a10可以包括供应输送器a12和卸货输送器a14。供应输送器a12将半导体器件40输送到传递单元a20。卸货输送器a14可以将半导体器件40从传递单元a20传递到卸载机。

传递单元a20可以将待测试的半导体器件40装载到测试单元a30上和/或从测试单元a30上卸载半导体器件40。传递单元a20可以包括升降单元a22和机器人单元a24。升降单元a22可以在供应输送器a12和机器人单元a24之间提升半导体器件40。机器人单元a24可以在升降单元a22和测试单元a30之间传递半导体器件40。

测试单元a30向半导体器件40提供测试环境和测试空间。测试单元a30可以包括例如抽屉a32，并且一个或多个半导体器件40可以被容纳在抽屉a32中。机器人单元a24可以打开或关闭测试单元a30的抽屉a32。在图2中，测试单元a30具有抽屉结构，但是示例性实施例不限于此。

图3是示出了根据本发明构思的示例性实施例的测试半导体器件40的方法的侧截面图。

参照图3，用于测试半导体器件40的测试装置1可以被配置，使得通用测试插座20被设置在测试基片10上，并且放置在通用测试插座20上的半导体器件40可以通过使用推进装置30而被向下压挤。推进装置30向下压挤半导体器件40，使得半导体器件40的端子41确切地接触通用测试插座20的端子。

推进装置30可以包括支撑板32、引导构件33和推进构件37。

支撑板32支撑引导构件33和推进构件37，并且可以在支撑板32的下表面中形成分别容纳引导构件33的弹性构件33a的上端的多个容纳凹槽32h。弹性构件33a分别被容纳在容纳凹槽32h中，并且可以防止弹性构件33a脱离容纳凹槽32h。

引导构件33被设置在支撑板32的下表面上，并且推进构件37在被插入引导构件33的中心孔中的状态下被设置在支撑板32的下表面上，以便推进半导体器件40，使得半导体器件40的端子41牢固地接触通用测试插座20的端子。

在一些示例性实施例中，测试基片10可以是例如印刷电路板。在测试基片10的上表面上，可以二维地布置多个端子。这些端子(未示出)可以是诸如镍、铜、铝等的金属或金属合金，并且可以电连接到沿着测试基片10的内部或表面延伸的布线。

这些端子可以包括至少一个接地端子。进一步地，测试基片10可以具有沿着至少一排二维布置的端子延伸的接地线。该接地线(未示出)可以设置在测试基片10的上表面上。

图4是概念性地示出了根据本发明构思的示例性实施例的通用测试插座100的侧截面图。

参照图4，通用测试插座100可以包括第一子层110和第二子层120。第一子层110和第二子层120可以彼此堆叠在一起。

第一子层110可以包括以第一节距P1布置在第一基片(也称为第一基底)111中的多个第一直通导体113。第二子层120可以包括以第二节距P2布置在第二基片(也称为第二基底)121中的多个第二直通导体123。此时，第二节距P2小于或等于第一节距P1。

在一些示例性实施例中，第二节距P2可以小于或等于第一节距P1的1/2。第一节距P1可以为约15微米至约70微米、约15微米至约50微米、约20微米至约50微米或约25微米至约40微米。第二节距P2可以为约5微米至约30微米、约5微米至约25微米、约10微米至约25微米或约10微米至约20微米。

如果第二节距P2小于第一节距P1的1/2，则在无需使第一子层110的第一直通导体113与第二子层120的第二直通导体123精确对准的情况下，第一直通导体113和第二直通导体123就可以彼此接触并且可以彼此电连接。

第一直通导体113沿第一基底111的厚度方向贯穿第一基底111，并且可以使用各种材料以各种形状形成。这将在下面详细描述。

在图4中，第二直通导体123沿第二基底121的厚度方向贯穿第二基底121，并沿垂直于第二基底121的主表面的方向延伸。然而，第二直通导体123可以不沿垂直方向延伸。例如，第二直通导体123可以沿相对于第二基底121的主表面倾斜的方向延伸。这将在下面详细描述。

第一直通导体113的第一节距P1和第二直通导体123的第二节距P2可以小于或等于待测试的半导体封装件的端子的节距P3(参见图7)的1/2。

在一些示例性实施例中，第一节距P1可以是端子的节距P3的约1/1000至约1/2。在一些示例性实施例中，第一节距P1可以是端子的节距P3的约1/500至约1/2。在一些示例性实施例中，第一节距P1可以是端子的节距P3的约1/200至约1/3。在一些示例性实施例中，第一节距P1可以是端子的节距P3的约1/100至约1/5。在一些示例性实施例中，第一节距P1可以是端子的节距P3的约1/50至约1/8。

在一些示例性实施例中，第二节距P2可以是端子的节距P3的约1/10000至约1/2。在一些示例性实施例中，第二节距P2可以是端子的节距P3的约1/1000至约1/2.5。在一些示例性实施例中，第二节距P2可以是端子的节距P3的约1/500至约1/5。在一些示例性实施例中，第二节距P2可以是端子的节距P3的约1/200至约1/10。在一些示例性实施例中，第二节距P2可以是端子的节距P3的约1/100至约1/20。

第一子层110可以被配置为可从第二子层120移除。例如，第一子层110和第二子层120可以被配置为可从彼此移除，以便仅更换第一子层110和第二子层120中有缺陷的一个。第一子层110的第一基片111和第二子层120的第二基片121可以由聚合物制成。第一基片111和第二基片121的材料和物理性质可以被选择，使得第一基片111和第二基片121具有足以彼此结合的范德华力。

在下文中，将分别描述第一子层110和第二子层120。

第一子层

如上所述，第一子层110具有第一基片111和贯穿第一基片111的多个第一直通导体113。

图5A至图5D是示出了根据本发明构思的一些示例性实施例的第一子层110a、110b、110c和110d的主要部分的概念图。

参照图5A，可以形成凹形电极1131以穿透第一子层110a。

第一基片111可以由下列中任意一种形成：聚酰亚胺树脂、环氧树脂、聚对苯二甲酸乙二醇酯、聚对苯二甲酸丁二醇酯、聚氯乙烯、聚苯乙烯、聚乙烯、聚丙烯腈、聚丙烯、丙烯酸树脂、聚丁二烯、聚苯撑丁二烯共聚物、丙烯腈-丁二烯共聚物、苯乙烯-异戊二烯共聚物、氯丁二烯、聚氨酯、聚酯、硅酮、聚氨酯、乙烯-丙烯共聚物、乙烯-丙烯-二烯共聚物等，并且没有特别限制。

凹形电极1131可以由选自由铜(Cu)、镍(Ni)、金(Au)、银(Ag)、铂(Pt)、钨(W)、钼(Mo)、铁(Fe)、钴(Co)、铝(Al)、钯(Pd)、钛(Ti)以及它们的合金构成的组中的至少一种制成，并且可以限定凹槽。在一些示例性实施例中，凹形电极1131可以涂有抗氧化性高的导体，例如金(Au)或铂(Pt)。

凹形电极1131可以填充有导电粉末1133a，例如微粉末。可以在凹槽中设置诸如硅树脂的柔性和弹性的粘合剂1135，以固定导电粉末1133a。

导电粉末1133a可以是直径为约几微米或更小的导电颗粒。例如，导电粉末1133a可以具有在核心上涂有金属的结构。核心可以是诸如镍的金属，或者可以是由聚合物树脂制成的细颗粒。核心可以具有球体的形状或接近于球体的形状，但是示例性实施例不限于此。涂在核心上的金属可以是选自由铜(Cu)、镍(Ni)、金(Au)、银(Ag)、铂(Pt)、钨(W)、钼(Mo)、铁(Fe)、钴(Co)、铝(Al)、钯(Pd)、钛(Ti)以及它们的合金构成的组中的至少一种。

在另一个实施例中，导电粉末1133a可以是金属本身的细颗粒。例如，导电粉末1133a可以由选自由铜(Cu)、镍(Ni)、金(Au)、银(Ag)、铂(Pt)、钨(W)、钼(Mo)、钯(Pd)、钛(Ti)以及它们的合金构成的组中的至少一种形成，并且可以具有约几微米或更小的直径。

可以在凹形电极1131的下部设置下涂层1137。下涂层1137可以由与凹形电极1131不同种类的金属形成，并且可以包括抗氧化性高的金属，例如金(Au)和铂(Pt)。

如图5A所示，包括凹形电极1131、导电粉末1133a、粘合剂1135以及下涂层1137的第一直通导体113的上表面可以稍微突出超过第一基底111的上表面。这是为了便于和其它导体(该其它导体与第一子层110a的上部接触)接触，并且粘合剂1135可以具有能够通过施加的力适当变形的粘弹性，因此第一直通导体113可以与其它导体优良地电接触。

参照图5B，第一子层110b与参照图5A描述的实施例的不同之处在于：使用碳基纳米结构1133b代替导电粉末1133a作为导体。第一子层110b在其它方面可以与参照图5A描述的示例性实施例相同或基本相似。因此，将主要描述差异之处，并且省略关于共同部分的多余描述。

碳基纳米结构1133b可以是单壁碳纳米管(SWCNT)、多壁碳纳米管(MWCNT)、垂直排列的碳纳米管(VACNT)、石墨烯、富勒烯、碳纳米棒等，但是示例性实施例不限于此。

碳基纳米结构1133b可以通过粘合剂1135相结合，并且可以位于凹形电极1131中。在这种情况下，第一直通导体113的上表面也可以稍微突出超过第一基片111的上表面，如图5A中那样。

参照图5C，可以提供微凸起阵列1139以穿透第一子层110c。微凸起阵列1139可以通过以期望的(或者预定的)恒定间隔布置金属导体的凸起来形成。在一些示例性实施例中，微凸起阵列1139可以在第一子层110c的上表面和下表面对称地突出。

微凸起阵列1139可以由选自由例如锡(Sn)、铜(Cu)、镍(Ni)、金(Au)、银(Ag)、铂(Pt)、钨(W)、钼(Mo)、铁(Fe)、铋(Bi)、钴(Co)、铝(Al)、钯(Pd)、钛(Ti)、钽(Ta)以及它们的合金构成的组中的至少一种形成。进一步地，微凸起阵列1139的表面可以设置有涂层1137。涂层1137可以由与微凸起阵列1139不同种类的金属形成，并且可以包括抗氧化性高的金属，例如金(Au)和铂(Pt)。

参照图5D，第一直通导体113与图5A所示的实施例的不同之处在于：第一直通导体113的上表面的轮廓呈凹陷形。第一直通导体113在其它方面可以与参照图5A描述的示例性实施例相同或基本相似。因此，将主要描述差异之处，并且省略关于共同部分的多余描述。

通过将第一子层110d的上表面的轮廓形成为凹形，可以提高与凸形突出并设置在第一子层110d上的另一个导体的相容性。

第二子层

第二子层120具有第二基片121和贯穿第二基片121的多个第二直通导体123。

图6A至图6D是示出了根据本发明构思的一些示例性实施例的第二子层120a、120b、120c和120d的主要部分的概念图。

参照图6A，第二子层120a可以包括第二基片121和贯穿第二基片121的多个线引脚123a。线引脚123a可以由选自由铜(Cu)、镍(Ni)、金(Au)、银(Ag)、铂(Pt)、钨(W)、钼(Mo)、铁(Fe)、钴(Co)、铝(Al)、钯(Pd)、钛(Ti)以及它们的合金构成的组中的至少一种形成，并且可以具有约5微米至约20微米的直径。线引脚123a可以彼此相隔第二节距P2。

第二基片121可以由下列中任意一种形成：聚酰亚胺树脂、环氧树脂、聚对苯二甲酸乙二醇酯、聚对苯二甲酸丁二醇酯、聚氯乙烯、聚苯乙烯、聚乙烯、聚丙烯腈、聚丙烯、丙烯酸树脂、聚丁二烯、聚苯撑丁二烯共聚物、丙烯腈-丁二烯共聚物、苯乙烯-异戊二烯共聚物、氯丁二烯、聚氨酯、聚酯、硅酮、聚氨酯、乙烯-丙烯共聚物、乙烯-丙烯-二烯共聚物等，并且没有特别限制。

第二基片121的厚度可以为约50微米至约500微米，或者约100微米至约300微米。

除了线引脚123b是倾斜的之外，图6B与图6A所示的实施例相同。因此，将主要描述差异之处，并且省略关于共同部分的多余描述。

线引脚123b的倾斜角度可以为约5度至约20度，但是示例性实施例不限于此。如果线引脚123b倾斜，则由于其相对于在垂直方向上施加的力可以更柔性地变形，所以即使以小的力也可以确保接触改善。

如果线引脚123b的倾斜度太大，则测试中的封装件的端子与位于下方的测试端子之间的匹配可能劣化。另一方面，如果线引脚123b的倾斜度太小，则如上所述的优良接触的优势可能不足。

除了第二子层120c包括被布置作为第二直通导体123c的细导电颗粒阵列之外，图6C与图6A所示的实施例相同。因此，将主要描述差异之处，并且省略关于共同部分的多余描述。

第二直通导体123c的第二节距P2可以小于第一直通导体113的第一节距P1。例如，第二直通导体123c的第二节距P2可以为第一直通导体113的第一节距P1的约1/100至约1/2。

细导电颗粒可以具有在核心上涂有金属的结构。核心可以是诸如镍的金属，或者可以是由聚合物树脂制成的细颗粒。核心可以具有球体的形状或接近于球体的形状，但是示例性实施例不限于此。要涂在核心上的金属可以是选自由铜(Cu)、镍(Ni)、金(Au)、银(Ag)、铂(Pt)、钨(W)、钼(Mo)、铁(Fe)、钴(Co)、铝(Al)、钯(Pd)、钛(Ti)以及它们的合金构成的组中的至少一种。

在另一个实施例中，细导电颗粒可以是金属本身的细颗粒。例如，细导电颗粒可以是选自由铜(Cu)、镍(Ni)、金(Au)、银(Ag)、铂(Pt)、钨(W)、钼(Mo)、铁(Fe)、钴(Co)、铝(Al)、钯(Pd)、钛(Ti)以及它们的合金构成的组中的至少一种，并且可以是直径为约几微米或更小的细颗粒。

除了第二子层120d包括被布置作为第二直通导体123d的细导电颗粒阵列之外，图6D与图6A所示的实施例相同。因此，将主要描述差异之处，并且省略关于共同部分的多余描述。

第二直通导体123d的第二节距P2可以与第一直通导体113的第一节距P1基本上相同。

图7是示出了与通用测试插座100接触的半导体封装件P的概念图。

参照图7，半导体封装件P的端子PB具有第三节距P3，其可以大于第一子层110中的直通导体的第一节距以及第二子层120中的直通导体的第二节距。在一些示例性实施例中，第三节距P3可以是第一节距的至少两倍。

如果与第三节距P3相比第一节距足够小，则即使半导体封装件P的端子PB没有与第一子层110中的直通导体精确对准，半导体封装件P的端子PB也可以与第一子层110中的直通导体接触。

半导体封装件P可以包括诸如中央处理器(CPU)、应用处理器(AP)等的逻辑器件。在一些示例性实施例中，半导体封装件P可以包括：诸如DRAM(动态随机存取存储器(RAM))、SRAM(静态RAM)等的易失性存储装置；诸如闪速存储装置、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(阻变RAM)的非易失性存储装置。

图8A至图8P是示出了根据本发明构思的一些示例性实施例的通用测试插座100的侧截面图。

在图8A至图8D中，参照图6A描述的第二子层120a被用作第二子层。在图8A至图8D中，参照图5A至图5D描述的第一子层110a、110b、110c和110d分别被用作第一子层。

如图8A至图8D所示，尽管第一子层110a、110b、110c和110d中的直通导体没有与第二子层120a中的直通导体123a精确对准，第一子层110a、110b、110c和110d中的直通导体也接触第二子层120a中的至少一个直通导体123a。因此，不需要使第一子层110a、110b、110c和110d中的直通导体与第二子层120a中的直通导体123a精确对准。

在图8E至图8H中，参照图6B描述的第二子层120b被用作第二子层。在图8E至图8H中，参照图5A至图5D描述的第一子层110a、110b、110c和110d分别被用作第一子层。

如图8E至图8H所示，第一子层110a、110b、110c和110d中的直通导体也没有与第二子层120b中的直通导体123b精确对准，如参照图8A至8D所描述的那样。

在图8I至图8L中，参照图6C描述的第二子层120c被用作第二子层。在图8I至图8L中，参照图5A至图5D描述的第一子层110a、110b、110c和110d分别被用作第一子层。

如图8I至图8L所示，第一子层110a、110b、110c和110d中的直通导体也没有与第二子层120c中的直通导体123c精确对准，如参照图8A至图8D所描述的那样。

在图8M至图8P中，参照图6D描述的第二子层120d被用作第二子层。在图8M至图8P中，参照图5A至图5D描述的第一子层110a、110b、110c和110d分别被用作第一子层。

参照图8M至图8P，第一子层110a、110b、110c和110d的直通导体对应于第二子层120d的直通导体。换句话说，第一子层110a、110b、110c和110d的直通导体可以与第二子层120d的直通导体123d具有相同的节距。在这种情况下，因为导电体的截面积扩大了，所以可以实现更稳定的电信号传输。

图9A至图9D是示出了根据本发明构思的一些示例性实施例的测试插座的截面图。

图8A至图8P示出了双层结构的实施例，在该双层结构中，一个第一子层和一个第二子层彼此堆叠在一起，而图9A至图9D示出三层结构的实施例，在该三层结构中，两个第一子层和一个第二子层被堆叠或者一个第一子层和两个第二子层被堆叠。

参照图9A，第一子层110c以及第一子层110c下方的第二子层120d可以被堆叠，并且附加地，与第一子层110c相同的第三子层110c′可以被设置在第二子层120d的下方。

参照图9B，第二子层120c可以设置在第一子层110c的下方，并且可以在第一子层110c上进一步设置与第二子层120c相同的第四子层120c′。

参照图9C，第二子层120c可以设置在第一子层110a的下方，并且可以在第一子层110a上进一步设置与第二子层120c相同的第四子层120c′。

参照图9D，第二子层120d可以设置在第一子层110c的下方，并且可以在第一子层110c上进一步设置与第二子层120d相同的第五子层120d′。

如上所述，子层由三层组成，可以有效地分散从半导体器件施加的力，从而可以增加每个子层的直通导体的寿命。

图10A和图10B是示出了根据本发明构思的其它一些示例性实施例的第一子层110e和110f的侧截面图。

参照图10A，导体柱1152可以在第一基底111中沿垂直方向延伸，并且具有球形表面的珠1151可以分别设置在各导体柱1152的末端。在图10A中，珠1151被示出为与导体柱1152分开，但是它们可以被整体地设置。

珠1151和导体柱1152可以由金属制成，并且可以由选自由铜(Cu)、镍(Ni)、金(Au)、银(Ag)、铂(Pt)、钨(W)、钼(Mo)、铁(Fe)、钴(Co)、铝(Al)、钯(Pd)、钛(Ti)以及它们的合金构成的组中的至少一种制成。

珠1151可以以第一节距P1布置，并且如上所述，第一节距P1可以等于或小于待测试的半导体器件的端子的节距的1/2。

当半导体器件的凸起与珠1151接触时，该凸起稍微滑动，同时受到沿珠1151的球形表面的剪切力。在这个过程中，凸起表面的自然氧化物可以通过摩擦被去除。由此可以更平稳地传输电信号。

参照图10B，可以在导体柱1152的末端形成针，而不是珠1151。图11A至图11E是示出了针的各种示例的局部透视图。在图11A至图11E中，用实线指示的部分表示暴露在第一基片111的上表面上的部分，而用虚线指示的部分表示掩埋在第一基片111的上表面下的部分。

参照图11A至图11E，针具有各种形状，例如棱锥形针116a、侧凹锥形针116b、圆锥形针116c、圆柱和圆锥组合形式的针116d、双棱锥形针116e等。这些针可以通过对导体柱1152进行抛光、等离子体处理、溅射等来制造。

使用具有如上所述的具备尖点的针状导体柱1152的第一子层110f可以有助于在半导体器件的凸起与第一子层110f接触时去除凸起表面上的自然氧化物。

图12是示出了根据本发明构思的示例性实施例的测试半导体器件的方法的流程图。

参照图12，可以将通用测试插座放置在测试基片上(S110)。由于已经参照图3描述了测试基片，这里将省略对测试基片的详细描述。由于已经参照图4等描述了通用测试插座，这里将省略对通用测试插座的详细描述。

随后，可以将多个半导体器件放置在一个通用测试插座上(S120)。如上所述，传统的测试插座只能容纳一个半导体器件。也就是说，例如，如果要测试四个半导体器件，则可能需要四个测试插座，并且可能需要将四个测试插座中的每一个都安装在测试基片上。

然而，根据一些示例性实施例的通用测试插座可以将多个半导体器件容纳在一个通用测试插座中。这大大减少了为在测试基片上安装测试插座所需的时间。

然后，通过通用测试插座向半导体器件施加测试信号以测试半导体器件(S130)。测试信号可以被设计成对于相应的半导体器件是唯一的。

随后，检查通用测试插座是否正常(S140)。在图12中，可以在测试半导体器件的操作(S130)之后执行检查通用测试插座是否正常的操作，但是也可以在测试半导体器件的操作(S130)之前执行检查通用测试插座是否正常的操作。

结果，如果确定通用测试插座正常，则可以继续执行对半导体器件的测试。

否则，如果确定通用测试插座的至少一个直通导体有缺陷，则可以使通用测试插座沿水平方向移动期望的(或者预定的)距离，以避开该有缺陷的直通导体(S150)，然后可以继续对半导体器件的测试。例如，当测试控制器1b确定通用测试插座20的至少一个直通导体有缺陷时，测试控制器1b可以控制测试主体1a使通用测试插座20沿平行于该通用测试插座的主表面的方向移动，而不是用另一个通用测试插座替换该通用测试插座。

图13是示出了沿水平方向移动通用测试插座20的方法的示例性实施例的概念图。

参照图13，可以将通用测试插座20设置在测试基片10上。例如，通用测试插座20的两端可以卷绕在辊子R1和R2上。在这种情况下，可以通过旋转辊子R1和R2，使通用测试插座20沿水平方向(即，沿平行于通用测试插座20的主表面的方向)移动。

在这种情况下，通用测试插座20沿水平方向的移动距离可以是待测试的半导体器件的端子节距的(N+1/3)倍至(N+2/3)倍，其中，N是0至1,000,000的整数。如果通用测试插座20沿水平方向的移动距离是待测试的半导体器件的端子节距的整数倍，则被确定为有缺陷的直通导体可能与待测试的半导体器件的其它端子接触。因此，可能需要使通用测试插座20移动稍微多于(或者少于)端子节距的整数倍。

根据本发明构思的示例性实施例，即使待测试的第一半导体器件被更换为与第一半导体器件具有不同的端子节距的第二半导体器件，也可以继续使用通用测试插座。进一步地，根据示例性实施例，即使有一个端子出现问题，也可以继续使用该通用测试插座而不需要更换。更进一步地，由于多个半导体器件可以对应于一个通用测试插座，与传统的测试插座相比，在测试装置上附着和拆卸测试插座要花费的时间可以较短。

虽然已经参照本发明构思的一些示例性实施例具体示出和描述了本发明构思，但是应理解的是，在不脱离所附权利要求的精神和范围的情况下，可以对本发明构思进行形式和细节上的各种改变。

Claims (24)

1.一种通用测试插座，包括：

第一子层，所述第一子层包括多个第一直通导体，所述多个第一直通导体以第一节距布置在第一基片中；和

第二子层，所述第二子层包括多个第二直通导体，所述第二子层堆叠在所述第一子层上，使得所述多个第一直通导体与所述多个第二直通导体接触，所述多个第二直通导体以第二节距布置在第二基片中，所述第二节距小于或等于所述第一节距。

2.根据权利要求1所述的通用测试插座，其中，所述第二节距小于或等于所述第一节距的1/2。

3.根据权利要求1所述的通用测试插座，其中，所述第一节距小于或等于在测试中的封装件的端子的节距的1/2。

4.根据权利要求1所述的通用测试插座，其中，

所述第一节距为15微米至70微米；并且

所述第二节距为5微米至30微米。

5.根据权利要求1所述的通用测试插座，其中，所述多个第一直通导体包括微粉末或碳基纳米结构。

6.根据权利要求5所述的通用测试插座，其中，所述微粉末或所述碳基纳米结构在设置在所述第一基片中的凹形电极上。

7.根据权利要求1所述的通用测试插座，其中，所述多个第一直通导体包括穿透到所述第一基片中的微凸起。

8.根据权利要求1所述的通用测试插座，其中，所述多个第二直通导体包括线引脚或者细导电颗粒阵列。

9.根据权利要求8所述的通用测试插座，其中，所述细导电颗粒阵列的所述第二节距基本上等于所述第一节距。

10.根据权利要求8所述的通用测试插座，其中，

所述多个第二直通导体包括所述线引脚；并且

所述线引脚是倾斜的。

11.根据权利要求1所述的通用测试插座，进一步包括：

在所述第一基片上的第三子层，所述第三子层包括多个第三直通导体，所述多个第三直通导体以第三节距布置，所述第三节距与所述第二节距基本上相同。

12.根据权利要求11所述的通用测试插座，其中，所述第三子层具有与所述第二子层相同的结构。

13.根据权利要求1所述的通用测试插座，进一步包括：

在所述第二基片上的第四子层，所述第四子层包括多个第四直通导体，所述多个第四直通导体以第四节距布置，所述第四节距与所述第一节距基本上相同。

14.根据权利要求13所述的通用测试插座，其中，所述第四子层具有与所述第一子层相同的结构。

15.根据权利要求1所述的通用测试插座，其中，所述第一子层和所述第二子层通过范德华力彼此可拆卸地附着。

16.根据权利要求1所述的通用测试插座，其中，所述多个第一直通导体与待测试的封装件接触的部分包括球形表面或尖点。

17.一种半导体测试装置，包括：

测试主体，被配置为测试半导体器件，所述测试主体包括通用测试插座，所述通用测试插座包括：

第一子层，所述第一子层包括多个第一直通导体，所述多个第一直通导体以第一节距布置在第一基片中；和

第二子层，所述第二子层包括多个第二直通导体，所述第二子层堆叠在所述第一子层上，使得所述多个第一直通导体与所述多个第二直通导体接触，所述多个第二直通导体以第二节距布置在第二基片中，所述第一节距以及所述第二节距小于或等于所述半导体器件的端子的节距的1/2；以及

处理器，被配置为控制由所述测试主体执行的测试。

18.根据权利要求17所述的半导体测试装置，其中，所述第一节距和所述第二节距中的至少一个小于或等于所述半导体器件的端子的节距的1/5。

19.根据权利要求17所述的半导体测试装置，其中，所述通用测试插座被配置为沿平行于所述通用测试插座的主表面的方向移动。

20.根据权利要求19所述的半导体测试装置，进一步包括：

辊子，被配置为分别卷绕所述通用测试插座的两个端部，并且通过旋转运动来移动所述通用测试插座。

21.根据权利要求19所述的半导体测试装置，其中，所述处理器进一步被配置为：当所述处理器确定所述通用测试插座的至少一个直通导体有缺陷时，控制所述测试主体沿平行于所述通用测试插座的主表面的所述方向移动所述通用测试插座，而不是用另一个通用测试插座替换所述通用测试插座。

22.一种通过使用半导体测试装置来测试半导体器件的方法，所述半导体测试装置包括被配置为测试半导体器件的测试主体以及被配置为控制由所述测试主体执行的测试的控制器，所述方法包括：

将通用测试插座放置在测试基片上；

将多个半导体器件放置在所述通用测试插座上；和

通过所述通用测试插座向所述多个半导体器件施加测试信号。

23.根据权利要求22所述的方法，进一步包括：

响应于确定所述通用测试插座的至少一个直通导体有缺陷，沿平行于所述通用测试插座的主表面的方向移动所述通用测试插座。

24.根据权利要求23所述的方法，其中，所述通用测试插座的移动距离是所述半导体器件的端子节距的(N+1/3)倍至(N+2/3)倍，其中，N是0至1,000,000的整数。