CN109154919A - 用以执行内部模块数据总线反相的设备和方法 - Google Patents

用以执行内部模块数据总线反相的设备和方法 Download PDF

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Abstract

本发明实施例描述用于执行内部模块数据总线反相操作的设备、存储器模块和方法。实例设备包含存储器模块，其包括数据总线反相DBI，和缓冲器电路，和多个存储器。所述DBI和缓冲器电路经配置以编码所述存储器模块所接收的数据块，且将DBI数据和对应DBI位提供到所述多个存储器的相应存储器。

Description

用以执行内部模块数据总线反相的设备和方法
背景技术
技术的进步已导致制造的电子装置较小且较快，同时消耗较少功率。经由信号线的数据传输涵盖电子装置中的大量功耗。减少在存储器控制器与存储器模块之间传递数据时的功耗的方法是使用数据总线反相(DBI)。DBI操作确定是否经由若干信号线来传输未修改数据或经反相数据。传输未修改数据或经反相数据可减少信号线上的功耗。DBI操作可使用DBI位指示所述接收器数据是否经反相。所述反相数据可基于DBI位在所述接收端再次被反相，使得所述数据被正确地解释。但是，DBI操作一般受限于存储器控制器与存储器模块之间的通信，尤其是在一些配置中。
发明内容
根据本发明的实施例的实例设备可包含存储器模块。所述存储器模块包含数据总线反相(DBI)和缓冲器电路和多个存储器。DBI和缓冲器电路可编码所述存储器模块所接收的数据块，且将DBI数据和对应DBI位提供到所述多个存储器的相应存储器。
根据本发明的实施例的另一实例设备可为存储器模块，其包含数据总线反相(DBI)和缓冲器电路和耦合到所述DBI和缓冲器电路的多个存储器。所述DBI及缓冲器电路可包含多个DBI逻辑电路、多个数据缓冲器电路和多个DBI位缓冲器电路。所述多个DBI逻辑电路的DBI逻辑电路可从所述多个数据缓冲器电路中的相应一者接收DBI数据，且可从所述多个DBI位缓冲器电路中的相应一者接收对应DBI位，且所述DBI逻辑电路可基于所述DBI数据和所述对应DBI位恢复数据块。所述多个存储器的存储器使用DBI和缓冲器电路编码所述数据块，以将所述DBI数据提供到所述多个数据缓冲器电路中的相应一者且将所述对应DBI位提供到所述多个DBI位缓冲器电路中的相应一者。
根据本发明的实施例，执行内部模块数据总线反相操作的实例方法可包含：在存储器模块处接收数据块；对所述数据块执行数据总线反相(DBI)操作以提供DBI数据和对应DBI位；及将所述DBI数据和所述对应DBI位提供到所述存储器模块的多个存储器的存储器。
根据本发明的实施例，执行内部模块数据总线反相操作的另一实例方法可包含：检索存储器模块的存储器所存储的数据块；对所述存储器所存储的数据块执行数据总线反相(DBI)操作以提供DBI数据和对应DBI位；及将所述DBI数据和所述对应DBI位提供到所述存储器模块的DBI和缓冲器电路。
附图说明
图1是根据本发明的实施例的包含经配置以执行DBI操作的存储器模块的装置的特定说明性实施例的图；
图2是根据本发明的实施例的包含经配置以执行DBI操作的存储器模块的装置的特定说明性实施例的图；
图3是根据本发明的实施例的用于对存储器模块上的数据通信执行DBI操作的方法的流程图；
图4是根据本发明的实施例的用于对存储器模块上的数据通信执行DBI操作的方法的流程图；且
图5是根据本发明的实施例的包含DBI逻辑电路的存储器的特定说明性实施例的图。
具体实施方式
下文中阐述特定细节以提供本发明的实施例的充分理解。但是，所属领域的技术人员将清楚可在不具有这些特定细节的情况下实践本发明的实施例。此外，在本文中描述的本发明的特定实施例通过实例提供且不应用于将本发明的范围限于这些特定实施例。
参考图1，揭示包含DBI和缓冲器电路122的设备(例如，集成电路、存储器设备、存储器系统、电子设备或系统、智能手机、平板计算机、计算机、服务器等等)的特定说明性实施例，且所述设备整体标示为设备100。设备100可包含经由数据总线160耦合到存储器模块120的主机110。存储器模块120可包含经由相应数据总线和DBI线耦合到存储器124(0-N)的DBI和缓冲器电路122。
存储器模块120可经配置以经由数据总线160对主机110提供数据且从主机110接收数据。存储器模块120也可从主机110接收命令、地址和时钟数据以存储或检索所述数据，或命令存储器模块120上的存储器124(0-N)刷新。存储器模块120可为双列直插存储器模块。在一些实例中，存储器模块120可为负载减小DIMM(LRDIMM)。存储器124(0-N)的每一者可为易失性存储器(例如，DRAM、SDRAM等等)或非易失性存储器(例如，NAND或NOR快闪存储器、PCM等等)。存储器124(0-N)的每一者可为双数据速率(DDR)存储器，例如在一些实施例中为DDR3或DDR4。
存储器模块120的DBI和缓冲器电路122可从主机110接收数据且对存储器124(0-N)提供数据。存储器模块120的DBI和缓冲器电路122还可从主机110接收将被提供到存储器124(0-N)的命令、地址和时钟数据。所述数据可基于DBI及缓冲器电路122与存储器124(0-N)的每一者之间的数据总线的总线宽度经划分为块。例如，存储器模块120可为x4配置，使得DBI及缓冲器电路122与存储器124(0-N)之间的数据总线的总线宽度可为4位。可实施其它存储器模块配置，例如x8、x16等等。就每一数据块而言，DBI及缓冲器电路122可对所述数据执行DBI操作以产生DBI数据且将其提供到存储器124(0-N)的相应存储器。DBI及缓冲器电路122也可经由相应DBI线来提供对应DBI，以指示所述DBI数据是否已经逻辑反相。同样地，存储器124(0-N)中的每一者可对相应存储数据块执行DBI操作以产生DBI数据，且可将所述DBI数据同对应DBI位一起提供到所述DBI及缓冲器电路122。在一些实施例中，在一个方向上对所述数据执行所述DBI操作(单向DBI操作)。例如，在一些实施例中，通过DBI及缓冲器电路122来执行所述DBI操作以将所述数据提供到存储器124(0-N)。可通过DBI及缓冲器电路122来将所述DBI数据及对应DBI位提供到存储器124(0-N)，且可通过存储器124(0-N)来存储所述DBI数据及对应DBI位而无需编码。即，将所述DBI数据编码，且通过存储器124(0-N)来存储所述对应DBI位。当从存储器124(0-N)读取所述DBI数据及对应DBI位时，可将所述DBI数据及对应DBI位从存储器124(0-N)提供到DBI及缓冲器电路122以基于所述DBI位进行解码。接着将所述解码数据提供到主机110。在另一实例中，就一些实施例而言，通过存储器124(0-N)来执行所述DBI操作以将数据提供到DBI缓冲器电路122。在一些实施例中，在两个方向上都对所述数据执行所述DBI操作(双向DBI操作)，例如，通过DBI及缓冲器电路122来执行所述DBI操作以将所述数据提供到存储器124(0-N)且同时通过存储器124(0-N)来执行所述DBI操作以将数据提供到DBI缓冲器电路122。
在不背离本发明的范围的情况下，可通过DBI及缓冲器电路122及存储器124(0-N)来执行不同DBI操作。可通过DBI及缓冲器电路122及存储器124(0-N)来使用不同DBI操作以减少功耗。在一些实施例中，(例如)基于所述数据的大部分是否具有一个状态或另一状态，通过DBI及缓冲器电路122及存储器124(0-N)来执行的DBI操作会最小化经提供于DBI及缓冲器电路122与存储器124(0-N)之间的特定逻辑状态的位的数目。例如，如果经由总线的传输包含具有较高电压所指示的所有逻辑值的数据，那么将所述数据反相到较低电压所指示的相反逻辑值以减少所述信号线上的功耗是较功率有效的。在一些实施例中，将所述数据反相到较高电压所指示的相反逻辑值来降低所述信号线上的功耗是较功率有效的。在一些实施例中，DBI及缓冲器电路122及存储器124(0-N)所执行的DBI操作可基于先前数据到当前数据的位转变的数目。例如，如果需要从先前逻辑状态转变到当前逻辑状态的位的数目超过阈值(例如，半数以上的位将转变逻辑状态)，那么所述数据可经反相以减少需要从所述先前逻辑状态转变到当前逻辑状态的位的数目，这可减少功耗。在其它实施例中，DBI缓冲器电路122及存储器124(0-N)所执行的DBI操作可为当前已知或之后所开发的用于减少所述信号线上的功耗的任何DBI操作。
在操作中，主机110可经由数据总线160对存储器模块120提供数据，或可从存储器模块120接收数据。从主机110接收的数据可根据DBI方案经编码或未经修改。当从主机110接收数据时，DBI及缓冲器电路122可基于将DBI及缓冲器电路122耦合到存储器124(0-N)的数据总线的总线宽度来将所述数据划分为块。在实例中，可将所述数据划分为半字节(例如，4位)。DBI及缓冲器电路122及存储器124(0-N)的每一者可对每一数据块执行内部模块编码及解码DBI操作，以提供相应DBI数据，所述DBI数据经由所述相应数据总线在DBI及缓冲器电路122与存储器124(0-N)之间传递。可执行DBI操作以降低电流消耗。
例如，在其中所述DBI操作是基于所述数据的大部分是否具有一个状态或另一状态的实施例中，传输相对较高电压(例如，第一逻辑值)所表示的数据位可比传输相对较低电压(例如，第二逻辑值)所表示的数据位需要更多电流。在一些实施例中，供应电压的电压电平可表示所述第一逻辑值，且参考电压(例如，接地电压)可表示所述第二逻辑值。
在此实施例中，为减少电流消耗，如果从主机110所接收的数据块中半数以上的数据位具有所述第一逻辑值，那么DBI及缓冲器电路122可通过将所述数据块的每一数据位逻辑反相来编码所述DBI数据。例如，所述数据块中具有所述第一逻辑值的数据位经反相到具有所述第二逻辑值(由相对较低电压所表示)，且所述数据块中具有所述第二逻辑值的数据位经反相到具有所述第一逻辑值(由相对较高电压所表示)。因此，所述DBI数据的半数以上的数据位将具有由所述相对较低电压所表示的第二逻辑值。如果从主机110所接收的数据块中半数或半数以下的数据位具有所述第二逻辑值，那么DBI及缓冲器电路122可通过提供处于其原始状态的数据块来编码所述DBI数据。此外，DBI及缓冲器电路122也可将DBI位设置为响应于所述经反相数据块的逻辑值，且将DBI位设置为响应于被留在其原始状态的所述数据块的不同逻辑值。DBI及缓冲器电路122可经由所述对应数据总线及DBI线来分别将DBI数据及对应DBI位提供到存储器124(0-N)的相应存储器。在一些实施例中，所述DBI操作可经配置，使得可选择性地在存储器模块120上停用或启用将DBI用于数据通信。
响应于接收所述DBI数据及所述DBI位，存储器124(0-N)的相应存储器可使用所述DBI位来解码所述DBI数据，以恢复将以其原始状态存储于所述存储器中的原始数据块。
在其中也通过存储器124(0-N)来执行DBI操作以提供数据的实施例中，无论是用于双向或单向DBI操作(例如，经由DBI及缓冲器电路122将数据块从存储器124(0-N)的相应存储器提供到主机110)，存储器124(0-N)的相应存储器可编码所述数据块以产生所述DBI数据及DBI位，且将所述DBI数据及DBI位提供到DBI及缓冲器电路122。响应于接收所述DBI数据及所述DBI位，DBI及缓冲器电路122可使用所述DBI位来解码所述DBI数据，以恢复所述原始数据块。接着，DBI及缓冲器电路122可组合来自存储器124(0-N)的所有数据块，且经由总线对主机110提供所述组合数据。
执行DBI操作可基于减少在DBI及缓冲器电路122与存储器124(0-N)之间用于提供相对较高电压所需的每一总线的信号线的数目来减少功耗。此外，使用DBI可减少操作期间的热产生及噪声产生。在一些实施例中，所述相对较高电压表示低逻辑值，且所述相对较低电压表示高逻辑值。在其它实施例中，所述相对较高电压表示高逻辑值，且所述相对较低电压表示低逻辑值。
参考图2，揭示包含DBI及缓冲器电路222的设备的特定说明性实施例，且所述设备整体是标示为设备200。设备200可包含主机210，其经由数据总线耦合到存储器模块220。存储器模块220可包含DBI及缓冲器电路222，其是经由数据总线耦合到一对存储器224(0-1)。可将存储器模块220实施于图1的存储器模块120中。
存储器模块220可经配置以经由数据总线260来对主机210提供数据及从主机210接收数据。存储器模块220也可从主机210接收命令、地址及时钟数据以存储或检索所述数据，或命令存储器模块220上的存储器224(0-1)刷新。
DBI及缓冲器电路222可经由数据总线260从主机210接收数据且对存储器224(0-1)提供数据。存储器模块220的DBI及缓冲器电路222可从主机210接收将被提供到存储器224(0-1)的命令、地址和时钟数据。所述数据可基于DBI及缓冲器电路222与存储器224(0-N)的每一者之间的相应数据总线的总线宽度经划分为块。例如，存储器模块120可为x4配置，使得DBI及缓冲器电路222与存储器224(0-1)之间的总线的总线宽度为4位(例如，所述数据块及所述DBI数据的每一者为4位宽数据)。可实施其它存储器模块配置，例如x8、x16等等。DBI及缓冲器电路222可包含经配置以缓冲数据的相应数据缓冲器231(0-1)且进一步包含与每一数据块相关联的相应DBI逻辑电路232(0-1)。DBI逻辑电路232(0-1)经配置以通过编码及解码DBI数据以用于与存储器224(0-1)通信来执行内部模块DBI操作。每一DBI逻辑电路232(0-1)经配置以接收及/或提供来自/到相应数据缓冲器231(0-1)的数据，且也直接经由数据总线260接收及/或提供数据。每一DBI逻辑电路232(0-1)经进一步配置以接收及/或提供来自/到相应数据缓冲器234(0-1)的DBI数据且接收及/或提供来自/到相应DBI缓冲器238(0-1)的DBI位。数据缓冲器234(0-1)及DBI缓冲器238(0-1)分别经由对应数据总线及DBI线来分别接收及提供来自/到所述对存储器224(0-1)的存储器的DBI数据及DBI位。DBI逻辑电路232(0-1)也分别直接接收及/或提供来自/到所述数据总线及所述DBI线的DBI数据及DBI位。数据缓冲器234(0-1)及/或DBI缓冲器238(0-1)可包含经配置以允许DBI逻辑电路232(0-1)与存储器224(0-1)之间在任一方向上的通信的双向缓冲器电路。
所述对存储器224(0-1)的每一者包含相应DBI逻辑电路226(0-1)及存储器电路228(0-1)。类似于DBI及缓冲器电路222的DBI逻辑电路232(0-1)，所述对存储器224(0-1)的DBI逻辑电路226(0-1)经配置以编码及解码DBI数据以用于与DBI及缓冲器电路222通信。DBI逻辑电路226(0-1)在存取操作期间接收且提供来自/到存储器电路228(0-1)的数据。
在不背离本发明的范围的情况下，可通过DBI及缓冲器电路222及存储器224(0-N)来执行(例如如先前所描述的)不同DBI操作。在一些实施例中，在一个方向上对所述数据执行所述DBI操作(单向DBI操作)。例如，在一些实施例中，通过DBI及缓冲器电路222来执行所述DBI操作以将所述数据提供到存储器224(0-N)。在另一实例中，就一些实施例而言，通过存储器224(0-N)来执行所述DBI操作以将数据提供到DBI缓冲器电路222。在一些实施例中，在两个方向上都对所述数据执行所述DBI操作(双向DBI操作)，例如，通过DBI及缓冲器电路222来执行所述DBI操作以将所述数据提供到存储器224(0-N)且同时通过存储器224(0-N)来执行所述DBI操作以将数据提供到DBI缓冲器电路222。
存储器电路228(0-1)经配置以存储且检索数据以供主机210存取。存储器模块220可为双列直插存储器模块。在一些实例中，存储器模块220可为负载减小DIMM(LRDIMM)。存储器224(0-1)中的每一者可为易失性存储器(例如，DRAM、SDRAM等等)或非易失性存储器(例如，NAND或NOR快闪存储器、PCM等等)。存储器224(0-1)中的每一者可为双数据速率(DDR)存储器，例如DDR3或DDR4。
在操作中，主机210经由数据总线260来对存储器模块220提供数据半字节或从存储器模块220接收数据半字节。从主机210所接收的数据可根据DBI方案通过DBI及缓冲器电路222编码或可未经修改以用于存储器224(0-1)。DBI及缓冲器电路222及存储器224(0-1)中的每一者可通过编码及解码每一数据半字节来执行内部模块DBI操作以分别使用DBI逻辑电路232(0-1)及DBI逻辑电路226(0-1)提供DBI数据。可执行DBI操作以减少电流消耗。
例如，在其中所述DBI操作是基于是否所述数据的大部分具有一个状态或另一状态的实施例中，每一DBI逻辑电路232(0-1)确定经由数据总线260从主机210接收的相应数据半字节的半数以上的位是否具有相对较高电压，且如果是，那么可通过将所述数据半字节的每一数据位逻辑反相来编码所述DBI数据以提供所述DBI数据。例如，具有所述第一逻辑值的所述数据块中的数据位经反相到具有所述第二逻辑值(由相对较低电压所表示)，且具有所述第二逻辑值的所述数据块中的数据位经反相到具有所述第一逻辑值(由相对较高电压所表示)。因此，所述DBI数据的半数以上的数据位将具有由所述相对较低电压所表示的第二逻辑值。如果从主机110所接收的数据块中半数或少于半数的数据位具有所述第二逻辑值，那么每一DBI逻辑电路232(0-1)可提供所述数据块作为DBI数据。此外，每一DBI逻辑电路232(0-1)也可将DBI位设置为响应于所述经反相数据块的第一逻辑值，且将DBI位设置为响应于被留在其原始状态的所述数据块的第二逻辑值。
每一DBI逻辑电路232(0-1)可将所述DBI数据及对应DBI位分别提供到数据缓冲器234(0-1)及DBI缓冲器238(0-1)及到所述数据总线及DBI线。可经由所述对应数据总线及DBI线来将所述DBI数据及DBI位分别从数据缓冲器234(0-1)及DBI缓冲器238(0-1)，及DBI逻辑电路232(0-1)提供到所述存储器224(0-N)对的存储器。
响应于接收所述DBI数据及所述DBI位，DBI逻辑电路226(0-1)可使用所述DBI位来解码所述DBI数据以恢复所述原始数据半字节。可将所述数据半字节提供到存储器电路228(0-1)以便存储。
在其中也通过存储器124(0-N)来执行DBI操作以提供数据的实施例中，无论是用于双向或单向DBI操作(例如，经由DBI及缓冲器电路222，将数据半字节从存储器224(0-N)的相应存储器提供到主机210)，相应DBI逻辑电路226(0-1)可编码所述数据半字节，以提供所述DBI数据及对应DBI位，且经由所述对应数据总线及DBI线来将所述DBI数据及DBI位提供到相应数据缓冲器234(0-1)及DBI缓冲器238(0-1)，及到DBI及缓冲器电路222。响应于接收所述DBI数据及DBI位，数据缓冲器234(0-1)及DBI缓冲器238(0-1)可将所述DBI数据及DBI位提供到相应DBI逻辑电路232(0-1)，所述相应DBI逻辑电路可使用所述DBI位来解码所述DBI数据以恢复所述原始数据半字节。DBI及缓冲器电路222可经由数据缓冲器231(0-1)及数据总线260来将所述DBI半字节提供到主机210。
DBI逻辑电路232(0-1)及DBI逻辑电路226(0-1)中的每一者可包含用于确定位的大部分是否具有由相对较高电压表示的逻辑电平(例如XOR门或其它逻辑)的逻辑。如先前所讨论，执行DBI操作可基于减少在DBI及缓冲器电路222与存储器224(0-1)之间用于提供相对较高电压所需的每一总线的信号线的数目来减少功耗。此外，使用DBI也可减少操作期间的热产生。尽管图2描绘存储器224(0-1)对，但所述设备可经修改以包含任意数目个存储器(例如4个、8个、16个等等)。DBI及缓冲器电路222的DBI逻辑电路、数据缓冲器及DBI缓冲器的计数可匹配所述存储器的计数。此外，尽管主机210与存储器模块220之间的数据总线指示x4配置，但可实施其它配置(例如x8、x16等等)。
图3是根据本发明的实施例的用于对存储器模块上的内部模块数据通信执行DBI编码操作的方法的流程图300。图4是根据本发明的实施例的用于对所述存储器模块上的内部模块数据通信执行DBI解码操作的方法的流程图400。实施流程图300和流程图400所说明的方法可通过图1的存储器模块120及/或图2的存储器模块220或其任意组合来实施。
方法300可包含在310中接收数据块。可在存储器模块(例如图1的存储器模块120或图2的存储器模块220)处，从主机(例如图1的主机110或图2的主机210)接收所述数据块，或可从存储器模块的存储器(例如图1的存储器124(0-N)中的一者或图2的存储器224(0-1)中的一者)检索所述数据块。所述存储器模块可为x4存储器模块，且因此所述数据块可为四位。可并行地在所述存储器模块处接收或从所述存储器模块检索若干数据块，且可将所述数据块的聚合组合以形成单条信息。
方法300可进一步包含在320中执行DBI操作以编码所述数据块，以提供DBI数据及对应DBI位。可通过DBI及缓冲器电路(例如图1的DBI及缓冲器电路122或图2的DBI及缓冲器电路222)或存储器(例如图1的存储器124(0-N)的一者或图2的DBI逻辑电路226(0-1)的一者)来执行所述编码DBI操作。例如，在具有基于是否所述数据的大部分具有一个状态或另一状态的DBI操作的实施例中，所述DBI操作可包含确定所述数据块的半数以上位是否具有对应于相对较高电压的逻辑电平，且响应于所述数据块的半数以上位具有对应于所述相对较高电压的逻辑电平，将所述数据块的位反相。在所述数据块的半数以上位具有对应于所述相对较高电压的逻辑电平时，将所述数据块的位反相可减少传递所述数据时的功率。所述DBI操作可进一步包含响应于所述数据块的半数以上位具有对应于所述相对较高电压的逻辑电平来设置对应DBI位。所述DBI位用于解码所述DBI数据以在所述接收端上恢复所述原始数据块。
方法300可进一步包含在330中提供所述所述DBI数据及所述对应DBI位。可将所述DBI数据及所述对应DBI位从所述DBI及缓冲器电路提供到存储器，或从所述存储器提供到所述DBI及缓冲器电路。所述存储器可未非易失性存储器(例如DRAM)，且所述存储器模块可为LRDIMM模块。在一些实例中，方法300可进一步包含对多个数据块并行地执行编码DBI操作，以在存储器模块处提供相应DBI数据及对应DBI位。方法300可进一步包括将每一相应DBI数据及对应DBI位分别从所述多个存储器中的相应一者提供到所述DBI及缓冲器电路，或从所述DBI及缓冲器电路提供到所述多个存储器中的相应一者。
现转到图4，方法400可包含在410中接收DBI数据及DBI位。可在DBI及缓冲器电路处(例如图1的DBI及缓冲器电路122或图2的DBI及缓冲器电路222)接收或在存储器处(例如图1的存储器124(0-N)的一者或图2的存储器224(0-1)的一者)接收所述DBI数据及所述DBI位。
方法400可进一步包含使用所述对应DBI位来对所述DBI数据执行解码DBI操作以恢复所述数据块。可通过所述DBI及缓冲器电路或通过所述存储器来执行所述解码DBI操作。
方法400可包含在430中提供所述数据块。可将所述数据块从所述DBI及缓冲器电路提供到主机(例如图1的主机110或图2的主机210)，或可将所述数据块提供到存储器电路(例如图1的存储器124(0-N)的一者上的存储器电路及/或图的存储器224(0-1)的一者的存储器电路228(0-1))以便存储。
关于流程图300及400的上述描述可允许DBI及缓冲器电路与所述相应存储器的一或多者之间的内部模块DBI操作(例如，在任一方向上)。所述内部模块DBI操作可通过减少内部模块通信所需的电流来减少存储器模块功耗。
图5说明根据本发明的实施例的存储器500的一部分。存储器500包含存储器单元的存储器阵列502，所述存储器单元可为(例如)易失性存储器单元(例如，DRAM存储器单元、SRAM存储器单元)、非易失性存储器单元(例如，快闪存储器单元、相变存储器单元)或一些其它类型存储器单元。存储器500包含命令解码器506，其通过命令总线508来接收存储器命令且在存储器500内产生对应控制信号以实施各种存储器操作。通过地址总线520来将行及列地址信号施加于存储器500且将其提供到地址锁存器510。接着，所述地址锁存器输出单独列地址及单独行地址。
通过地址锁存器510将行地址及列地址分别提供到行解码器522及列地址解码器528。列地址解码器528选择延伸通过对应于相应列地址的存储器阵列502的位线。行解码器522经连接至激活存储器阵列502中对应于所接收列地址的存储器单元的相应行的字线驱动器524。对应于所接收列地址的选择数字线(例如，位线或(若干)位线)经耦合到存储器电路530以经由输出数据总线540将读取数据提供到数据输出电路534。数据输出电路534经配置以将输出数据提供到DBI逻辑电路550，所述DBI逻辑电路经配置以编码所述输出数据以提供DBI数据及对应DBI位。耦合到数据DBI逻辑电路550的输出垫用于电耦合到存储器500。DBI逻辑电路550也可经配置以接收DBI数据及对应DBI位且解码所述DBI数据来提供写入数据。可通过数据输入电路544及存储器阵列存储器电路530来经由输入数据总线541将写入数据施加于存储器阵列502。耦合到数据DBI逻辑电路550的输入垫用于电耦合到存储器500。可根据本发明的实施例实施DBI逻辑电路550。例如，可将DBI逻辑电路550实施于图1的124(0-N)的任何一者、图2的DBI逻辑电路226(0-1)的任何一者，且可经配置以实施图3的方法300或其组合。命令解码器506响应于应用于命令总线508的存储器命令以对存储器阵列502执行各种操作。特定来说，命令解码器506用于产生内部控制信号以从存储器阵列502读取数据及将数据写入存储器阵列502。
从前述内容将了解，尽管出于图解的目的已在本文中描述本发明的特定实施例，但可在不背离本发明的精神和范围的情况下作出各种修改。据此，本发明除受到所附权利要求书的限制以外不受任何限制。

Claims (26)

1.一种设备，其包括：
存储器模块，其包括数据总线反相DBI，和缓冲器电路，和多个存储器，所述DBI及缓冲器电路经配置以编码所述存储器模块所接收的数据块，且将DBI数据及对应DBI位提供到所述多个存储器的相应存储器。
2.根据权利要求1所述的设备，其中所述相应存储器包括DBI逻辑电路，其经配置以基于所述对应DBI位来解码所述DBI数据以恢复所述数据块。
3.根据权利要求2所述的设备，其中所述相应存储器进一步包括经配置以存储所述数据块的存储器电路。
4.根据权利要求1所述的设备，其中所述存储器模块是负载减小双列直插存储器模块，且其中所述相应存储器包含易失性存储器。
5.根据权利要求1所述的设备，其中所述DBI及缓冲器电路经配置以从主机接收若干命令、若干地址及时钟数据。
6.根据权利要求1所述的设备，其中所述DBI及缓冲器电路包括：
DBI逻辑电路，其经配置以编码所述DBI数据，且基于所述数据块为所述对应DBI位设置逻辑值；
若干数据缓冲器，其经配置以将所述DBI数据提供到所述相应存储器；及
DBI缓冲器，其经配置以将所述对应DBI位提供到所述相应存储器。
7.根据权利要求1所述的设备，其中所述相应存储器包括：DBI逻辑电路，其经配置以编码第二数据块，以将第二DBI数据及对应第二DBI位提供到所述DBI及缓冲器电路。
8.根据权利要求7所述的设备，其中所述DBI及缓冲器电路经配置以基于所述对应第二DBI位来解码所述第二DBI数据以恢复所述第二数据块，且将所述第二数据块提供到主机。
9.一种存储器模块，其包括：
数据总线反相DBI及缓冲器电路，其包括：多个DBI逻辑电路、多个数据缓冲器电路，及多个DBI位缓冲器电路，其中所述多个DIB逻辑电路的DBI逻辑电路经配置以从所述多个数据缓冲器电路中的相应一者接收DBI数据，且可从所述多个DBI位缓冲器电路中的相应一者接收对应DBI位，其中所述DBI逻辑电路经配置以基于所述DBI数据及所述对应DBI位来恢复数据块；及
多个存储器，其经耦合到所述DBI及缓冲器电路，所述多个存储器的存储器经配置以使用DBI及缓冲器电路来编码所述数据块，以将所述DBI数据提供到所述多个数据缓冲器电路中的所述相应一者，且将所述对应DBI位提供到所述多个DBI位缓冲器电路中的所述相应一者。
10.根据权利要求9所述的存储器模块，其中经配置以使用所述DBI及缓冲器电路来编码所述数据块以提供所述DBI数据的所述多个存储器的所述存储器包括响应于所述数据块的半数以上位具有由高电压表示的逻辑电平的所述数据块的反相。
11.根据权利要求9所述的存储器模块，其中经配置以使用所述DBI及缓冲器电路来编码所述数据块以提供所述DBI数据的所述多个存储器的所述存储器包括响应于所述数据块的半数以上位具有由低电压表示的逻辑电平的所述数据块的反相。
12.根据权利要求9所述的存储器模块，其中经配置以使用所述DBI及缓冲器电路来编码所述数据块以提供所述DBI数据的所述多个存储器的所述存储器包括响应于所述数据块的半数以上位转变到不同逻辑状态的所述数据块的反相。
13.根据权利要求9所述的存储器模块，其中所述多个DBI逻辑电路的第二DBI逻辑电路经配置以从所述多个数据缓冲器电路中的相应第二者接收第二DBI数据，且从所述多个DBI位缓冲器电路中的相应第二者接收对应第二DBI位。
14.根据权利要求9所述的存储器模块，其中所述DBI逻辑电路经配置以对主机提供所述经恢复数据块。
15.根据权利要求9所述的存储器模块，其中所述存储器经配置以编码第二数据块以对所述DBI逻辑电路提供第二DBI数据及对应第二DBI位，其中所述DBI逻辑电路经配置以使用所述第二DBI位来解码所述第二DBI数据以恢复所述第二数据块。
16.一种方法，其包括：
在存储器模块处接收数据块；
对所述数据块执行数据总线反相DBI操作以提供DBI数据及对应DBI位；及
将所述DBI数据及所述对应DBI位提供到所述存储器模块的多个存储器的存储器。
17.根据权利要求16所述的方法，其中对所述数据块执行所述DBI操作以提供DBI数据及对应DBI位包括：
确定所述数据块的半数以上位是否具有相对较高逻辑电压；及
响应于所述数据块的半数以上位具有所述相对较高逻辑电压，将所述数据块的所述位反相。
18.根据权利要求17所述的方法，进一步包括响应于所述数据块的半数以上位具有所述相对较高逻辑电压，设置所述对应DBI位。
19.根据权利要求16所述的方法，进一步包括，在所述相应存储器处，使用所述DBI位来解码所述DBI数据以恢复将存储在所述相应存储器中的所述原始数据块。
20.根据权利要求19所述的方法，进一步包括将每一相应DBI数据及对应DBI位提供到所述多个存储器中的相应一者。
21.根据权利要求16所述的方法，进一步包括使用所述对应DBI位来对所述DBI数据执行第二DBI操作，以在所述存储器处恢复所述数据块。
22.根据权利要求16所述的方法，进一步包括：
在所述的所述相应存储器处，对第二数据块执行第二DBI操作以提供第二DBI数据及对应第二DBI位；
将所述第二DBI数据及所述对应第二DBI位提供到所述存储器模块的DBI及缓冲器电路；
使用所述对应第二DBI位来对所述第二DBI数据执行第三DBI操作，以恢复所述第二数据块；及
将所述第二数据块从所述存储器模块提供到主机。
23.根据权利要求16所述的方法，进一步包括将所述DBI数据及所述对应位存储在所述存储器模块的所述多个存储器的所述存储器中。
24.一种方法，其包括：
检索存储器模块的存储器所存储的数据块；
对所述存储器所存储的所述数据块执行数据总线反相DBI操作，以提供DBI数据及对应DBI位；及
将所述DBI数据及所述对应DBI位提供到所述存储器模块的DBI及缓冲器电路。
25.根据权利要求24所述的方法，进一步包括：
在存储器模块处，接收第二数据块；
在所述DBI及缓冲器电路处，对第二数据块执行第二DBI操作以提供第二DBI数据及对应第二DBI位；
将所述第二DBI数据及所述对应第二DBI位提供到所述存储器；
使用所述对应第二DBI位，在所述存储器处对所述第二DBI数据执行第三DBI操作以恢复所述第二数据块；及
将所述经恢复第二数据块存储在所述存储器中。
26.根据权利要求24所述的方法，进一步包括：
基于所述对应DBI位来解码所述DBI数据以恢复所述数据块；及
将所述数据块提供到主机。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110060721A (zh) * 2019-04-08 2019-07-26 苏州汇峰微电子有限公司 一种动态随机存储器数据传输通道

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9922686B2 (en) * 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
US10008287B2 (en) 2016-07-22 2018-06-26 Micron Technology, Inc. Shared error detection and correction memory
KR20180057028A (ko) * 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 데이터 반전 회로
US10146719B2 (en) 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus
US10558254B2 (en) 2017-04-01 2020-02-11 Intel Corporation Power consumption management for communication bus
KR20190074890A (ko) * 2017-12-20 2019-06-28 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US10664432B2 (en) * 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit
CN109582508B (zh) * 2018-12-29 2023-12-26 西安紫光国芯半导体股份有限公司 用于nvdimm的数据备份和恢复方法、nvdimm控制器以及nvdimm
CN112712839A (zh) * 2019-10-25 2021-04-27 长鑫存储技术(上海)有限公司 读操作电路、半导体存储器和读操作方法
KR20210149543A (ko) * 2020-06-02 2021-12-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20220071802A (ko) * 2020-11-24 2022-05-31 에스케이하이닉스 주식회사 데이터 버스 인버전 동작을 수행하기 위한 전자장치
KR20220086904A (ko) * 2020-12-17 2022-06-24 삼성전자주식회사 데이터 전송 방법 및 데이터 전송 장치
US11757567B2 (en) 2021-03-10 2023-09-12 Samsung Electronics Co., Ltd. Devices and methods for encoding and decoding to implement a maximum transition avoidance coding with minimum overhead
US11720516B2 (en) 2021-08-15 2023-08-08 Apple Inc. Methods for data bus inversion
US11822484B2 (en) 2021-12-20 2023-11-21 Advanced Micro Devices, Inc. Low power cache
US11836107B2 (en) 2022-03-01 2023-12-05 Apple Inc. Power consumption control based on random bus inversion

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1664800A (zh) * 2004-03-02 2005-09-07 威盛电子股份有限公司 一种微处理器总线反相的感测机构
US20090141564A1 (en) * 2007-11-29 2009-06-04 Micron Technology, Inc. Memory register definition systems and methods
US20090179782A1 (en) * 2007-10-17 2009-07-16 Micron Technology, Inc. Balanced Data Bus Inversion
US20100052729A1 (en) * 2008-08-29 2010-03-04 Martin Brox Digital data inversion flag generator circuit
US20110156934A1 (en) * 2006-05-27 2011-06-30 Bae Seung Jun Method and apparatus for parallel data interfacing using combined coding and recording medium therefor
US20120144276A1 (en) * 2008-08-15 2012-06-07 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US20130061102A1 (en) * 2011-09-06 2013-03-07 Samsung Electronics Co., Ltd. Semiconductor memory device
US20130311717A1 (en) * 2012-05-17 2013-11-21 Globit Co., Ltd. Magnetic random access memory
CN103544984A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 磁性随机存取存储器
CN103988192A (zh) * 2011-12-14 2014-08-13 超威半导体公司 统一数据屏蔽、数据中毒和数据总线反转信令
US20140289460A1 (en) * 2013-03-15 2014-09-25 Gsi Technology, Inc. Systems and methods involving data bus inversion memory circuitry, configuration and/or operation including data signals grouped into 10 bits and/or other features
WO2014193574A1 (en) * 2013-05-13 2014-12-04 Rambus Inc. Buffer circuit with data bit inversion
US9025409B2 (en) * 2011-08-05 2015-05-05 Rambus Inc. Memory buffers and modules supporting dynamic point-to-point connections
US20150127873A1 (en) * 2013-11-01 2015-05-07 SK Hynix Inc. Semiconductor device and memory system including the same

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2473819B1 (fr) 1980-01-11 1985-12-13 Telecommunications Sa Procede et systeme de securisation d'une artere de transmission numerique
EP0543070A1 (en) 1991-11-21 1993-05-26 International Business Machines Corporation Coding system and method using quaternary codes
JP3000966B2 (ja) 1997-07-03 2000-01-17 日本電気株式会社 オンライン回線モニタシステム
JP4519208B2 (ja) 1998-03-03 2010-08-04 株式会社東芝 半導体記憶装置
JPH11283396A (ja) 1998-03-27 1999-10-15 Sony Corp メモリ装置
US6032248A (en) 1998-04-29 2000-02-29 Atmel Corporation Microcontroller including a single memory module having a data memory sector and a code memory sector and supporting simultaneous read/write access to both sectors
US6587235B1 (en) 1999-12-16 2003-07-01 At&T Corp. Method and apparatus for capacity-efficient restoration in an optical communication system
US6584526B1 (en) 2000-09-21 2003-06-24 Intel Corporation Inserting bus inversion scheme in bus path without increased access latency
US6661355B2 (en) 2000-12-27 2003-12-09 Apple Computer, Inc. Methods and apparatus for constant-weight encoding & decoding
US6583735B2 (en) 2001-02-01 2003-06-24 Nec Corporation Method and apparatus for adaptive bus coding for low power deep sub-micron designs
US20020156953A1 (en) 2001-02-28 2002-10-24 Beiley Mark A. Dynamic bus inversion method
US6518893B1 (en) 2001-08-24 2003-02-11 Xilinx, Inc. Method and apparatus for multilevel signal operation
JP4486300B2 (ja) 2002-07-25 2010-06-23 ユニ・チャーム株式会社 吸収性物品のトップシート
US7113550B2 (en) 2002-12-10 2006-09-26 Rambus Inc. Technique for improving the quality of digital signals in a multi-level signaling system
US20050289435A1 (en) 2004-06-29 2005-12-29 Mulla Dean A Fast approximate DINV calculation in parallel with coupled ECC generation or correction
DE102005011386B4 (de) * 2005-03-11 2013-10-24 Qimonda Ag Schaltungseinheit zur Datenbitinvertierung
KR100613464B1 (ko) 2005-07-06 2006-08-22 주식회사 하이닉스반도체 반도체 장치의 데이터 출력장치 및 출력방법
US7205912B1 (en) 2005-10-31 2007-04-17 Seagate Technology Llc Structured set partitioning and multilevel coding for partial response channels
KR100643498B1 (ko) 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
WO2007143169A2 (en) 2006-06-01 2007-12-13 Polatis Limited Network protection switching mechanisms and methods of network protection
US7405984B2 (en) * 2006-09-19 2008-07-29 Lsi Corporation System and method for providing programmable delay read data strobe gating with voltage and temperature compensation
US8207976B2 (en) * 2007-03-15 2012-06-26 Qimonda Ag Circuit
US7616133B2 (en) 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
JP5125550B2 (ja) 2008-01-30 2013-01-23 富士通株式会社 通信システム
US8026740B2 (en) 2008-03-21 2011-09-27 Micron Technology, Inc. Multi-level signaling for low power, short channel applications
US8064269B2 (en) 2008-05-02 2011-11-22 Micron Technology, Inc. Apparatus and methods having majority bit detection
US9116828B2 (en) 2008-06-11 2015-08-25 Micron Technology, Inc. Data bus inversion usable in a memory system
US7795915B2 (en) 2008-08-04 2010-09-14 Chil Semiconductor Corporation Multi-level signaling
US8014196B2 (en) 2008-08-28 2011-09-06 Agere Systems Inc. Reduced-power programming of multi-level cell (MLC) memory
US9087025B2 (en) 2009-02-05 2015-07-21 Micron Technology, Inc. Data encoding using spare channels in a memory system
EP2894571B1 (en) 2009-07-13 2017-03-08 Rambus Inc. Encoding data using combined data mask and data bus inversion
US8207796B2 (en) * 2009-10-20 2012-06-26 Delphi Technologies, Inc. Stripline termination circuit having resonators
US8433190B2 (en) 2009-11-13 2013-04-30 Verizon Patent And Licensing Inc. Hot-swapping in-line optical amplifiers in an optical network
US8581755B2 (en) 2010-01-20 2013-11-12 Rambus Inc. Multiple word data bus inversion
US8879654B2 (en) 2010-03-10 2014-11-04 Micron Technology, Inc. Communication interface with configurable encoding based on channel termination
US8260992B2 (en) 2010-04-12 2012-09-04 Advanced Micro Devices, Inc. Reducing simultaneous switching outputs using data bus inversion signaling
US8762813B2 (en) 2010-05-17 2014-06-24 Skymedi Corporation Configurable coding system and method of multiple ECCS
US9268719B2 (en) * 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
JP5972549B2 (ja) 2011-09-29 2016-08-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8854236B2 (en) 2012-05-18 2014-10-07 Micron Technology, Inc. Methods and apparatuses for low-power multi-level encoded signals
US9091727B1 (en) 2012-10-16 2015-07-28 Xilinx, Inc. Configuration and testing of multiple-die integrated circuits
US9177623B2 (en) 2013-03-15 2015-11-03 Qualcomm Incorporated Memory interface offset signaling
US9529749B2 (en) 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation
TWI614607B (zh) 2013-03-15 2018-02-11 積佳半導體股份有限公司 用於使用資料匯流排反相的記憶體操作之記憶體裝置與方法
US9252802B2 (en) 2014-02-07 2016-02-02 Qualcomm Incorporated Encoding for partitioned data bus
KR102094878B1 (ko) 2014-02-10 2020-03-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 동작 방법
KR102169615B1 (ko) 2014-04-03 2020-10-26 에스케이하이닉스 주식회사 반도체 메모리 장치
US9405721B2 (en) 2014-06-06 2016-08-02 Micron Technology, Inc. Apparatuses and methods for performing a databus inversion operation
US9979416B2 (en) 2014-12-10 2018-05-22 Rambus Inc. Memory controller and method of data bus inversion using an error detection correction code
US9922686B2 (en) * 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
US10146719B2 (en) 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1664800A (zh) * 2004-03-02 2005-09-07 威盛电子股份有限公司 一种微处理器总线反相的感测机构
US20110156934A1 (en) * 2006-05-27 2011-06-30 Bae Seung Jun Method and apparatus for parallel data interfacing using combined coding and recording medium therefor
US20090179782A1 (en) * 2007-10-17 2009-07-16 Micron Technology, Inc. Balanced Data Bus Inversion
US20120195131A1 (en) * 2007-11-29 2012-08-02 George Pax Memory register encoding apparatus and methods
US20090141564A1 (en) * 2007-11-29 2009-06-04 Micron Technology, Inc. Memory register definition systems and methods
US20120144276A1 (en) * 2008-08-15 2012-06-07 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US20100052729A1 (en) * 2008-08-29 2010-03-04 Martin Brox Digital data inversion flag generator circuit
US9025409B2 (en) * 2011-08-05 2015-05-05 Rambus Inc. Memory buffers and modules supporting dynamic point-to-point connections
US20130061102A1 (en) * 2011-09-06 2013-03-07 Samsung Electronics Co., Ltd. Semiconductor memory device
CN103988192A (zh) * 2011-12-14 2014-08-13 超威半导体公司 统一数据屏蔽、数据中毒和数据总线反转信令
US20130311717A1 (en) * 2012-05-17 2013-11-21 Globit Co., Ltd. Magnetic random access memory
CN103544984A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 磁性随机存取存储器
US20140289460A1 (en) * 2013-03-15 2014-09-25 Gsi Technology, Inc. Systems and methods involving data bus inversion memory circuitry, configuration and/or operation including data signals grouped into 10 bits and/or other features
WO2014193574A1 (en) * 2013-05-13 2014-12-04 Rambus Inc. Buffer circuit with data bit inversion
US20150127873A1 (en) * 2013-11-01 2015-05-07 SK Hynix Inc. Semiconductor device and memory system including the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DONG UK LEE等: ""A 1.2 V 8 Gb 8-Channel 128 GB/s High-Bandwidth Memory (HBM) Stacked DRAM With Effective I/O Test Circuits"", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110060721A (zh) * 2019-04-08 2019-07-26 苏州汇峰微电子有限公司 一种动态随机存储器数据传输通道

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