CN109148584A - 屏蔽栅功率mosfet器件及制作工艺方法 - Google Patents

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Abstract

本发明公开了一种屏蔽栅功率MOSFET器件。本发明还公开了一种屏蔽栅功率MOSFET器件的制作工艺方法，步骤一、准备一外延基片，该外延基片上端淀积一层第一介电层，对所述外延基片进行沟槽光刻刻蚀，形成沟槽；步骤二、在所述沟槽中形成侧壁介电层；步骤三、在已经形成的侧壁介电层中进行屏蔽栅填充并回刻至外延基片表面以下；步骤四、在所述沟槽内进行第二介电层填充，并回刻至外延基片表面以下；步骤五、在所述沟槽内填充控制栅并回刻至外延基片表面，形成控制栅；步骤六、对控制栅进行光刻，并选择性刻蚀至第二介电层表面。本发明能够节省光刻步骤，降低制作成本。

Description

屏蔽栅功率MOSFET器件及制作工艺方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种屏蔽栅功率MOSFET(金属-氧化物半导体场效应晶体管)器件。本发明还涉及一种所述屏蔽栅功率MOSFET器件的制作工艺方法。
背景技术
现有的屏蔽栅功率MOSFET器件结构如图1所示，其中，1为外延基片，2为介电层，3为屏蔽栅，4为控制栅，5为阱，6为源区，7为ILD(隔离层)介质，8为正面导电金属，9为阱接触层，10为背面导电金属。
现有的屏蔽栅功率MOSFET器件制作工艺方法如下：
步骤1、结合图3所示，在外延基片上，进行沟槽光刻刻蚀(第1次曝光)，形成沟槽。
步骤2、参见图4，在所述沟槽中形成侧壁介电层。
步骤3、结合图5所示，在已经形成的侧壁介电层中进行屏蔽栅填充并回刻。
步骤4、结合图6所示，进行屏蔽栅光刻刻蚀(第二次曝光)。
步骤5、参见图7，在已经完成刻蚀的屏蔽栅上端进行第二介质层填充并抛光。
步骤6、参见图8，对所述第二介质层进行光刻刻蚀(第三次曝光)。
步骤7、结合图9所示，在已经完成刻蚀的第二介质层上端进行控制栅填充并回刻，形成控制栅。
步骤8、结合图1所示，在所述外延基片的上端形成阱，在所述阱的上端进行源光刻注入(第四次曝光)，形成源区，在所述控制栅和源区的上端淀积ILD介质层。在所述ILD介质层中进行接触孔光刻刻蚀(第五次曝光)，形成接触孔，在所述接触孔中形成阱接触层，在所述ILD介质层上端和接触孔中淀积正面导电金属(第六次曝光)，并进行光刻刻蚀，在所述外延基片的背面(即下端)形成背面导电金属并减薄，最终形成的器件如图1所示。
在上述现有的屏蔽栅功率MOSFET器件制作工艺方法中最少需要进行6次光刻。
发明内容
本发明要解决的技术问题是提供一种屏蔽栅功率MOSFET器件，能够节省光刻步骤，降低制作成本；为此，本发明还要提供一种屏蔽栅功率MOSFET器件的制作工艺方法。
为解决上述技术问题，本发明的屏蔽栅功率MOSFET器件，包括：一外延基片，在该外延基片的上端部内形成的屏蔽栅，该屏蔽栅被介电层包覆在沟槽内；在所述沟槽内位于屏蔽栅上端形成的控制栅，屏蔽栅引出处的沟槽内露出介电层表面，在所述外延基片的上端部内形成的阱，位于所述外延基片的上端部内阱的上端形成的源区，在所述控制栅和源区以及第二介电层的上端淀积的ILD介质层，在所述ILD介质层中分别形成的屏蔽栅引出接触孔、阱接触孔和控制栅接触孔；位于屏蔽栅引出接触孔、阱接触孔和控制栅接触孔内的阱接触层，在所述ILD介质层上端和接触孔中淀积的正面导电金属，在所述外延基片的背面形成的背面导电金属。
本发明的屏蔽栅功率MOSFET器件的制作工艺方法，包括如下步骤：
步骤一、准备一外延基片，该外延基片上端淀积一层第一介电层，对所述外延基片进行沟槽光刻刻蚀，形成沟槽；
步骤二、在所述沟槽中形成侧壁介电层；
步骤三、在已经形成的侧壁介电层中进行屏蔽栅填充并回刻至外延基片表面以下；
步骤四、在所述沟槽内进行第二介电层填充，并回刻至外延基片表面以下；
步骤五、在所述沟槽内填充控制栅并回刻至外延基片表面，形成控制栅；
步骤六、对控制栅进行光刻，并选择性刻蚀至第二介电层表面；
步骤七、在所述外延基片的上端形成阱，在所述阱的上端进行源光刻注入，形成源区；在所述控制栅和源区以及第二介电层的上端淀积ILD介质层，在所述ILD介质层中进行接触孔光刻刻蚀，形成接触孔，在所述接触孔中形成阱接触层，在所述ILD介质层上端和接触孔中淀积正面导电金属，并进行光刻刻蚀，在所述外延基的背面形成背面导电金属并减薄，形成最终的器件。
采用本发明，利用一次控制栅光刻替代了现有方法中屏蔽栅和第二介质层共两次光刻，节省了光刻步骤，能有效降低生产制作成本。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的屏蔽栅功率MOSFET器件结构示意图；
图2是改进后的屏蔽栅功率MOSFET器件结构一实施例示意图；
图3～图9是现有的屏蔽栅功率MOSFET器件制作工艺流程图；
图10～图15是改进后的屏蔽栅功率MOSFET器件制作工艺一实施例流程示意图。
具体实施方式
参见图10～图14，并结合图2所示，改进后的屏蔽栅功率MOSFET器件的制作工艺方法，在下面的实施例中包括如下步骤：
步骤一、结合图10所示，准备一外延基片1，该外延基片1的上端淀积一层第一介电层12，对所述外延基片1进行沟槽光刻刻蚀(第1次曝光)，形成沟槽11。
步骤二、参见图11，在所述沟槽11中形成侧壁介电层2。
步骤三、结合图12所示，在已经形成的侧壁介电层中进行屏蔽栅填充并回刻至外延基片1表面以下，即使侧壁介电层2和屏蔽栅3位于沟槽11内，且使屏蔽栅3突出于侧壁介电层2。在该步骤中没有曝光工艺步骤。
步骤四、结合图13所示，在所述沟槽11内进行第二介电层填充，并回刻至外延基片1表面以下，即位于沟槽11内，使第二介电层完全覆盖侧壁介电层2和屏蔽栅3。在该步骤中没有曝光工艺步骤。
步骤五、参见图14，在所述沟槽11内填充控制栅并回刻至外延基片1表面，形成控制栅4。
步骤六、结合图15所示，对控制栅4进行光刻，并选择性刻蚀至第二介电层表面(第二次曝光)。
步骤七、结合图2所示，在所述外延基片的上端形成阱5，在所述阱5的上端进行源光刻注入(第三次曝光)，形成源区6。在所述控制栅4和源区6以及第二介电层的上端淀积ILD介质层7。在所述ILD介质层7中进行接触孔光刻刻蚀(第四次曝光)，形成接触孔，在所述接触孔中形成阱接触层9，在所述ILD介质层7上端和接触孔中淀积正面导电金属8(第五次曝光)，并进行光刻刻蚀，在所述外延基片1的背面(即下端)形成背面导电金属10并减薄，最终形成的器件如图2所示。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种屏蔽栅功率MOSFET器件，其特征在于，包括：一外延基片，在该外延基片的上端部内形成的屏蔽栅，该屏蔽栅被介电层包覆在沟槽内；在所述沟槽内位于屏蔽栅上端形成的控制栅，屏蔽栅引出处的沟槽内露出介电层表面，在所述外延基片的上端部内形成的阱，位于所述外延基片的上端部内阱的上端形成的源区，在所述控制栅和源区以及第二介电层的上端淀积的ILD介质层，在所述ILD介质层中分别形成的屏蔽栅引出接触孔、阱接触孔和控制栅接触孔；位于屏蔽栅引出接触孔、阱接触孔和控制栅接触孔内的阱接触层，在所述ILD介质层上端和接触孔中淀积的正面导电金属，在所述外延基片的背面形成的背面导电金属。
2.一种屏蔽栅功率MOSFET器件的制作工艺方法，其特征在于，包括如下步骤：
步骤一、准备一外延基片，该外延基片上端淀积一层第一介电层，对所述外延基片进行沟槽光刻刻蚀，形成沟槽；
步骤二、在所述沟槽中形成侧壁介电层；
步骤三、在已经形成的侧壁介电层中进行屏蔽栅填充并回刻至外延基片表面以下；
步骤四、在所述沟槽内进行第二介电层填充，并回刻至外延基片表面以下；
步骤五、在所述沟槽内填充控制栅并回刻至外延基片表面，形成控制栅；
步骤六、对控制栅进行光刻，并选择性刻蚀至第二介电层表面；
步骤七、在所述外延基片的上端形成阱，在所述阱的上端进行源光刻注入，形成源区；在所述控制栅和源区以及第二介电层的上端淀积ILD介质层，在所述ILD介质层中进行接触孔光刻刻蚀，形成接触孔，在所述接触孔中形成阱接触层，在所述ILD介质层上端和接触孔中淀积正面导电金属，并进行光刻刻蚀，在所述外延基的背面形成背面导电金属并减薄，形成最终的器件。
3.如权利要求2所述的方法，其特征在于：步骤三所述回刻至外延基片表面以下，即使侧壁介电层和屏蔽栅位于沟槽内，且使屏蔽栅突出于侧壁介电层。
4.如权利要求2所述的方法，其特征在于：步骤四所述回刻至外延基片表面以下，是指第二介电层位于沟槽内，使第二介电层完全覆盖侧壁介电层和屏蔽栅。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103576A (zh) * 2013-04-15 2014-10-15 上海华虹宏力半导体制造有限公司 沟槽型双层栅功率mos器件的接触孔工艺方法
US20160315053A1 (en) * 2011-04-28 2016-10-27 Ji Pan Flexible crss adjustment in a sgt mosfet to smooth waveforms and to avoid emi in dc-dc application
CN107910267A (zh) * 2017-11-17 2018-04-13 杭州士兰集成电路有限公司 功率半导体器件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160315053A1 (en) * 2011-04-28 2016-10-27 Ji Pan Flexible crss adjustment in a sgt mosfet to smooth waveforms and to avoid emi in dc-dc application
CN104103576A (zh) * 2013-04-15 2014-10-15 上海华虹宏力半导体制造有限公司 沟槽型双层栅功率mos器件的接触孔工艺方法
CN107910267A (zh) * 2017-11-17 2018-04-13 杭州士兰集成电路有限公司 功率半导体器件及其制造方法

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