CN109075223B - 包括位于发光区的至少一个势垒层内的至少一个带隙宽于势垒层带隙的中间层的发光二极管 - Google Patents

包括位于发光区的至少一个势垒层内的至少一个带隙宽于势垒层带隙的中间层的发光二极管 Download PDF

Info

Publication number
CN109075223B
CN109075223B CN201780026495.7A CN201780026495A CN109075223B CN 109075223 B CN109075223 B CN 109075223B CN 201780026495 A CN201780026495 A CN 201780026495A CN 109075223 B CN109075223 B CN 109075223B
Authority
CN
China
Prior art keywords
layer
layers
barrier
semiconductor
intermediate layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780026495.7A
Other languages
English (en)
Other versions
CN109075223A (zh
Inventor
阿梅勒·埃旺
米里亚姆·伊劳尼格-亚姆罗兹
伊凡-克里斯托夫·罗宾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Publication of CN109075223A publication Critical patent/CN109075223A/zh
Application granted granted Critical
Publication of CN109075223B publication Critical patent/CN109075223B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

一种发光二极管(100)，包括：分别掺杂n型和p型的第一半导体层和第二半导体层(102，104)，该第一半导体层和第二半导体层(102，104)形成p‑n结；位于第一半导体层和第二半导体层之间的有源区(105)，该有源区(105)包括能够形成量子阱的InXGa1‑XN发射层(106)和其间放置有该发射层的两个InYGa1‑YN(0<Y<X)势垒层(108)；中间层(114)，该中间层(114)被放置在位于发射层和第一半导体层之间的势垒层内，然后使该势垒层的部分位于该中间层的两侧，或者该中间层(114)被放置至所述势垒层和发射层之间，包括III‑N半导体的中间层的带隙宽于所述势垒层的带隙；并且其中：第二半导体层包括GaN或InWGa1‑WN，0<W<Y，以及第一半导体层包括InVGa1‑VN，V>W>0。

Description

包括位于发光区的至少一个势垒层内的至少一个带隙宽于势 垒层带隙的中间层的发光二极管
技术领域
本发明涉及包括一个或多个量子阱的发光二极管(LED)的领域。
背景技术
在从薄层GaN/InGaN半导体中制造LED的当前技术中，每个LED包括有源区，该有源区包括由InGaN的发射层形成的多个量子阱，每个发射层被设置在GaN的两个势垒层之间。该有源区被设置在由两层GaN形成的p-n结的耗尽区中，第一层GaN是n掺杂，而另一层GaN是p掺杂。有源区的半导体(即形成发射层和势垒层的半导体)具有本征掺杂(即非故意掺杂)(但是包括大约 1017施主/cm3的剩余施主的浓度nnid)。当向p-n结的端子施加正向偏压时，电流穿透p-n结并且电荷载流子(电子和空穴)可以在p-n结的耗尽区内辐射地复合。电荷载流子优选位于发射层中，相对于不包括量子阱的简单p-n结而言，这使耗尽区内的辐射复合率增加了多个数量级。有源区通常包括三到六个量子阱。发射层各自具有介于例如1nm到5nm范围内的厚度，并且这些发射层的 InGaN包括例如介于5％到40％之间的铟浓度。
如上所述的LED具有电流-光转换效率，也称为辐射效率或甚至内部量子效率(或IQE)，该电流-光转换效率在LED经受低电流密度时最大，约10A/cm2。在较高的电流密度下，LED的辐射效率突然下降，这因此限制了这种用于强工作功率的LED的效率。这种现象被称为“光效下降(LED droop)”。
限制LED中的辐射效率的因素之一是能够穿过p-n结的低空穴电流，这是因为空穴迁移率低。实际上，大多数空穴趋向于在位于p-n结的p掺杂GaN层的一侧的发射层内聚集，并因此大多数空穴在该发射层内发生最多的辐射复合。
为了增加该空穴电流，GaN的势垒层可以被InGaN的势垒层替代。文献WO 2014/154690A1中也提供了制造非对称p-n结以促进LED的有源区内的空穴的循环，该非对称p-n结包括被插入在n掺杂GaN层和有源区之间的InGaN 的缓冲层。这些方案使得能够通过p-n结来实现更强的空穴电流的循环以及在有源区的不同发射层中实现更好的空穴分布，同时形成更高的电子势垒以限制电子的溢出。与包括GaN的势垒层的结构相比，减小了InyGa1-yN的势垒层与 InXGa1-XN的发射层之间的晶格应力(其中，X>Y)，也减弱了发射层中的电场，从而通过增加电子与空穴之间的波函数重叠来提高辐射效率。
制造包括InGaN的发射层和势垒层的有源区需要实施几十纳米厚的InGaN 层的外延生长。但是，在GaN层上合成这种厚的InGaN层的晶体质量受到限制，具体是因为InGaN中的铟比例高。这是由于GaN与InN之间的晶格常数显著不同(～11％)。在InGaN晶体生长期间，晶体中产生的强应力导致出现V 型孔或“V坑”型缺陷，铟在空间上的不均匀性直至金属铟阶段(phase)分离。这些缺陷还会产生可达到多个纳米的生长表面粗糙度，这会显著影响具有均匀厚度和良好晶体质量的量子阱的生长。InGaN中的铟比率越高，由应力导致的缺陷就越多。强缺陷密度导致了非辐射复合中心的强密度，并因此降低了所获得的材料的光学质量，从而影响LED的辐射效率。此外，当InGaN本身没有受到应力时，缺陷也是InGaN本身生长所固有的。
发明内容
本发明的一个目的是提供一种方案：增加发光二极管的辐射效率，无论使用的二极管的电流密度如何，该发光二极管包括由InGaN的发射层和InGaN的势垒层形成的至少一个量子阱，同时通过避免在制造二极管的有源区时出现缺陷来保持晶体质量。
为此，本发明提供一种发光二极管，该发光二极管至少包括：
-包括n掺杂半导体的第一层和包括p掺杂半导体的第二层，该第一层和第二层形成p-n结；
-被设置在第一层和第二层之间的有源区，该有源区包括至少一个发射层和至少两个势垒层，该至少一个发射层包括InXGa1-XN并且能够形成量子阱，该至少两个势垒层包括InYGa1-YN，并且在该至少两个势垒层之间设置有发射层，其中，X和Y是实数，使0<Y<X；
-中间层，该中间层被设置在位于发射层和第一层之间的势垒层内，以使所述势垒层的部分被设置在中间层的两侧，或者该中间层被设置在所述势垒层和发射层之间，该中间层包括III-N型半导体，该III-N型半导体的带隙大于所述势垒层的半导体的带隙。
因此，一个或多个中间层被设置在LED的有源区的一个或多个势垒层内，或者被设置成抵靠LED的有源区的一个或多个势垒层。势垒层和发射层包括 InGaN。该(这些)中间层包括带隙大于势垒层的材料的带隙的材料。在制造有源区时，该(这些)中间层能够获得具有更好光学质量的InGaN晶体并降低 InGaN的生长表面粗糙度，具体是因为有源区的InGaN中的铟率或铟浓度较高。因此，该(这些)中间层的存在对于用于发射对应于绿色和/或红色的波长范围的光的LED是特别令人感兴趣的，因为这种LED由具有高的铟率(通常介于约20％至45％之间)的InGaN制成。
通过在包括InGaN的有源区中使用该(这些)中间层(该中间层的材料的带隙大于发射层和势垒层的材料的带隙)，本领域技术人员可以预期的是由于有源区中使用具有较高带隙的材料而阻塞或减少电荷循环。但是，与直觉相反地，位于发射层之间(或者当LED包括单个发射层时，位于发射层与第一层之间) 的势垒层内的这种中间层导致改变了量子阱中的电荷分布，但促进了发射层内的辐射复合，因为空穴借助InGaN的阻挡层更好地在有源区中循环，并且因为中间层导致了位于第二p掺杂半导体层的一侧的量子阱中的空穴量增加。因此，这在第二p掺杂半导体层的一侧的量子阱中产生了电子数量和空穴数量的更好的平衡，这通过该(这些)量子阱中的更多数量的辐射复合来反映。辐射复合的相对增加对于有源区的InGaN中高的InN部分更重要(InN部分的增加由于更大的晶体缺陷密度而增加非辐射复合的数量)。因此，非辐射损失的增加更好地抵消了更好的电荷平衡。
因此，该(这些)中间层使得LED的辐射效率相对于具有类似结构但是不包括该(这些)中间层的LED增加。
III-N型半导体对应于包括氮元素的半导体，该半导体具有元素周期表的第 13族的一个或多个元素，例如，InGaN、AlGaN、AlInGaN或BGaN。
第二层可以包括GaN，以及第一层可以包括InVGa1-VN，其中，V是实数，使0≤V或使0<V。可选地，第二层可以包括InWGa1-WN，以及第一层可以包括 InVGa1-VN，其中，V和W是实数，使0<W<Y以及0<W<V。
根据本发明：
-第二层包括GaN，以及第一层包括InVGa1-VN，其中，V是实数，使0<V；或者
-第二层包括InWGa1-WN，以及第一层包括InVGa1-VN，其中，V和W是实数，使0<W<Y以及0<W<V。
当第一层包括InGaN时，相对于形成在GaN-n层上的有源区，也包括InGaN 的有源区内的应力松弛。该应力松弛使得有源区的层能够以更高的铟浓度被制造，例如高于约20％或高于约25％。
此外，InGaN的晶体质量取决于InGaN的生长温度。因此，通过将由GaN 层制造的第一有源区与由InGaN层制造的第二有源区进行比较，对于第一有源区和第二有源区中的相同铟浓度，当这种生长是由InGaN层制造时，则实施生长的温度可以更高。制造第二有源区时获得的晶体质量高于制造第一有源区时获得的晶体质量。
发光二极管可以进一步包括生长衬底，该生长衬底包括在其上设置有第一层的InGaN，并且第一层可以包括0<V的InVGa1-VN，以及第二层可以包括0<W 的InWGa1-WN。这种InGaN生长衬底使得该生长衬底上制造的InGaN层的应力松弛被进一步改善，并因此在发光二极管内达到的铟浓度更高，例如，高于或等于约30％。
特别有利的配置对应于这种情况：发光二极管包括生长衬底(包括InGaN) 以及第一掺杂层、有源区和也包括InGaN的中间层。在这种情况下，可以获得具有非常高的铟浓度的InGaN。在由InGaN整体形成的这种结构中，趋向于出现许多V坑型缺陷。然而，由于使用了中间层，在所获得的结构中没有发现这些缺陷。
中间层的半导体可以包括AlUInZGa1-U-ZN或BGaN，其中，U和Z是实数，使0≤U+Z≤1以及0≤Z<Y。
当中间层的半导体包括AlUInZGa1-U-ZN时，中间层的半导体中和其间设置有中间层的势垒层的半导体中的铟浓度Z和Y可以使Z≤0.8*Y。
中间层的厚度可以介于约0.25nm(1个单层)至10nm之间，并且例如介于约1nm至5nm之间。
当中间层的半导体包括AlUInZGa1-U-ZN时，中间层的半导体中的铟浓度Z 可以沿着与其间设置有中间层的势垒层接触的中间层的面基本垂直的方向(即，沿着中间层的厚度方向)在第一最小值Z1和大于Z1的第二最大值Z2之间变化，并且使0≤Z1<Z2<Y。铟浓度Z的这种变化可以是单调的。
其间设置有中间层的势垒层的半导体中的铟浓度Y可以沿着与中间层接触的势垒层的面基本垂直的方向(即，沿着中间层的厚度方向)在第一最小值Y1和大于Y1的第二最大值Y2之间变化，并且使0≤Y1<Y2<X。从值Y1到值Y2的变化范围的方向可以对应于从第一层到第二层的方向，或者从第二层到第一层的方向。铟浓度Y的这种变化可以是单调的。
发光二极管可以是这样的：
-有源区包括多个发射层和多个势垒层，该多个发射层包括InGaN并且每个发射层能够形成量子阱，该多个势垒层包括InGaN并且使得每个发射层被设置在两个势垒层之间，这两个势垒层在所述发射层的两个相对面处与所述发射层接触，
-中间层被设置在位于发射层中的一个发射层和第一层之间的势垒层中的一个势垒层内，以使得势垒层中的所述一个势垒层的部分被设置在中间层的两侧，或者该中间层被设置在势垒层中的所述一个势垒层和发射层中的所述一个发射层之间，
-中间层的半导体的带隙大于势垒层的半导体的带隙，并且发射层的 InGaN中的铟浓度大于势垒层的InGaN中的铟浓度。
在上述配置中，中间层可以被布置在除了位于最靠近第二p掺杂半导体层的势垒层之外的任何势垒层内。
发光二极管也可以包括多个中间层，使得所述中间层中的一个或多个中间层被设置在位于发射层中的一个发射层和第一层之间的势垒层中的一个或多个势垒层内，势垒层中的所述一个或多个势垒层的部分被设置在所述中间层中的每个中间层的两侧。再次，中间层可以被布置在除了位于最靠近第二p掺杂半导体层的势垒层之外的任何势垒层内。
发射层的InGaN中的铟浓度可以基本上彼此相等。该配置对应于具有多个量子阱的单色LED，对于该单色LED，由中间层提供的辐射效率的改善特别显著。
发光二极管可以进一步包括n掺杂半导体的缓冲层，所述缓冲层被设置在第一层和有源区之间，其中，缓冲层的所述n掺杂半导体可以包括带隙能量小于或等于约97％的第二层的p掺杂半导体的带隙能量。
发光二极管可以进一步包括电子阻挡层，该电子阻挡层包括至少一个III-N 型p掺杂半导体，该至少一个III-N型p掺杂半导体的带隙大于第二层的半导体的带隙，并且该电子阻挡层被设置在第二层和有源区之间。
附图说明
通过阅读出于完全陈述性而并非限制性目的给出的示例性实施例的说明并且通过参照附图，将更好地理解本发明，在附图中：
-图1示意性地示出了本发明的主题的、根据特定实施例的发光二极管；
-图2示出了现有技术中具有多个量子阱的发光二极管的能带图；
-图3示出了本发明的主题的、根据图1的特定实施例的发光二极管内的能带图；
-图4示出了本发明的主题的、根据图1的特定实施例在LED中获得的内部量子效率值以及在现有技术中具有多个量子阱的LED中的内部量子效率值，该内部量子效率值是电流密度的函数，并且针对于少数载流子的肖克莱里德霍尔(Shockley-Read-Hall)寿命的两个值；
-图5示出了本发明的主题的、根据图1的特定实施例的LED和现有技术中具有多个量子阱的LED在第三发射层中实现的辐射复合率；
-图6示出了本发明的主题的、根据图1的特定实施例的LED和现有技术中具有多个量子阱的LED在第三发射层中获得的电子和空穴浓度，该电子和空穴浓度是电流密度的函数。
此后描述的不同附图中的相同、相似或等效部分具有相同的附图标记，从而有利于从一个附图切换到另一个附图。
附图中示出的不同部分不一定按照统一的比例，以使附图更加清楚。
不同的可能性(替代方案和实施例)应当被理解为互不排斥并且可以互相结合。
具体实施方式
首先参考图1，图1示出了根据特定实施例的发光二极管100或LED 100。
在使用的表示法InXGa1-XN中，X表示材料的铟组分或铟浓度，即相比于 InXGa1-XN中的铟和镓的总量的铟比例。类似的表示法被用于AlUInZGa1-U-ZN中的铝组分和铟组分。
在这里描述的特定实施例中，LED 100包括由第一层102和第二层104形成的p-n结，该第一层102包括n掺杂InGaN(InGaN-n)，该n掺杂InGaN具有例如等于约1019施主/cm3的施主浓度，该第二层104包括p掺杂GaN(GaN-p)，该p掺杂GaN具有例如等于约1019受主/cm3的受主浓度。两个层102和104各自具有例如介于约20nm至10μm之间的厚度(沿着图1所示的轴线Z的尺寸)。通常，第一层102可以具有介于约1017施主/cm3至1020施主/cm3之间的施主浓度，并且第二层104可以具有介于约1015受主/cm3至1020受主/cm3之间的受主浓度。
可选地，第一层102可以包括n掺杂GaN(GaN-p)，尽管该配置不如包括 InGaN-n的第一层102有利。当第一层102包括GaN时，第二层104也包括 GaN。
因此，第一层102的InVGa1-VN中的铟浓度V例如介于约0％(在第一层 102包括GaN的情况下)至约20％之间。
此外，当第一层102的InVGa1-VN中的铟浓度V非零时，第二层104可以包括W>0的InWGa1-WN。在这种情况下，第二层104的InWGa1-WN中的铟浓度W小于第一层102的InVGa1-VN中的铟浓度V，并且第二层104的InWGa1-WN 中的铟浓度W例如介于0％至15％之间。
LED 100在层102和104之间包括由本征半导体形成的有源区105，该本征半导体包括多个发射层106。这里描述的LED 100包括三个发射层106，标记为106.1、106.2和106.3。通常，LED 100可以包括n个发射层，其中，n是使得n≥1的整数，并且有利地使3≤n≤6。发射层106例如包括非故意掺杂(具有例如使得nnid＝1017施主/cm3的剩余施主的浓度)的In0.3Ga0.7N(即，包括30％的铟和70％的镓的比例)，该发射层106具有例如等于约3nm的厚度。
发射层106的InGaN的铟比率可以从一层到另一层不同，LED 100在这种情况下能够从一个发射层106到另一个发射层106以不同的波长发射。但有利地，发射层106的InGaN中的铟浓度从一个发射层到另一个发射层是相似的， LED 100在这种情况下对应于单色LED。在任何情况下，发射层106内的铟浓度值被选择为待发射波长的函数，并且铟浓度值例如介于约5％至40％之间。
LED 100的有源区105还包括势垒层108(在图1中示出的LED 100中的数量是四个，并且被标记为108.1、108.2、108.3和108.4)，该势垒层108包括非故意掺杂(具有例如使得nnid＝1017施主/cm3的剩余施主的浓度)的In0.12Ga0.88N (即，包括12％的铟和88％的镓的比例)，该势垒层108具有例如等于约8nm 的厚度。四个势垒层108中的两个势垒层各自被插入在两个相继的发射层106 之间，而另外两个势垒层各自被插入在多个发射层106之一和层102和104之一之间。因此，第一势垒层108.1被设置在第一层102和第一发射层106.1之间。第二势垒层108.2被设置在第一发射层106.1和第二发射层106.2之间。第三势垒层108.3被设置在第二发射层106.2和第三发射层106.3之间。第四势垒层 108.4被设置在第三发射层106.3和第二层104之间。每个发射层106和该发射层106位于其间的两个势垒层108形成量子阱。
势垒层108的半导体的铟浓度值小于发射层106的半导体的铟浓度值，并因此势垒层108的半导体的铟浓度值例如介于约1％至20％之间。
通常，包括n个发射层106(其中，n是大于或等于1的整数)的LED 100 因此包括n+1个势垒层108。有源区105由n个发射层106和n+1个势垒层108 的交替堆叠形成。层106和108可以具有介于约1016施主/cm3至1020施主/cm3之间的剩余施主浓度。
有源区105的层通过外延(例如MOCVD)在形成生长衬底的厚的GaN层 110上制成。因此，由这些层如此形成的结构在GaN层110上完全受到应力。
可选地，层110或生长衬底110可以包括InGaN。在这种情况下，LED 100 可以有利地对应于完全由InGaN形成的结构，即层110、102、108、106、104 和114包括InGaN。还非常有利地是使LED 100包括生长衬底110(包括InGaN) 和层102、108、106和114(包括InGaN)。
在这里结合图1描述的特定实施例中，LED 100还包括电子阻挡层112，该电子阻挡层112例如包括AlGaN并且被设置在最后的势垒层(对应于最靠近第二p掺杂层104的势垒层108，即，图1所示的示例中的层108.4)和第二层 104之间。这种电子势垒层112能够防止电子传送至第二p掺杂层104。这种电子势垒层112还能够降低“光效下降(LED droop)”现象，即，当LED 100中的电流密度增加时，LED 100的内部量子效率下降，该下降部分地归因于电流增加时来自有源区105的电子耗尽。
当第二层104包括具有非零的铟浓度的InGaN时，电子阻挡层112可以包括GaN。
通常，电子阻挡层112包括至少一个III-N型p掺杂半导体，该III-N型p 掺杂半导体的带隙大于第二层104的半导体的带隙。
可选地，LED 100可以不包括电子阻挡层112，因此，最后的势垒层108.4 被设置为抵靠第二p掺杂层104。
LED 100还包括被设置在一些势垒层108内的中间层114。在图1所示的 LED 100的示例性实施例中，第一中间层114.1被设置在第二势垒层108.2内，并且第二中间层114.2被设置在第三势垒层108.3内。在这里描述的示例性实施例中，没有中间层114被设置在第一势垒层108.1内和最后的势垒层108.4内。
这些中间层114是精细的，并且这些中间层114各自具有例如介于约0.25nm (单层)至10nm之间或者介于约1nm至5nm之间的厚度。在图1的示例中，中间层114.1和114.2中的每一个具有等于约2nm的厚度，即与这些中间层114 的材料的约8个单层对应的厚度。
中间层114中的每一个都包括III-N型半导体，该III-N型半导体的带隙大于其间设置有中间层114的势垒层108的半导体的带隙。中间层114的半导体可以是GaN或具有铟与镓的如下比例的InGaN，该InGaN的铟与镓的该比例小于其间设置有中间层114的势垒层108的InGaN的铟和镓的比例。换言之，考虑包括InYGa1-YN的势垒层108和被设置在该势垒层108内并且包括InZGa1-ZN 的中间层114，因此，铟比例Y和Z是使Z<Y。
有利地，铟浓度Z和Y是使Z≤0.8*Y，如此以使得一个或多个中间层114 明显区别于势垒层108。
在任何情况下，中间层114的材料的带隙大于LED 100的势垒层108的材料的带隙。
中间层114优选地被制成使得中间层114的材料中的铟百分比尽可能的低。因此，中间层114优选地包括GaN。
通常，中间层114可以包括AlUInZGa1-U-ZN，其中，U和Z是使0≤U+Z≤1 和0≤Z<Y的实数。因此，中间层114的半导体可以对应于AlGaN、AlInGaN、 InGaN或甚至GaN。中间层114也可以包括BGaN。
与在整个有源区105中一样，中间层114包括本征(即非故意掺杂)半导体，并且可以具有介于约1015施主/cm3至1020施主/cm3之间的剩余施主浓度。
LED 100的一些势垒层108内的中间层114的存在使得LED 100的辐射效率或内部量子效率增加。实际上，通过在实施外延期间将这些中间层114整合到部分势垒层108中以形成有源区105，由形成该有源区105获得的InGaN晶体具有比没有这些中间层114获得的InGaN晶体更好的光学质量。实际上，这些中间层114的插入使得生长表面粗糙度能够在有源区105的外延期间减小，这使得能够改善晶体质量和量子阱的厚度均匀性。在一些势垒层108内插入中间层114还通过促进辐射复合引起了改变量子阱中的电荷分布。
下面描述的用于说明通过插入中间层114实现的效果的不同模拟是用 TCAD型软件制作的，例如
Figure GDA0002949280900000111
仿真软件。
图2示出了电流密度等于100A/cm2的LED(被称为测试LED)的能带图 (导带和价带)，该测试LED具有与前述LED 100相似的结构但是不包括中间层114。因此，该测试LED包括依次由层102、108.1、106.1、108.2、106.2、 108.3、106.3、108.4、112和104形成的叠层。为了简化该图的读取，在图2中写入与先前用于LED 100的层相似的标记，以表示测试LED的不同层内的能级。
因此，图3示出了电流密度等于100A/cm2的、包括如先前结合图1描述的中间层114.1和114.2的LED 100的能带图。
图4中，曲线10表示不包括中间层114和电子阻挡层112的测试LED的辐射效率(IQE)值，并且针对于少数载流子的Shockley-Read-Hall寿命是τSRH＝3ns，该寿命表示LED内的非辐射复合效率(τSRH值越低，非辐射复合越有效)。曲线12表示前述LED 100的辐射效率值，但是该LED 100不包括电子阻挡层112并且τSRH＝3ns。曲线14表示测试LED的辐射效率值，但是该测试 LED不包括中间层114和电子阻挡层112并且τSRH＝0.3ns。曲线16表示前述LED 100的辐射效率值，但是该LED 100不包括电子阻挡层112并且τSRH＝0.3ns。
在用于获得图4的曲线的LED 100和测试LED中，势垒层包括In0.12Ga0.88N，以及发射层包括In0.3Ga0.7N。
曲线10和12示出了在非辐射复合效率低的情况下在LED 100的有源区105 的一些势垒层108内添加中间层114不会影响LED 100的辐射效率。曲线14 和16示出了在非辐射复合效率高的情况下在LED 100的有源区105的一些势垒层108内添加中间层114提高了LED100的辐射效率。因此，对于电流密度等于约100A/cm2，添加中间层114使IQE从等于约28％的值(曲线14)切换到等于约37％的值(曲线16)。
当与非辐射复合相关联的量子阱的寿命τSRH减少时，IQE改善效果被放大。另一方面，晶体质量越差，非辐射复合越多，并且该寿命τSRH减少越多。因此，在形成有源区105的层的晶体质量差的情况下(这是有源层106中的铟比例显著的情况)，例如在LED用于执行大波长的光发射的情况下，添加中间层114 是特别令人感兴趣的。因此，考虑上述用于测试LED的τSRH＝0.3ns的情况，可以将获得的IQE与τSRH＝3ns的LED 100获得的IQE进行比较，这是因为添加中间层114改善了获得的晶体质量，并因此增加了τSRH值。因此，通过添加中间层114而产生的LED的辐射效率的提高远高于先前提到的9％的增益(在曲线14和16之间的IQE从约28％切换到约37％)。因此，对于电流密度等于约 100A/cm2，具体是因为添加了中间层114，而使IQE值从约28％切换到接近于 80％。
通过添加中间层114而产生的IQE的提高通过修改有源区105中的电荷载流子分布来解释。实际上，使用InGaN代替GaN来制造势垒层108导致减少了由势垒层108形成的势垒，使得迁移率更低的空穴能够更容易到达LED 100 的n侧的量子阱，即，在先前结合图1描述的示例中的第一层102的一侧。然而，在有源区的不同量子阱之间的这种更均匀的空穴分布趋向于减少在最靠近 LED的p侧的量子阱中的空穴数，即，在先前的示例中的第二层104的一侧和对应于由第三发射层106.3形成的量子阱并且是电子和空穴最多的以及辐射复合的数量更多。在空穴电流的下游添加中间层114(即，在先前描述的示例中的势垒层108.2和108.3中)使得能够产生势垒以保持位于在最靠近第二p掺杂层104设置的量子阱中的空穴，并因此增加该量子阱中的总空穴数。由于存在中间层114，因此，LED 100的IQE相对于测试LED的IQE得到了提高，因为对于注入的载流子的总数保持不变而言可能发生的辐射复合的可能性增加。
图5的曲线20表示针对测试LED获得的辐射复合率，以及曲线22表示针对LED 100获得的辐射复合率。这些曲线20和22是在电流密度等于约100A/cm、寿命τSRH＝0.3ns以及在测试LED和LED 100中没有电子阻挡层的情况下获得的。这两条曲线20和22实际上示出了在最靠近第二p掺杂层104的发射层106.3 中发生的辐射复合的显著增加(在其他两个量子阱中的辐射复合数较少并且在图5中不可见)。
图6中的曲线32和34分别表示测试LED的第三发射层106.3中的电子浓度和空穴浓度。图6中的曲线36和38分别表示在LED 100的第三发射层106.3 中获得的电子浓度和空穴浓度。这些值是在测试LED和LED 100中没有电子阻挡层并且寿命τSRH＝0.3ns的情况下获得的。考虑电流密度等于约100A/cm2，图6的曲线32至曲线38示出了在包括第三发射层106.3的第三量子阱中添加中间层114产生了约13％的电子的损失和约58％的空穴的增益。因此，添加中间层114使得能够实现更有利的配置以在p掺杂层的一侧存在的该最后的量子阱中获得更多的辐射复合(载流子的产物增加)，并因此提高LED的IQE值。
在先前结合图1描述的LED 100的特定实施例中，每个中间层114被设置在将两个相邻发射层106分开的势垒层108内。
根据第一替代方案，单个中间层114可以存在于有源区105内。在这种情况下，该单个中间层114被设置在势垒层内，该势垒层将最后的发射层(即，最靠近第二p掺杂层104的发射层)与邻近该最后的发射层的发射层分开。根据该第一替代方案，存在于有源区105内的单个中间层114对应于存在于势垒层108.3内的中间层114.2。
根据第二替代方案，可以将中间层114设置在除了最接近第二p掺杂层104 的势垒层之外(该势垒层对应于图1的示例中的势垒层108.4)的每个势垒层 108内。因此，根据该第二替代方案，除了中间层114.1和114.2之外，LED 100 还将包括第三中间层114，该第三中间层114将被设置在第一势垒层108.1内。
此外，在先前描述的所有实施例和替代方案中，第一层102内还可以包括一个或多个中间层114。如前所述，该(这些)中间层114的半导体的带隙大于第一层102的半导体的带隙。
无论设置在有源区105内的中间层114的数量是多少，在最后的势垒层(对应于最靠近第二p掺杂层104的势垒层)中都不存在中间层114，以及以便不防止空穴到达抵靠该最后的势垒层设置的发射层。
在特定实施例和先前描述的替代方案中，单个中间层114被设置在势垒层 108内。可选地，多个中间层114可以被设置在同一势垒层108内。
根据另一替代方案，LED 100可以包括由单个发射层106形成的单个量子阱中，该单个发射层106被设置在两个势垒层108之间。在这种情况下，至少一个中间层114被设置在位于发射层106和第一层102之间的势垒层内。在这种配置中，该(这些)中间层还能够通过改善由存在的该(这些)中间层114 产生的有源区的晶体质量的改善以及通过量子阱中更高的空穴阻挡来提高LED 辐射效率，从而增加在该量子阱中的载流子的产物，并因此增加辐射复合数。
在示例性实施例和前述替代方案中，当中间层114包括AlInGaN时，中间层的材料中的铟组分在该层内或这些层中的每一层内基本恒定。可选地，中间层114或者一个或多个中间层114(当LED 100包括多个中间层114时)的铟组分(例如用于AlUInZGa1-U-ZN的Z)可以沿着与设置有中间层114的势垒层 108接触的中间层114的面基本垂直的方向(即平行于轴线Z的方向)在第一最小值Z1(零或正数)与大于Z1的第二最大值Z2之间变化。该方向具体的可以在从第一层102到第二层104的方向上取向，以使得具有较低铟浓度(Z1) 的部分中间层114位于第一层102的一侧，或者在从第二层104到第一层102 的方向上取向。最大铟浓度Z2小于其间设置有中间层114的势垒层108的最大铟浓度。考虑其间设置有这种中间层114的势垒层108包括InYGa1-YN，值Z2有利地使Z2≤0.8*Y。当LED 100包括多个中间层114时，中间层114的InGaN 的该可变铟浓度可以从一个中间层114到另一个中间层114相同，或者从一个中间层114到另一个中间层114不同(值Z1和Z2在这种情况下从一个中间层 114到另一个中间层114不同)。
在示例性实施例和前述替代方案中，势垒层的材料中的铟组分在该层内或这些层中的每一层内基本恒定。可选地，一个或多个势垒层108的铟组分(例如用于InYGa1-YN的Y)可以沿着LED 100的不同层的堆叠方向(即，平行于轴线Z的方向)从第一最小值Y1到大于Y1的第二最大值Y2进行变化。具有较低铟浓度(Y1)的部分势垒层108可以优选地位于第一层102的一侧或位于第二层104的一侧。在具有这种可变铟浓度并且其间设置有一个或多个中间层114 的势垒层108的情况下，最小铟浓度Y1大于该(这些)中间层114的最小铟浓度，即，使0≤Z<Y1。
下面列出的两种替代方案可以结合，即，一个或多个中间层114可以具有沿其厚度变化的铟浓度并且被设置在一个或多个势垒层108内，该势垒层108 具有沿其厚度变化的铟浓度。在这种情况下，这些可变的浓度使Z2<Y1。
根据另一替代方案，LED 100可以包括n掺杂InGaN的缓冲层，该缓冲层被设置在第一层102和有源区105之间。这种缓冲层可以对应于文献WO 2014/154690A1中描述的缓冲层。
根据如图1所示的LED 100的结构，然后制造电极，以使得电极被电连接至第一层102和第二层104。因此，可以通过对层104、112、105和102的部分进行蚀刻来制造第一电极，以使得第一电极可以在第一层102的侧面与该第一层102电接触。可选地，可以通过移除层110并且形成第一电极抵靠第一层 102的下表面来制造第一电极。在任何情况下，第二电极可以抵靠第二层104 的上表面来制造。
包括一个或多个中间层和由量子阱和势垒层的交替形成的有源区的前述 LED100可以被制造成平面二极管，即，如图1所示的在衬底上形成堆叠层的形式，不同层的主面被设置成平行于衬底的平面(平行于平面(X，Y))。可选地，LED 100也可以被制造成轴向纳米线或径向纳米线，如文献WO 2014/154690 A1中的示例所描述的。

Claims (12)

1.一种发光二极管(100)，至少包括：
-包括n掺杂半导体的第一层(102)和包括p掺杂半导体的第二层(104)，所述第一层和所述第二层(102，104)形成p-n结；
-被设置在所述第一层和所述第二层(102，104)之间的有源区(105)，所述有源区包括至少一个发射层(106)和至少两个势垒层(108)，所述至少一个发射层包括InXGa1-XN并且形成量子阱，所述至少两个势垒层包括InYGa1-YN，并且在所述至少两个势垒层之间设置有发射层(106)，其中，X和Y是实数，使0<Y<X；
-中间层(114)，所述中间层被设置在位于所述发射层(106)和所述第一层(102)之间的势垒层(108)内，以使所述势垒层(108)的部分被设置在所述中间层(114)的两侧，或者所述中间层被设置在所述势垒层(108)和所述发射层(106)之间，所述中间层(114)包括III-N型半导体，所述III-N型半导体的带隙大于所述势垒层(108)的半导体的带隙；
并且其中：
-所述第二层(104)包括GaN，以及所述第一层(102)包括InVGa1-VN，其中，V是实数，使0<V；或者
-所述第二层(104)包括InWGa1-WN，以及所述第一层(102)包括InVGa1-VN，其中，V和W是实数，使0<W<Y以及0<W<V。
2.根据权利要求1所述的发光二极管(100)，进一步包括生长衬底(110)，所述生长衬底包括InGaN，在所述生长衬底上设置有所述第一层(102)，并且其中所述第一层(102)包括InVGa1-VN，其中，0<V，以及所述第二层(104)包括InWGa1-WN，其中，0<W。
3.根据权利要求1或2所述的发光二极管(100)，其中，所述中间层(114)的厚度介于0.25nm和10nm之间。
4.根据权利要求1所述的发光二极管(100)，其中，所述中间层(114)的半导体包括AlUInZGa1-U-ZN或BGaN，其中，U和Z是实数，使0≤U+Z≤1以及0≤Z<Y。
5.根据权利要求4所述的发光二极管(100)，其中，当所述中间层(114)的半导体包括AlUInZGa1-U-ZN时，所述中间层(114)的半导体中的铟浓度Z和设置有所述中间层(114)的势垒层(108)的半导体中的铟浓度Y使Z≤0.8*Y。
6.根据权利要求4和5中任一项所述的发光二极管(100)，其中，当所述中间层(114)的半导体包括AlUInZGa1-U-ZN时，所述中间层(114)的半导体中的铟浓度Z沿着与其间设置有所述中间层(114)的所述势垒层(108)接触的所述中间层(114)的面垂直的方向在最小值Z1和大于Z1的最大值Z2之间变化，并且其中，0≤Z1<Z2<Y。
7.根据权利要求1和2中任一项所述的发光二极管(100)，其中，在至少其间设置有所述中间层(114)的所述势垒层(108)的半导体中的铟浓度Y沿着与所述中间层(114)接触的所述势垒层(108)的面垂直的方向在最小值Y1和大于Y1的最大值Y2之间变化，并且其中，0≤Y1<Y2<X。
8.根据权利要求1所述的发光二极管(100)，其中：
-所述有源区(105)包括多个发射层(106)和多个势垒层(108)，所述多个发射层包括InXGa1-XN并且每个发射层能够形成量子阱，所述多个势垒层包括InYGa1-YN并且使每个发射层(106)被设置在两个势垒层(108)之间，所述两个势垒层在所述发射层(106)的两个相对面处与所述发射层(106)接触，
-所述中间层(114)被设置在位于多个所述发射层(106)中的一个发射层和所述第一层(102)之间的多个所述势垒层(108)中的一个势垒层内，以使多个所述势垒层(108)中的所述一个势垒层的部分被设置在所述中间层(114)的两侧，或者所述中间层被设置在所述势垒层(108)中的所述一个势垒层和多个所述发射层(106)中的所述一个发射层之间，
-所述中间层(114)的半导体的带隙大于所述势垒层(108)的半导体的带隙，并且所述发射层(106)的InXGa1-XN中的铟浓度大于所述势垒层(108)的InYGa1-YN中的铟浓度。
9.根据权利要求8所述的发光二极管(100)，包括多个中间层(114)，使所述中间层(114)中的一个或多个中间层被设置在位于多个所述发射层(106)中的一个发射层和所述第一层(102)之间的所述势垒层(108)中的一个或多个势垒层内，所述势垒层(108)中的所述一个或多个势垒层的部分被设置在所述中间层(114)中的每个中间层的两侧。
10.根据权利要求8和9中任一项所述的发光二极管(100)，其中，多个所述发射层(106)的InXGa1-XN中的铟浓度彼此相等。
11.根据权利要求1和2中任一项所述的发光二极管(100)，进一步包括n掺杂半导体的缓冲层，所述缓冲层被设置在所述第一层(102)和所述有源区(105)之间，所述缓冲层的所述n掺杂半导体包括的带隙能量小于或等于所述第二层(104)的p掺杂半导体的带隙能量的97％。
12.根据权利要求1和2中任一项所述的发光二极管(100)，进一步包括电子阻挡层(112)，所述电子阻挡层包括至少一个III-N型p掺杂半导体，所述至少一个III-N型p掺杂半导体的带隙大于所述第二层(104)的半导体的带隙，并且所述电子阻挡层被设置在所述第二层(104)和所述有源区(105)之间。
CN201780026495.7A 2016-04-27 2017-04-25 包括位于发光区的至少一个势垒层内的至少一个带隙宽于势垒层带隙的中间层的发光二极管 Active CN109075223B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1653738A FR3050872B1 (fr) 2016-04-27 2016-04-27 Diode electroluminescente comprenant au moins une couche intermediaire de plus grand gap disposee dans au moins une couche barriere de la zone active
FR1653738 2016-04-27
PCT/EP2017/059711 WO2017186666A1 (fr) 2016-04-27 2017-04-25 Diode électroluminescente comprenant au moins une couche intermédiaire de plus grand gap disposée dans au moins une couche barrière de la zone émettrice de lumière

Publications (2)

Publication Number Publication Date
CN109075223A CN109075223A (zh) 2018-12-21
CN109075223B true CN109075223B (zh) 2021-07-27

Family

ID=56101740

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780026495.7A Active CN109075223B (zh) 2016-04-27 2017-04-25 包括位于发光区的至少一个势垒层内的至少一个带隙宽于势垒层带隙的中间层的发光二极管

Country Status (7)

Country Link
US (1) US10629773B2 (zh)
EP (1) EP3449514B1 (zh)
JP (1) JP2019517133A (zh)
KR (1) KR102358403B1 (zh)
CN (1) CN109075223B (zh)
FR (1) FR3050872B1 (zh)
WO (1) WO2017186666A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651343B2 (en) * 2017-02-28 2020-05-12 King Abdullah University Of Science And Technology Integration of III-nitride nanowire on transparent conductive substrates for optoelectronic and electronic devices
CN111180561B (zh) * 2019-12-27 2021-06-29 华灿光电(苏州）有限公司 AlGaInP基发光二极管芯片及其制作方法
JP7466084B2 (ja) 2022-02-16 2024-04-12 日亜化学工業株式会社 発光素子

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088277A (ja) * 2005-09-22 2007-04-05 Matsushita Electric Works Ltd 半導体発光素子およびその製造方法
JP2009010215A (ja) * 2007-06-28 2009-01-15 Nichia Corp 半導体発光素子
WO2009155157A2 (en) * 2008-06-19 2009-12-23 Intel Corporation Methods of forming buffer layer architecture on silicon and structures formed thereby
JP2014229648A (ja) * 2013-05-20 2014-12-08 シャープ株式会社 半導体発光素子
WO2015008871A1 (en) * 2013-07-17 2015-01-22 Kabushiki Kaisha Toshiba Semiconductor light emitting element with quantum well active layer and method for manufacturing the same
CN104362232A (zh) * 2014-10-28 2015-02-18 天津三安光电有限公司 一种发光二极管
WO2016047386A1 (ja) * 2014-09-22 2016-03-31 シャープ株式会社 窒化物半導体発光素子

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270894A (ja) * 2001-03-08 2002-09-20 Mitsubishi Cable Ind Ltd 半導体発光素子
JP4285949B2 (ja) * 2002-06-27 2009-06-24 シャープ株式会社 窒化物半導体発光素子
JP4412918B2 (ja) * 2003-05-28 2010-02-10 シャープ株式会社 窒化物半導体発光素子及びその製造方法
KR100482511B1 (ko) * 2004-02-05 2005-04-14 에피밸리 주식회사 Ⅲ-질화물계 반도체 발광소자
FR2875337A1 (fr) * 2004-09-13 2006-03-17 Picogiga Internat Soc Par Acti Structures hemt piezoelectriques a desordre d'alliage nul
JP2007214221A (ja) * 2006-02-08 2007-08-23 Sharp Corp 窒化物半導体レーザ素子
JP4864766B2 (ja) * 2006-03-31 2012-02-01 富士フイルム株式会社 半導体層の成膜方法
JP2009027022A (ja) * 2007-07-20 2009-02-05 Rohm Co Ltd 窒化物半導体発光素子
JP2009152552A (ja) * 2007-12-18 2009-07-09 Seoul Opto Devices Co Ltd 多重量子井戸構造の活性領域を有する発光ダイオード
CN101911317B (zh) * 2007-12-28 2012-06-06 日亚化学工业株式会社 半导体发光元件及其制造方法
KR20090117538A (ko) * 2008-05-09 2009-11-12 삼성전기주식회사 질화물 반도체 발광소자
US8106403B2 (en) * 2009-03-04 2012-01-31 Koninklijke Philips Electronics N.V. III-nitride light emitting device incorporation boron
JP4475357B1 (ja) * 2009-06-17 2010-06-09 住友電気工業株式会社 Ｉｉｉ族窒化物半導体レーザ素子、及びｉｉｉ族窒化物半導体レーザ素子を作製する方法
JP4940317B2 (ja) * 2010-02-25 2012-05-30 株式会社東芝 半導体発光素子及びその製造方法
JP2013093399A (ja) * 2011-10-25 2013-05-16 Toshiba Corp 半導体発光素子
US8816320B2 (en) * 2012-01-23 2014-08-26 Stanley Electric Co., Ltd. GaN-containing semiconductor light emitting device
US8975616B2 (en) * 2012-07-03 2015-03-10 Liang Wang Quantum efficiency of multiple quantum wells
CN110600593B (zh) * 2012-12-06 2023-01-03 首尔伟傲世有限公司 发光二极管
TWI593135B (zh) * 2013-03-15 2017-07-21 索泰克公司 具有含氮化銦鎵之主動區域之半導體結構，形成此等半導體結構之方法，以及應用此等半導體結構形成之發光元件
FR3004005B1 (fr) * 2013-03-28 2016-11-25 Commissariat Energie Atomique Diode electroluminescente a multiples puits quantiques et jonction p-n asymetrique
JP2015050224A (ja) * 2013-08-30 2015-03-16 学校法人東京理科大学 Ｉｉｉ−ｖ族窒化物半導体、半導体発光素子、半導体発光装置、光触媒半導体素子、光触媒酸化還元反応装置および光電気化学反応実行方法
FR3012676A1 (fr) * 2013-10-25 2015-05-01 Commissariat Energie Atomique Diode electroluminescente a puits quantiques separes par des couches barrieres d'ingan a compositions d'indium variables
US9985168B1 (en) * 2014-11-18 2018-05-29 Cree, Inc. Group III nitride based LED structures including multiple quantum wells with barrier-well unit interface layers
JP5866561B1 (ja) * 2014-12-26 2016-02-17 パナソニックＩｐマネジメント株式会社 発光装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088277A (ja) * 2005-09-22 2007-04-05 Matsushita Electric Works Ltd 半導体発光素子およびその製造方法
JP2009010215A (ja) * 2007-06-28 2009-01-15 Nichia Corp 半導体発光素子
WO2009155157A2 (en) * 2008-06-19 2009-12-23 Intel Corporation Methods of forming buffer layer architecture on silicon and structures formed thereby
JP2014229648A (ja) * 2013-05-20 2014-12-08 シャープ株式会社 半導体発光素子
WO2015008871A1 (en) * 2013-07-17 2015-01-22 Kabushiki Kaisha Toshiba Semiconductor light emitting element with quantum well active layer and method for manufacturing the same
WO2016047386A1 (ja) * 2014-09-22 2016-03-31 シャープ株式会社 窒化物半導体発光素子
CN104362232A (zh) * 2014-10-28 2015-02-18 天津三安光电有限公司 一种发光二极管

Also Published As

Publication number Publication date
FR3050872B1 (fr) 2019-06-14
JP2019517133A (ja) 2019-06-20
KR102358403B1 (ko) 2022-02-04
FR3050872A1 (fr) 2017-11-03
WO2017186666A1 (fr) 2017-11-02
US20190157505A1 (en) 2019-05-23
CN109075223A (zh) 2018-12-21
US10629773B2 (en) 2020-04-21
EP3449514A1 (fr) 2019-03-06
KR20180137017A (ko) 2018-12-26
EP3449514B1 (fr) 2020-05-13

Similar Documents

Publication Publication Date Title
US9590141B2 (en) Semiconductor light emitting device having a p-type semiconductor layer with a p-type impurity
JP5112511B2 (ja) 放射線放出半導体ボディ
US10944025B2 (en) Light-emitting diode with multiple quantum wells and asymmetric p-n junction
TWI403002B (zh) 半導體發光元件
US8525203B2 (en) Semiconductor light emitting device
JP5404628B2 (ja) 多重量子井戸構造を有するオプトエレクトロニクス半導体チップ
JP5238865B2 (ja) 半導体発光素子
US8451877B1 (en) High efficiency III-nitride light-emitting diodes
CN109075223B (zh) 包括位于发光区的至少一个势垒层内的至少一个带隙宽于势垒层带隙的中间层的发光二极管
US10027090B2 (en) Laser diode chip
US20130228740A1 (en) Light-emitting diode device
US20170062660A1 (en) Nitride semiconductor stacked body and semiconductor light emitting device
JP6192722B2 (ja) オプトエレクトロニクス半導体ボディ及びオプトエレクトロニクス半導体チップ
Rajan et al. III-nitride tunnel junctions and their applications
US20140269802A1 (en) Lasers With GaPSb Barrier Layers
JP7413599B1 (ja) Ｉｉｉ－ｖ族化合物半導体発光素子及びｉｉｉ－ｖ族化合物半導体発光素子の製造方法
Huang et al. Achievement of 110-nm-Wide Spectral Width in Monolithic Tunnel-Junction Light-Emitting Diode
KR20150078089A (ko) v-피트를 구비하는 질화물 반도체 발광소자 및 그 제조 방법
JP5865827B2 (ja) 半導体発光素子
US20230122025A1 (en) Semiconductor light emitting device
TW202234719A (zh) 發光元件
CN117015860A (zh) 发光元件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant