CN109065536A - 一种晶圆及芯片 - Google Patents
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Abstract
本发明提供一种晶圆及芯片，通过在堆叠层中设置不同方向的栅线缝隙，实现应力平衡。由于栅线缝隙形成在堆叠层中，且在不同方向上形成，可以在不同方向上释放堆叠层中的应力，从而使得晶圆或芯片在不同方向上的应力得到平衡，降低晶圆制造过程中出现晶圆翘曲的缺陷，进而提高晶圆良率。
Description
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种晶圆及芯片。
背景技术
NAND器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。
平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND器件。在3D NAND器件结构中，采用垂直堆叠多层存储单元的方式，在堆叠层中形成一串存储单元，从而实现堆叠式的3D NAND存储器件，提高存储器件的集成度。而在3D NAND器件的制造工艺基于堆叠结构，整个晶圆的应力控制非常重要，否则容易出现晶圆翘曲变形的情况，翘曲变形的缺陷一方面，可能导致制程过程中晶圆因e-Chuck吸附力度不足而滑片损伤甚至破裂，另一方面，可能导致光学对准(Alignmentand Overlay)失效，从而导致晶圆良率不佳。
发明内容
有鉴于此，本发明的目的在于提供一种晶圆及芯片，在芯片或晶圆级，通过不同方向上应力的平衡，降低晶圆翘曲缺陷。
为实现上述目的，本发明有如下技术方案：
一种晶圆，所述晶圆包括若干子区域，所述子区域中阵列排布有多个曝光场区，每个所述曝光场区的芯片区中形成有存储区，所述存储区包括：
位于衬底上的堆叠层，所述堆叠层包括交替堆叠的栅极层和绝缘层；
栅线缝隙，穿过所述堆叠层以将所述堆叠层分割为若干个部分；
至少其中之一所述子区域中的存储区的栅线缝隙沿第一方向延伸；
至少其中另一所述子区域中的存储区的栅线缝隙沿第二方向延伸，所述第一方向与所述第二方向相交。
可选地，所述第一方向与所述第二方向垂直。
可选地，，所述若干子区域包括第一类型子区域和第二类型子区域；其中，
所述第一类型子区域中的存储区具有沿所述第一方向延伸的栅线缝隙；
所述第二类型子区域中的存储区具有沿所述第二方向延伸的栅线缝隙，所述第一类型子区域与所述第二类型子区域交替排布。
可选地，，还包括：
位于所述芯片区边缘的外围区；
位于所述外围区的辅助监控结构。
可选地，所述辅助监控结构呈环状地分布在所述外围区。
可选地，所述堆叠层中的所述栅极层和绝缘层在端部形成有阶梯结构，所述存储区还包括：
位于所述阶梯结构上的若干接触插塞，所述接触插塞与所述栅极层电连接，所述接触插塞沿所述栅线缝隙的延伸方向间隔地分布，且分布在所述栅线缝隙的延伸方向侧的阶梯结构上。
一种芯片，所述芯片的存储区包括若干单元阵列区，所述单元阵列区为块区或片区，所述单元阵列区包括：
位于衬底上的堆叠层，所述堆叠层包括交替堆叠的栅极层和绝缘层；
栅线缝隙，穿过所述堆叠层以将所述堆叠层分割为若干个部分；
至少其中之一所述单元阵列区的栅线缝隙沿第一方向延伸；
至少其中另一所述单元阵列区的栅线缝隙沿第二方向延伸，所述第一方向与第二方向相交。
可选地，所述第一方向与所述第二方向垂直。
可选地，所述若干单元阵列区包括第一类型单元阵列区和第二类型单元阵列区；其中，
所述第一类型单元阵列区具有沿所述第一方向延伸的栅线缝隙；
所述第二类型单元阵列区具有沿所述第二方向延伸的栅线缝隙，所述第一类型单元阵列区与所述第二类型单元阵列区交替且阵列排布。
可选地，所述第一类型单元阵列区和所述第二类型单元阵列区为呈中心对称分布的阵列排布。
可选地，还包括：
中心对准区，所述中心对准区由呈中心对称分布的所述第一类型单元阵列区和所述第二类型单元阵列区包围；
位于所述中心对准区的对准标记。
可选地，还包括：
位于所述芯片边缘的外围区；
位于所述外围区的辅助监控结构。
可选地，所述辅助监控结构沿所述芯片边缘的不同方向排布。
可选地，所述堆叠层中的所述栅极层和绝缘层在端部形成有阶梯结构，所述单元阵列区还包括：
位于所述阶梯结构上的若干接触插塞，所述接触插塞与所述栅极层电连接，所述接触插塞位于所述栅线缝隙的延伸方向侧的阶梯结构上。
一种晶圆，其特征在于，所述晶圆上形成有上述的芯片。
本发明实施例提供的晶圆及芯片，通过在堆叠层中设置不同方向的栅线缝隙，实现应力平衡。由于栅线缝隙形成在堆叠层中，且在不同方向上形成，可以在不同方向上释放堆叠层中的应力，从而使得晶圆或芯片在不同方向上的应力得到平衡，降低晶圆制造过程中出现晶圆翘曲的缺陷，进而提高晶圆良率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例一的晶圆曝光场区图(shot map)；
图2和图3示出了不同实施例中的曝光场区的俯视示意图；
图4和图5示出了实施例的晶圆中芯片区中存储区的局部俯视示意图；
图6示出了图4和图5中BB向的剖面结构示意图；
图7示出了根据本发明实施例二的芯片的俯视示意图；
图8示出了根据本发明实施例三的芯片中片区的俯视示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本申请实施例的晶圆为用于生产3D NAND存储器件芯片的晶圆，本申请实施例的芯片为3D NAND存储器件的芯片。光刻是晶圆制造过程中重要工艺步骤，其是通过曝光将掩膜版上的图案转移至光刻胶中，进而转移至晶圆上，而一次曝光并不能完成晶圆整个面积上的图案，因此需要多次曝光才能形成整个晶圆上的图案，而一次曝光的区域则称为一个曝光场区(shot)，一个曝光场区覆盖的区域可以是阵列排布的多个芯片区，芯片区之间为切割道，切割道上可以用于形成辅助监控结构，辅助监控结构还可以形成在芯片区的边缘上，该结构为非实际的器件结构，但与芯片区的器件在相同的制造工艺中形成，通过对这些结构进行相关测量及测试，起到对芯片区器件的工艺及性能监控及控制的作用，通常地，辅助监控结构包括：工艺控制及监控结构(PCM，Process Control and Monitor)，以及电学性能测试结构(Test-key)和器件可靠性(Reliability)测试结构，在晶圆完成芯片加工工艺之后，进行切割道的切割，封装等后续工艺。在本申请实施例中，为了便于描述，将在晶圆制造过程中一次曝光的区域称作曝光场区。本申请实施例中的芯片可以为晶圆上未进行切割的芯片区，也可以为切割或封装之后的芯片。
在本申请实施例中，芯片区中至少包括电路区和存储区，该电路区形成有驱动电路、读/写电路以及控制电路等，存储区形成有NAND存储单元的存储阵列，存储区中可以包括一个或多个片区(Plane)，每个片区中可以包括一个或多个块区(block)。
为了便于理解本申请以及本实施例的技术方案，首先对3D NAND器件结构进行描述。参考图4和图6所示，3D NAND存储器包括设置于衬底101之上的堆叠层102，堆叠层102包括交替层叠的栅极层1021和绝缘层1022，在堆叠层102中形成有贯通堆叠层102的沟道孔，沟道孔用于形成存储串110，通常地，存储串110包括沟道层(图未具体示出)和包裹该沟道层的存储器层，该存储器层包括遂穿层、电荷存储层以及阻挡层。。
堆叠层120的端部为阶梯结构，阶梯结构中每个台阶为若干个叠层对的端部，该叠层对为相邻堆叠设置的栅极层1021和绝缘层1022。在每个台阶上形成该层栅极层1021的接触结构，为该层的栅极层提供电信号，接触结构通常可以为金属材料，例如W等。
栅线缝隙120通常沿垂直于位线的方向延伸，并截面贯穿至堆叠层102的底部，为深沟槽结构。在形成堆叠层中的栅极层之前，堆叠层为绝缘层与牺牲层交替层叠的堆叠，栅线缝隙将堆叠层中的牺牲层的侧壁暴露出来，通过该栅线缝隙120利用湿法刻蚀将堆叠层中的牺牲层去除，并替换为栅极层。栅线缝隙120内填充有金属或多晶硅，通常地，在栅线缝隙120下的衬底中还预先形成有掺杂区(图未示出)以作为存储阵列的共源(ACS，ArrayCommon Source)，该栅线缝隙120则形成在掺杂区之上。
以上为3D NAND器件的基本结构，可以理解的是，以上仅描述了基本结构，在具体的实现中，以上基本结构可以采用合适的形成方法以及材料来形成，还可以包括其他的结构，例如作为支撑结构并至少贯穿堆叠层120的部分厚度的伪沟道孔112、外延结构等等，本申请对此都不做特别的限定。
在3D NAND器件的制造工艺中，整个晶圆的应力控制非常重要，否则容易出现晶圆翘曲的情况，导致晶圆良率不佳。基于此，本申请实施例中，分别从晶圆、芯片的不同层级，通过设置不同方向的栅线缝隙，实现应力平衡。由于栅线缝隙形成在堆叠层中，且在不同方向上形成，可以在不同方向上释放堆叠层中的应力，从而使得晶圆或芯片在不同方向上的应力得到平衡，降低晶圆制造过程中出现晶圆翘曲的缺陷，进而提高晶圆良率。
为了更好地理解本申请的技术方案和技术效果，以下将结合附图对不同的实施例进行详细的描述。
实施例一
在本实施例中，将从晶圆的层级，通过在晶圆的不同区域中进行不同方向的栅线缝隙的设置，实现应力平衡，降低晶圆制造过程中出现晶圆翘曲的缺陷。
参考图1-图3所示，其中，图1为晶圆的曝光场区图(shot map)，图2和图3为一个曝光场区(shot)的俯视示意图，本实施例的晶圆1包括多个子区域1a、1b、1c，各所述子区域1a、1b、1c中阵列排布有多个曝光场区10，各曝光场区10中阵列排布有多个芯片区100，曝光场区10为晶圆制造过程中一次光刻曝光的区域。
参考图4-6所示，芯片区100的存储区包括：位于衬底101上的堆叠层102，所述堆叠层102包括交替堆叠的栅极层1021和绝缘层1022；栅线缝隙120，穿过所述堆叠层以将所述堆叠层120分割为若干个部分。分割的堆叠层中设置有存储串110。
在本实施例中，至少其中之一所述子区域1a、1b、1c中的存储区的栅线缝隙120沿第一方向X延伸；至少其中另一所述子区域1a、1b、1c中的存储区的栅线缝隙沿第二方向Y延伸，所述第一方向X与所述第二方向Y相交。
第一方向X和第二方向Y是相交的，也就是说，这两个方向为不同的方向，可以根据具体的设计需要来设置第一方向和第二方向，在优选的实施例中，第一方向X和第二方向Y是垂直的。由于栅线缝隙是形成在堆叠层中的，在晶圆的不同子区域中设置不同方向的栅线缝隙，这样，在晶圆的不同区域的不同方向上释放堆叠层中的应力，使得晶圆在不同方向上的应力得到平衡，从而，实现降低晶圆制造过程中出现晶圆翘曲的缺陷，进而提高晶圆良率。
更优地，这些子区域可以包括第一类型子区域1a、1c和第二类型子区域1b，其中，所述第一类型子区域1a、1c中的存储区具有沿所述第一方向X延伸的栅线缝隙120；所述第二类型子区域1b中的存储区具有沿所述第二方向Y延伸的栅线缝隙120，所述第一类型子区域1a、1c与所述第二类型子区域1b交替排布。这样，相邻的子区域中的栅线缝隙120是具有不同的设置方向的，更为均衡地平衡晶圆中的应力。
在具体的应用中，考虑到工艺实现以及应力平衡的更好效果，如图1所示，将晶圆中部划分为多个子区域，这些子区域为上述第一类型子区域1a、1c与第二类型子区域1b交替排布的排布方式，而中部之外的其他区域采用栅线缝隙仅为一种设置方向的方式。这是由于晶圆的中部通常是应力最为集中的区域，将晶圆的中部的各子区域采用栅线缝隙为两种不同设置方向的交替排布方式，更有利于应力的平衡，此外，其他区域仅采用一种排布方式更利于工艺的集成。
此外，参考图4和图5所示，在堆叠层中栅极层和绝缘层的端部还形成有阶梯结构30，阶梯结构30上形成有若干接触插塞130，接触插塞130与栅极层电连接。阶梯结构30通常形成在堆叠层的四周，在第一方向X与第二方向Y垂直的实施例中，阶梯结构30具体包括位于栅线缝隙120延伸侧的部分以及栅线缝隙平行侧的部分，而若干接触插塞130则沿栅线缝隙120的延伸方向间隔地分布，且分布在栅线缝隙120的延伸方向侧的阶梯结构上。更为具体的，若干接触插塞130可以分布在沿栅线缝隙120的延伸方向一侧或两侧的阶梯结构上。
在晶圆上还形成有辅助监控结构，辅助监控结构可以形成在芯片区的外围区，该外围区包括芯片的边缘区域和/或者切割道区域，辅助监控结构可以包括工艺控制及监控结构(PCM，Process Control and Monitor)，以及电学性能测试结构(Test-key)和器件可靠性(Reliability)测试结构中的一种或多种，这些结构与芯片区中的器件的一些工艺中一同形成，通过WAT(Wafer Acceptance Test，晶圆可接受性测试)测试、可靠性测试对这些结构进行电性及工艺参数、可靠性等的测试，通过测试结果监控芯片区器件的生产工艺以及可靠性性能。
根据不同的设计和需要，辅助监控结构可以具有不同的设置方式。在本实施例的一些应用中，参考图2所示，不同子区域中辅助监控结构110可以在外围区的一个方向上排布，在第一方向X和第二方向Y为垂直的实施例中，辅助监控结构例如可以是沿第一方向X排布。
在本实施例的另一些应用中，参考图3所示，辅助监控结构110可以呈环状地分布在外围区的周围，当第一方向X和第二方向Y为垂直的实施例中，在芯片区的外围区的第一方向X和第二方向Y上都设置有辅助监控结构，在外围区的不同方向上都排布了辅助监控结构。这样，这些辅助监控结构使得芯片区周围的应力在不同方向上得到释放，进一步起到应力平衡的作用。
以上对本实施例的晶圆进行了详细的描述，在本实施例中，从晶圆的层级，通过在曝光场区的不同子区域中进行不同方向的栅线缝隙的设置，实现应力平衡，降低晶圆制造过程中出现晶圆翘曲的缺陷。
实施例二
在本实施例中，将从有效芯片单元的层级，通过在不同片区中进行不同方向的栅线缝隙的设置，实现应力平衡，降低晶圆制造过程中出现晶圆翘曲的缺陷。
可以理解的是，在本申请中，芯片可以存在于晶圆上，也可以是晶圆切割之后的裸片，也可以是封装好的芯片。
通常地，为了使芯片的容量更大，通常在芯片的存储区中会设计多个片区(Plane)，每个片区具有基本相同的容量，也就是具有基本相同数量的存储单元。
在本实施例中，提出一种芯片100，参考图7所示，所述芯片100的存储区包括多个片区，为了便于理解和描述，将该片区记做单元阵列区(100a、100b、100c、100d)。
参考图7及图4、图5所示，所述单元阵列区包括：位于衬底101上的堆叠层102，所述堆叠层102包括交替堆叠的栅极层1021和绝缘层1022；栅线缝隙120，穿过所述堆叠层102以将所述堆叠层120分割为若干个部分。分割的堆叠层中设置有存储串110。
在本实施例中，至少其中之一所述单元阵列区(100a、100b、100c、100d)的栅线缝隙120沿第一方向X延伸；至少其中另一所述单元阵列区(100a、100b、100c、100d)的栅线缝隙120沿第二方向延伸Y，所述第一方向X与第二方向Y相交。
第一方向X和第二方向Y是相交的，也就是说，这两个方向为不同的方向，可以根据具体的设计需要来设置第一方向和第二方向，在优选的实施例中，第一方向X和第二方向Y是垂直的。由于栅线缝隙是形成在堆叠层中的，在芯片的不同片区中设置不同方向的栅线缝隙，这样，使得堆叠层中的应力在不同方向上得到释放，从而使得芯片在不同片区上的应力得到平衡，对于具有这种设计的芯片，在晶圆制造过程中可以降低晶圆出现翘曲缺陷的几率，进而提高晶圆良率。
更优地，这些单元阵列区(100a、100b、100c、100d)可以包括第一类型单元阵列区(100a、100d)和第二类型单元阵列区(100b、100c)，其中，所述第一类型单元阵列区(100a、100d)具有沿第一方向X延伸的栅线缝隙，所述第二类型单元阵列区(100b、100c)具有沿第二方向Y延伸的栅线缝隙，所述第一类型单元阵列区(100a、100d)和所述第二类型单元阵列区(100b、100c)交替且阵列排布。这样，在芯片的存储区内，相邻的片区中的栅线缝隙是具有不同的设置方向的，更为均衡地平衡芯片内的应力。在具体的应用中，可以根据具体的需要设计片区的数量和阵列排布的规模，在一个示例中，参考图7所示，片区的数量例如为4，可以呈2乘2的阵列排布，在另一示例中，片区的数量例如可以为6，可以呈2乘3的阵列排布，阵列中的行方向和列方向上，第一类型单元阵列区(100a、100d)和第二类型单元阵列区(100b、100c)呈交替排布，可以理解的是，此处的示例仅为便于理解本实施例的方案，本申请并不限于此。
更进一步地，所述第一类型单元阵列区(100a、100d)和所述第二类型单元阵列区(100b、100c)可以为呈中心对称分布的阵列排布，在阵列规模大于2乘2时，也就是阵列中每2乘2个子阵列中的第一类型单元阵列区(100a、100d)和第二类型单元阵列区(100b、100c)呈中心对称分布。这样，使得设计更为紧凑，利于存储区集成度的提高。此外，参考图7所示，呈中心对称分布的第一类型单元阵列和第二类型单元阵列区包围的区域形成一个中心对准区，可以在该中心对准区设置对准标记。对准标记为晶圆制造的光刻工艺中用于掩膜版与晶圆对准的标记，该标记例如可以为条形对准标记。这样，利用该空白区域形成对准标记，可以节省晶圆面积，提高集成度。
参考图4和图5所示，在堆叠层中栅极层和绝缘层的端部还形成有阶梯结构30，阶梯结构30上形成有若干接触插塞130，接触插塞130与栅极层电连接。阶梯结构30通常形成在堆叠层的四周，在第一方向X与第二方向Y垂直的实施例中，阶梯结构30具体包括位于栅线缝隙120延伸侧的部分以及栅线缝隙平行侧的部分，而若干接触插塞130则沿栅线缝隙120的延伸方向间隔地分布，且分布在栅线缝隙120的延伸方向侧的阶梯结构上。更为具体的，若干接触插塞130可以分布在沿栅线缝隙120的延伸方向一侧或两侧的阶梯结构上。
此外，芯片的外围区上还可以设置有辅助监控结构，对于晶圆上的芯片，该外围区包括芯片区的边缘和/或切割道区域，对于切割或封装后的芯片，该外围区芯片区的边缘和/或部分的切割道区域。同上述的实施例，辅助监控结构可以在外围区的一个方向上排布，也可以呈环状地分布在外围区的周围。
此外，还可以包括绝缘结构，该绝缘结构穿过位于堆叠层的顶层的至少一层绝缘层和至少一层栅极层。
以上对本实施例的芯片进行了详细的描述，在本实施例中，通过芯片内不同片区中设置不同方向的栅线缝隙，实现应力平衡，降低晶圆制造过程中出现晶圆翘曲的缺陷。
实施例三
在本实施例中，从芯片的片区(Plane)的层级，通过在不同块区(block)中进行不同方向的栅线缝隙的设置，实现应力平衡，降低晶圆制造过程中出现晶圆翘曲的缺陷。
通常地，为了使芯片的容量更大，通常在芯片的存储区中会设计多个片区(Plane)，每个片区具有基本相同的容量，也就是具有基本相同数量的存储单元。而每个片区中可以设计多个块区(block)，每个块区具有基本相同的容量，也就是具有基本相同数量的存储单元。
在本实施例中，提出了一种芯片，参考图8所示，所述芯片的片区中包括多个块区，为了便于理解和描述，将该块区记做单元阵列区(1000a、1000b、1000c、1000d)。
参考图8及图4、图5所示，所述单元阵列区包括：位于衬底101上的堆叠层102，所述堆叠层102包括交替堆叠的栅极层1021和绝缘层1022；栅线缝隙120，穿过所述堆叠层102以将所述堆叠层120分割为若干个部分。分割的堆叠层中设置有存储串110。
在本实施例中，至少其中之一所述单元阵列区(1000a、1000b、1000c、1000d)的栅线缝隙120沿第一方向X延伸；至少其中另一所述单元阵列区(1000a、1000b、1000c、1000d)的栅线缝隙120沿第二方向延伸Y，所述第一方向X与第二方向Y相交。
第一方向X和第二方向Y是相交的，也就是说，这两个方向为不同的方向，可以根据具体的设计需要来设置第一方向和第二方向，在优选的实施例中，第一方向X和第二方向Y是垂直的。由于栅线缝隙是形成在堆叠层中的，在芯片的不同块区中设置不同方向的栅线缝隙，这样，使得堆叠层中的应力在不同方向上得到释放，从而使得芯片在不同块区上的应力得到平衡，对于具有这种设计的芯片，在晶圆制造过程中可以降低晶圆出现翘曲缺陷的几率，进而提高晶圆良率。
更优地，这些单元阵列区(1000a、1000b、1000c、1000d)可以包括第一类型单元阵列区(1000a、1000d)和第二类型单元阵列区(1000b、1000c)，其中，所述第一类型单元阵列区(1000a、1000d)具有沿第一方向X延伸的栅线缝隙，所述第二类型单元阵列区(1000b、1000c)具有沿第二方向Y延伸的栅线缝隙，所述第一类型单元阵列区(1000a、1000d)和所述第二类型单元阵列区(1000b、1000c)交替且阵列排布。这样，在芯片的存储区内，相邻的块区中的栅线缝隙是具有不同的设置方向的，可以更为均衡地平衡芯片内的应力。在具体的应用中，可以根据具体的需要设计块区的数量和阵列排布的规模，在一个示例中，参考图8所示，块区的数量例如为4，可以呈2乘2的阵列排布，在另一示例中，块区的数量例如可以为6，可以呈2乘3的阵列排布，阵列中的行方向和列方向上，第一类型单元阵列区(1000a、1000d)和第二类型单元阵列区(1000b、1000c)呈交替排布，可以理解的是，此处的示例仅为便于理解本实施例的方案，本申请并不限于此。
更进一步地，所述第一类型单元阵列区(1000a、1000d)和所述第二类型单元阵列区(1000b、1000c)可以为呈中心对称分布的阵列排布，在阵列规模大于2乘2时，也就是阵列中每2乘2个子阵列中的第一类型单元阵列区(1000a、1000d)和第二类型单元阵列区(1000b、1000c)呈中心对称分布。这样，使得设计更为紧凑，利于存储区集成度的提高。此外，参考图8所示，呈中心对称分布的第一类型单元阵列和第二类型单元阵列区包围的区域形成一个中心对准区1001，可以在该中心对准区1001设置对准标记。对准标记为晶圆制造的光刻工艺中用于掩膜版与晶圆对准的标记，该标记例如可以为条形对准标记。这样，利用该空白区域形成对准标记，可以节省晶圆面积，提高集成度。
参考图8、图4和图5所示，在堆叠层中栅极层和绝缘层的端部还形成有阶梯结构30，阶梯结构30上形成有若干接触插塞130，接触插塞130与栅极层电连接。阶梯结构30通常形成在堆叠层的四周，在第一方向X与第二方向Y垂直的实施例中，阶梯结构30具体包括位于栅线缝隙120延伸侧的部分以及栅线缝隙平行侧的部分，而若干接触插塞130则沿栅线缝隙120的延伸方向间隔地分布，且分布在栅线缝隙120的延伸方向侧的阶梯结构上。更为具体的，若干接触插塞130可以分布在沿栅线缝隙120的延伸方向一侧或两侧的阶梯结构上。
可以理解的是，为了使得块区之间的栅极层分离，在块区之间还可以设置有隔离沟槽140，该隔离沟槽140贯穿至堆叠层的底部且填充有绝缘材料，使得块区之间的各层栅极层可以独立操作。
此外，芯片的外围区上还可以设置有辅助监控结构，对于晶圆上的芯片，该外围区包括芯片区的边缘和/或切割道区域，对于切割或封装后的芯片，该外围区芯片区的边缘和/或部分的切割道区域。同上述的实施例，辅助监控结构可以在外围区的一个方向上排布，也可以呈环状地分布在外围区的周围。
以上对本实施例的芯片进行了详细的描述，在本实施例中，通过片区内不同块区中设置不同方向的栅线缝隙，实现应力平衡，降低晶圆制造过程中出现晶圆翘曲的缺陷。
此外，本申请还提供了一种晶圆，在所述晶圆上形成有如上述实施例二或实施例三中描述的芯片。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (15)
1.一种晶圆，其特征在于，所述晶圆包括若干子区域，所述子区域中阵列排布有多个曝光场区，每个所述曝光场区的芯片区中形成有存储区，所述存储区包括：
位于衬底上的堆叠层，所述堆叠层包括交替堆叠的栅极层和绝缘层；
栅线缝隙，穿过所述堆叠层以将所述堆叠层分割为若干个部分；
至少其中之一所述子区域中的存储区的栅线缝隙沿第一方向延伸；
至少其中另一所述子区域中的存储区的栅线缝隙沿第二方向延伸，所述第一方向与所述第二方向相交。
2.根据权利要求1所述的晶圆，其特征在于，所述第一方向与所述第二方向垂直。
3.根据权利要求1所述的晶圆，其特征在于，所述若干子区域包括第一类型子区域和第二类型子区域；其中，
所述第一类型子区域中的存储区具有沿所述第一方向延伸的栅线缝隙；
所述第二类型子区域中的存储区具有沿所述第二方向延伸的栅线缝隙，所述第一类型子区域与所述第二类型子区域交替排布。
4.根据权利要求1所述的晶圆，其特征在于，还包括：
位于所述芯片区边缘的外围区；
位于所述外围区的辅助监控结构。
5.根据权利要求4所述的晶圆，其特征在于，所述辅助监控结构呈环状地分布在所述外围区。
6.根据权利要求2所述的晶圆，其特征在于，所述堆叠层中的所述栅极层和绝缘层在端部形成有阶梯结构，所述存储区还包括：
位于所述阶梯结构上的若干接触插塞，所述接触插塞与所述栅极层电连接，所述接触插塞沿所述栅线缝隙的延伸方向间隔地分布，且分布在所述栅线缝隙的延伸方向侧的阶梯结构上。
7.一种芯片，其特征在于，所述芯片的存储区包括若干单元阵列区，所述单元阵列区为块区或片区，所述单元阵列区包括：
位于衬底上的堆叠层，所述堆叠层包括交替堆叠的栅极层和绝缘层；
栅线缝隙，穿过所述堆叠层以将所述堆叠层分割为若干个部分；
至少其中之一所述单元阵列区的栅线缝隙沿第一方向延伸；
至少其中另一所述单元阵列区的栅线缝隙沿第二方向延伸，所述第一方向与第二方向相交。
8.根据权利要求7所述的芯片，其特征在于，所述第一方向与所述第二方向垂直。
9.根据权利要求7所述的芯片，其特征在于，所述若干单元阵列区包括第一类型单元阵列区和第二类型单元阵列区；其中，
所述第一类型单元阵列区具有沿所述第一方向延伸的栅线缝隙；
所述第二类型单元阵列区具有沿所述第二方向延伸的栅线缝隙，所述第一类型单元阵列区与所述第二类型单元阵列区交替且阵列排布。
10.根据权利要求9所述的芯片，其特征在于，所述第一类型单元阵列区和所述第二类型单元阵列区为呈中心对称分布的阵列排布。
11.根据权利要求10所述的芯片，其特征在于，还包括：
中心对准区，所述中心对准区由呈中心对称分布的所述第一类型单元阵列区和所述第二类型单元阵列区包围；
位于所述中心对准区的对准标记。
12.根据权利要求7所述的芯片，其特征在于，还包括：
位于所述芯片边缘的外围区；
位于所述外围区的辅助监控结构。
13.根据权利要求12所述的芯片，其特征在于，所述辅助监控结构沿所述芯片边缘的不同方向排布。
14.根据权利要求8所述的芯片，其特征在于，所述堆叠层中的所述栅极层和绝缘层在端部形成有阶梯结构，所述单元阵列区还包括：
位于所述阶梯结构上的若干接触插塞，所述接触插塞与所述栅极层电连接，所述接触插塞位于所述栅线缝隙的延伸方向侧的阶梯结构上。
15.一种晶圆，其特征在于，所述晶圆上形成有如权利要求7-14中任一项所述的芯片。
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