CN108780740A - 使用离子处理图案化特征的技术 - Google Patents

使用离子处理图案化特征的技术 Download PDF

Info

Publication number
CN108780740A
CN108780740A CN201780016912.XA CN201780016912A CN108780740A CN 108780740 A CN108780740 A CN 108780740A CN 201780016912 A CN201780016912 A CN 201780016912A CN 108780740 A CN108780740 A CN 108780740A
Authority
CN
China
Prior art keywords
size
substrate
ion
cavity
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780016912.XA
Other languages
English (en)
Other versions
CN108780740B (zh
Inventor
赛门·罗芙尔
戴辉雄
郎军
约翰·哈塔拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Varian Semiconductor Equipment Associates Inc
Original Assignee
Varian Semiconductor Equipment Associates Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Varian Semiconductor Equipment Associates Inc filed Critical Varian Semiconductor Equipment Associates Inc
Publication of CN108780740A publication Critical patent/CN108780740A/zh
Application granted granted Critical
Publication of CN108780740B publication Critical patent/CN108780740B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32357Generation remote from the workpiece, e.g. down-stream
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32366Localised processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32403Treating multiple sides of workpieces, e.g. 3D workpieces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32422Arrangement for selecting ions or species in the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865Selective removal of parts of the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种方法可包括:在衬底上提供表面特征,表面特征包括特征形状、特征位置及在衬底平面内沿第一方向的尺寸;在衬底特征上沉积包含层材料的层;以及在离子曝光中以入射角度朝衬底射出离子,入射角度相对于衬底平面的垂线形成非零角度,其中离子曝光包含离子及反应性不带电物质,离子曝光对层材料进行反应性蚀刻,其中离子撞击表面特征的第一部分且不撞击表面特征的第二部分,且其中产生改变后的表面特征,改变后的表面特征在以下中的至少一个方面不同于表面特征:沿第一方向的尺寸、特征形状或特征位置。

Description

使用离子处理图案化特征的技术
技术领域
本发明实施例涉及晶体管加工技术,且更具体来说,涉及对三维装置构造的加工。
背景技术
随着半导体装置持续按比例缩小至更小的尺寸,将特征图案化的能力变得日益难以实现。一方面,这些困难包括在给定的一代技术中获得具有目标大小的特征的能力。另一困难是获得图案化特征的正确形状的能力及对图案化特征的正确放置。
鉴于这些及其他考虑,本发明的改良可为有用的。
发明内容
在一个实施例中,一种方法可包括:在衬底上提供表面特征,所述表面特征包括特征形状特征位置及在衬底平面内沿第一方向的尺寸;在所述衬底特征上沉积包含层材料的层;以及在离子曝光中以入射角度朝所述衬底射出离子,所述入射角度相对于所述衬底平面的垂线形成非零角度,其中所述离子曝光包含所述离子及反应性不带电物质,所述离子曝光对所述层材料进行反应性蚀刻,其中所述离子撞击所述表面特征的第一部分且不撞击所述表面特征的第二部分,且其中产生改变后的表面特征,所述改变后的表面特征在以下中的至少一个方面不同于所述表面特征:沿所述第一方向的所述尺寸、所述特征形状或所述特征位置。
在另一实施例中,一种对衬底进行加工的方法可包括:在所述衬底中提供空腔,所述空腔具有在衬底平面内沿第一方向的第一尺寸及在所述衬底平面内沿第二方向的第二尺寸,所述第二方向垂直于所述第一方向;在所述空腔内沉积包含层材料的层;以及在离子曝光中以入射角度朝所述衬底射出离子,所述入射角度相对于所述衬底平面的垂线形成非零角度,其中所述离子曝光包含所述离子及反应性不带电物质,所述离子曝光对所述层材料进行选择性蚀刻,其中所述离子撞击所述空腔的第一部分且不撞击所述空腔的第二部分,且其中所述第一尺寸相对于所述第二尺寸被选择性地改变。
在又一实施例中,一种对衬底进行加工的方法可包括:在所述衬底中提供空腔,所述空腔安置于所述衬底内的第一空腔位置处;在所述空腔内沉积包含层材料的层;以及在离子曝光中以入射角度朝所述衬底射出离子,所述入射角度相对于所述衬底平面的垂线形成非零角度,其中所述离子曝光包含所述离子及反应性不带电物质,所述离子曝光对所述层材料进行选择性蚀刻,其中所述离子撞击所述空腔的第一部分且不撞击所述空腔的第二部分,且其中在所述离子曝光之后所述空腔安置于所述衬底中的第二空腔位置处。
附图说明
图1A至图1D示出根据本发明各种实施例对装置结构的加工的一个实例。
图2A至图2D示出根据本发明实施例对装置结构的加工的另一实例。
图3A至图3G示出根据本发明又一些实施例对装置结构的加工。
图4A至图4B示出根据本发明其他实施例对装置结构的加工。
图5A至图5C示出根据本发明附加实施例对装置结构的加工。
图6A至图6F说明根据本发明再一些实施例对装置结构的加工。
图7A至图7C说明根据本发明某些实施例对装置进行加工的另一实例。
图8A至图8G根据本发明某些附加实施例对装置进行加工的另一实例。
图9A说明根据本发明实施例的示例性加工设备。
图9B示出格局本发明实施例的示例性提取板的细节。
具体实施方式
现将参照其中示出某些实施例的附图来在下文中更全面地阐述本发明实施例。本发明的主题可实施为许多不同形式而不应被视作仅限于本文所述实施例。提供这些实施例是为了使此公开内容将透彻及完整,并将向所属领域中的技术人员充分传达所述主题的范围。在所有附图中,相同的编号指代相同的元件。
本发明实施例提供将衬底图案化的新颖技术且具体来说提供对安置于衬底表面上的或从衬底表面延伸至所述衬底中的特征进行修饰的新颖技术。本文所用用语“衬底”可指例如半导体晶片、绝缘晶片、陶瓷及其上所安置的任何层或结构等实体。因此,表面特征、层、一系列层或其他实体可被视为安置于衬底上,其中所述衬底可代表例如硅晶片、氧化物层等结构的组合。
在各种实施例中,表面特征可用于将安置于所述表面特征之下的层图案化。表面特征的实例包括形成于层内的孔,例如通孔或沟槽。在其他实例中,表面特征可为柱、台面结构、线结构(线)、或在衬底上方延伸的其他特征。用语“孔”可指穿过整个层延伸的结构,例如通孔。用语“孔”也可指例如形成于层内但不穿过层的整个厚度延伸的下陷部或凹陷部等结构。此外,本文所用用语“层”可指连续的层、具有毯覆区及隔离特征区的半连续的层、或大体由同种材料构成且安置于共用层或衬底上的隔离特征的群组。
在各种实施例中,提供对一个或多个表面特征进行修饰的技术。所述技术可在进行光刻加工以形成一个或多个表面特征之后应用于所述表面特征。在各种实施例中,表面特征可界定于光致抗蚀剂、例如氧化物、氮化物或含碳材料的硬掩模材料或其他材料中。这种光刻后加工可克服例如用于最小尺寸介于2nm至100nm范围内的特征的已知光刻法的缺点,尤其是在纳米级方面的缺点。各实施例并非仅限于此上下文。
各种实施例涉及光刻图案化及对用于在衬底中制作例如装置特征或包括集成电路的特征群组的特征的图案化特征的后续蚀刻。本文所公开的技术特别解决了与制作更小的图案化特征相关联的问题,在所述更小的图案化特征中,各图案化特征可比在仅通过光学光刻而实现的排列中更紧密地包装于一起。各种实施例还解决了与图案定位及图案对齐相关联的问题。
本发明实施例提供对例如定向安置、光致抗蚀剂修整、聚焦离子束修饰、收缩蚀刻、及掩模蚀刻期间的锥形蚀刻等已知技术的改良。在后一种技术中,特征可在所有方向上收缩。应注意,若特征是非对称的,则在较长的尺寸上会存在更大的收缩。
根据各种实施例,一种多操作工艺包括例如共形沉积操作的沉积操作,其中所述沉积操作是在光刻界定的在本文中称作“表面特征”的特征上进行。此种沉积操作可在显影的光致抗蚀剂特征上进行、或作为另外一种选择在形成于构成硬掩模的一部分或整个硬掩模的经蚀刻的膜中的特征上进行,其中所述硬掩模最后将在目标材料中界定特征。作为另外一种选择,表面特征可在衬底中包含最终材料,其中所述最终材料随后不会被移除。
在后续操作中,可进行包括离子曝光的定向蚀刻以通过能实现以下中的一者的方式来蚀刻表面特征的至少一部分:(a)沿第一方向的尺寸减小而沿与第一方向正交的第二方向的尺寸不减小的特征;(b)新特征,其中所述新特征在第一方向上的尺寸减小且在与第一方向正交的第二方向上的尺寸比原始表面特征长;(c)在定位方面相对于其原始定位有所偏移的特征。本文所用用语“尺寸”可指代特征(例如,表面特征)沿给定方向的长度、宽度、深度、或高度。在各种实施例中,除会从原始定位偏移以外,表面特征的大小也可减小。根据某些实施例,在沉积操作中沉积的材料可为第一材料,所述第一材料不同于用作掩模材料的第二材料,即,在加工之前的图案化特征材料。
这些实施例的一个优点是使得在表面特征的原始掩模材料充当蚀刻终止层的同时可利用仅对所沉积材料具有选择性的蚀刻。此种选择性可帮助提高图案化特征的晶片内均匀性及局部临界尺寸均匀性(LCDU)。在其他实施例中,在沉积操作中沉积的材料可与掩模材料(在加工之前的衬底特征材料)相同。此后一种方式避免了当掩模是由多于一种材料构成时在向目标层进行最终蚀刻转移期间的复杂问题。
在又一些附加实施例中,可在用于进行选择性沉积的沉积腔室中使用可用技术在晶片(衬底)上可控地改变沉积过程。此种变化可实现以可控的可变方式对目标特征的尺寸进行改变。例如,在衬底的不同部分上进行的多区段加热可实现此种结果。在后续操作中,如果进行均匀蚀刻,则可通过中间进行的选择性沉积操作而减小或消除局部覆盖误差或临界尺寸(CD)变化。
图1A至图1D示出根据本发明各种实施例对例如装置结构的衬底进行的加工的一个实例。在图1A中示出包括呈空腔102形式的表面特征的衬底100的侧剖视图。在各种实施例中,空腔102可为通过已知技术而形成的光刻图案化特征。衬底100包括衬底基底104,其中衬底基底104可由第一材料构成。如在某些实例中指出,衬底基底104可为硬掩模材料、例如SiO2等材料、或减反射涂层(ARC)。已知减反射涂层材料的实例可包括硅、碳、或其他材料组合。各实施例并非仅限于此上下文。可通过已知光刻技术将衬底100图案化以形成空腔102。如以平面图呈现的图1C中所示,空腔102可具有例如适宜用于触点或通孔的矩形形状。图1C中的说明是出于清晰的目的,且在其他实施例中所述空腔可呈包括弯曲形状或复杂形状在内的任何形状。根据各种实施例,可在衬底基底104上形成层106,其中层106也沉积于空腔102内并对空腔102进行涂布。在某些实施例中,可以使得垂直表面(平行于Z轴)及水平表面(平行于X-Y平面)均被涂布的共形方式沉积层106。在各种实施例中,可将层106的层厚度选择成使得所述层厚度小于最小尺寸(沿X轴)的近似一半。各实施例并非仅限于此上下文。可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他技术来沉积层106。各实施例并非仅限于此上下文。层106可包含与衬底基底104的第一材料不同的第二材料,或者层106可包含与衬底基底104的第一材料相同的材料。例如,层106可为SiN、SiO2、SiARC、TiN。仅举其中层106的材料不同于衬底基底104的一个实例,在所述基底为SiO2的同时所述层可为SiN。此种组合尤其使得衬底基底104能够在具有其中SiN会相对于SiO2而受到选择性蚀刻的适宜蚀刻化学品的情况下用作对层106进行的蚀刻的蚀刻终止层。作为实例,空腔102可具有为10nm、20nm或50nm的尺寸,而层106的厚度则分别小于5nm、10nm或25nm。
根据各种实施例,在后续操作中,可如图1A中所示在离子曝光中将被示作离子110的定向离子射出至衬底100。可以相对于衬底平面P的垂线120形成非零角度(θ)的入射角度射出离子110。根据各种实施例,角度θ可在5度与85度之间变化。各实施例并非仅限于此上下文。
离子110可因此冲击至少一个侧壁,在此种情形中被示作侧壁108。在各种实施例中,可在包含反应性混合物的离子曝光中提供离子110,其中所述反应性混合物对层106的层材料进行蚀刻。所述反应性混合物可有效地使层106的层材料挥发,从而使得材料被排出且不再如已知反应性离子工艺中一样重新沉积于衬底100的或空腔102的其他部分上。对层106的层材料的蚀刻可尤其发生于衬底100的被离子110撞击的区中。各种实施例扩展至使用对传统反应性离子蚀刻(RIE)加工所使用的各种气体混合物。因此,除以一个或多个所选入射角度将离子提供至衬底以外,还将衬底100同时暴露至反应性物质,其中所述反应性物质与入射离子一起产生对所述衬底的至少层106的反应性蚀刻。在反应性离子蚀刻加工行业中所通常使用的一种化学体系为混合有O2的CH3F。此种化学体系代表一种用于相对于SiO2或Si而选择性地蚀刻SiN的已知系统。另一实例是使用CF4或C4F8来蚀刻SiO2。又一实例是使用Cl2系化学品来蚀刻TiN。在其他实施例中,可根据层106的成分及衬底基底104的成分而应用任何已知的反应性离子蚀刻蚀刻配方对层106进行蚀刻。在反应性离子蚀刻加工中使用此种化学体系会致使在经受反应性离子蚀刻等离子体的衬底上的所有材料的表面上发生两个相互竞争的机制。第一个机制是对衬底的表面进行蚀刻,而第二个机制是在衬底表面上沉积碳系聚合物。在某些工艺条件下,聚合物沉积可当未经受离子轰击时在衬底表面处有用地作为主导机制。应注意,由从反应性离子蚀刻等离子体提取的物质进行的能量离子轰击可将聚合物打散并在材料表面处形成悬空键,从而使得对所述表面进行蚀刻变成主导机制。如所属领域中的技术人员所应理解,也可根据欲被反应性蚀刻的材料而视需要使用许多其他化学体系来提供反应性离子蚀刻工艺。
在图1A中所大体示出的操作中,可将衬底100暴露至反应性不带电物质124,其中所述反应性不带电物质派生于用于产生反应性离子蚀刻等离子体的前驱物气体组合物。反应性不带电物质124可各向同性地到达衬底100,其中如图1A中所示反应性不带电物质124会撞击衬底100的不同所暴露表面的每个部分。应注意,本发明实施例利用了其中对给定表面的蚀刻会在存在离子的情况下得到增强的已知反应性离子蚀刻加工的原理。应注意,根据本发明实施例,蚀刻可仅发生于衬底100的被定向离子撞击的区,即,被离子110撞击的区中,而其他表面则不会被蚀刻。
现在转至图9A,其示出用于提供离子曝光的示例性加工设备,被示作加工设备900也示出于图1A中。加工设备900可为产生被示作离子110的离子束的已知的紧凑式等离子体加工系统。可通过任何已知技术从在等离子体腔室902中产生的等离子体904提取所述离子束。加工设备900可包括具有提取开孔908的提取板906,其中离子110被作为离子束而从等离子体904提取并射出至衬底100。如图9B中所示,提取开孔可沿Y轴伸长,从而提供沿平行于Y轴的方向在例如整个衬底之上延伸的带状离子束。在各种实施例中,衬底100可安置于衬底支座910上并沿X轴被扫描以在衬底100的不同区处或在整个衬底之上提供覆盖。在其他实施例中,提取开孔908可具有例如正方形形状或圆形形状等不同形状。
在某些实施例中,等离子体腔室902也可用作沉积工艺腔室以提供用于在蚀刻之前的沉积操作中沉积于衬底100上的材料。衬底支座910可进一步包括加热器总成911,加热器总成911用于在X-Y平面内的不同区中将衬底100选择性地加热至不同温度以选择性地改变如以上所论述的沉积材料的量。
在离子曝光期间,可在等离子体腔室902中提供或生成反应性物质且反应性物质也可碰撞衬底100。尽管各种非离子化反应性物质可碰撞包括空腔102中的不同表面在内的衬底100的所有表面,然而在被离子110撞击的区域中可如已知反应性离子蚀刻工艺中一样发生蚀刻、而在未被离子110撞击的区中则几乎不会或根本不会发生蚀刻。因此,参照以下所论述的图1C,可以第一速率来蚀刻被离子110撞击的例如空腔102的给定表面特征的第一部分112,而以小于第一速率的第二速率来蚀刻未被离子撞击的空腔102的第二部分114。在某些实例中,第二速率可为零或可比第一速率小得多。
结果,如图1B及图1D中所示,可沿图1B中所示的被示作侧壁108的右侧壁发生对所沉积层(层106)的选择性蚀刻。对层106进行沉积的沉积工艺及对层106的位于空腔102中的一部分的选择性定向蚀刻使得空腔102的宽度沿X轴从宽度W1减小至宽度W2、且长度也沿X轴减小。如图1C中所进一步示出,可相对于X-Y平面沿例如X轴的第一方向射出离子110。这样一来,第一部分112可为空腔102的沿平行于Y轴的右侧壁的区,原因是此区面对离子110且垂直于离子110的方向并且因此被安置成对离子110进行阻截。第二部分114可为空腔102的沿平行于X轴的侧壁的区,原因是这些区可在离子平行于这些区的表面行进时几乎不受到或根本不受到撞击。第二部分114也可如图1C中所示延伸至空腔102的沿左侧壁的区,原因是此区相对于离子110被遮蔽。由于只有沿右侧壁的层106会因离子110的方向(也参见图1C来察看离子110在X-Y平面内的取向)而被移除,因此腔室102的沿平行于X轴的方向从W1至W2所减小的宽度可在此实例中对应于层106的厚度,而腔室102的沿平行于Y轴的方向从L1至L2所减小的长度则对应于层106厚度的两倍。
在各种实施例中,可在其中对层106进行的反应性蚀刻相对于对衬底基底104进行的蚀刻而言具有选择性,其中衬底基底104为与层106的材料不同的材料的曝光中射出离子110。举例而言,层106可为光致抗蚀剂而衬底基底104为氧化物材料。因此,一旦自侧壁108移除层106,蚀刻便可不再急剧减少。
因此,图1A至图1D中所概述的多操作工艺使得能够选择性地改变空腔102的尺寸,例如相对于第二尺寸而选择性地改变第一尺寸,例如将沿Y轴的尺寸改变至与沿X轴的尺寸相比不同的程度。
图2A至图2D示出根据本发明实施例对衬底的加工的另一实例。在所示实例中,图1A至图1D中的约定可同样适用,同时相同的参考编号指代相似的或相同的实体。在图2A至图2D中示出共形沉积工艺,其中所述共形沉积工艺可形成在进行定向蚀刻工艺(例如以下所论述的图3A至图3G中所示出者)之前的初始操作。在图2A及图2B中,在基底204内设置具有空腔202的衬底200,在本例中,空腔202具有圆形形状。在图2C及图2D中,如以上针对层106所大体阐述的一样来沉积层206。层206的沉积可具有将腔室202的直径从W1减小与图中所示层206厚度的两倍相等的量而变成W2的效果。
图3A至图3G示出根据本发明又一些实施例对装置结构的加工。为清晰起见,未在以下各图中示出反应性不带电物质124。在图3A及图3B中示出在沉积层206之后的衬底200。现在转至图3C及图3D,其示出对层106的选择性蚀刻的实例,其中离子210形成平行于X轴的轨迹并射出至空腔202的大体沿X轴取向的包括相对的侧壁部分的表面,但离子210未必平行于Y轴。在此实例中,离子210平行于Y轴行进且因此不会在大体沿Y轴取向的区中撞击层206,但会撞击层206的更加平行于X轴取向的区。因此,所得结构不沿图3C中所示垂直切面(平行于Y轴)具有层206的任何材料,而层206会至少部分地保留于空腔202的侧壁的沿水平切面的部分中。在不同实施例中,视离子210的入射角度θ、空腔202的宽度及空腔202的高度(沿Z轴)而定,离子210可能会或可能不会撞击空腔202的底部。在图3D及图3F所示实例中,离子210不撞击空腔202的底部,从而使得层206保持完好,而在图3E及图3G所示实例中,离子210会撞击空腔的底表面,从而移除层206。作为图2至图3所示操作的结果,空腔202的形状及大小会从圆形形状改变成细长形状,例如如图3C中所示的卵圆形形状或椭圆形形状。
在以下图4A至图8C中以平面图示出定向离子蚀刻工艺。应注意,在这些示出中,各离子的轨迹相对于如图1A中所示的垂线120形成非零角度。在图4A及图4B所示实例中,可扩展图2及图3中所示出的操作,其中在移除层206之后继续沿图3D及图3F中所示方向使用定向离子进行蚀刻。在这些实施例中,用于蚀刻层206的例如离子210的蚀刻物质与其他反应性物质相结合也可有效地蚀刻基底204,其中基底204可由基材制成,其中所述基材为与层206相同的材料或不同的材料。如图4B中所示,形成更细长的卵圆形形状,所述更细长的卵圆形形状沿Y轴具有比空腔202的原始尺寸大的尺寸且沿X轴具有与所述原始尺寸相比更短的尺寸。在某些实例中,细长形状的较大尺寸可为较短尺寸的两倍,或为较短尺寸的五倍。各实施例并非仅限于此上下文。
图5A至图5C示出根据本发明附加实施例对装置结构的加工。在此实例中,设置具有沟槽502且具有基底504的衬底500,沟槽502沿X轴伸长且具有跑道形状。在图5A中,示出在进行沉积工艺以在沟槽502内沉积层506之后的结构。沟槽502的长度已沿X轴从原始长度L1减小了与层506的厚度的2倍相等的量,如由L2示出。沟槽502的沿Y轴的宽度已从原始宽度W1减小相似的量而变成W2。如图5B中所示,可通过朝端壁508、且相对于基底504的衬底平面的垂线以非零入射角度θ(θ的进一步定义参见图1A)射出离子503来蚀刻沟槽502。因此,可沿端壁508移除层506。作为对层506进行沉积及对沟槽502进行定向反应性蚀刻的结果,可在使沟槽502的沿X轴的长度恢复至原始长度L1的同时将沟槽宽度沿Y轴选择性地减小至W2,原因是层506仅沿沟槽502的平行于离子503的某些部分余留。为了便于在沉积层506之前将沟槽502的长度恢复至其原始长度L1,使用相对于基底504的材料而言对层506的材料提供高程度的蚀刻选择性的蚀刻化学品。这样一来,当遇到基底504的基材时,所述蚀刻便可停止。
在图5C所示实例中,可使用离子505蚀刻图5A所示结构,其中离子505是以与图5B所示工艺相似的方式射出至端壁508。在此实例中,可继续进行使用离子505的蚀刻工艺来蚀刻基底504内的材料以使得沟槽502的长度L3大于其在沉积层506之前的原始长度L1。在某些变型中,在对基底504的离子蚀刻期间使用的物质的蚀刻组合物可相对于用于蚀刻层506的蚀刻组合物有所改变。作为另外一种选择,被选择用于对层506及基底504进行蚀刻的蚀刻组合物可为同一种组合物且可为使层506的蚀刻速率相似于基底504的蚀刻速率的相对非选择性的蚀刻组合物。
图6A至图6F说明根据本发明再一些实施例对衬底的加工。在此实例中,在图6A中,再次示出在形成层506之后的沟槽502,其中将包括沿X轴的长度的原始沟槽大小从L1减小至L2。在图6B中,沿平行于X轴的轨迹仅向也示作端壁508的右端壁射出离子603,使得在沉积层506之前保持右端壁的原始定位的同时沟槽502沿三个侧具有减小的尺寸。在图6C中,如以上针对图5C所大体阐述般朝右端壁射出离子605以继续蚀刻沟槽502,不同的是在此种情形中,仅如图所示向右射出离子605。此种蚀刻工艺使得能够形成沿Y轴具有较窄宽度W2且定位(位置)相对于图6A中所示原始沟槽位置有所偏移的沟槽502。视在图6C所示操作中进行的蚀刻的程度而定,沟槽的沿X轴的长度可大于原始沟槽的L1,或可如图6C中所示出与L1相等。因此,图6C提供其中在此种情形中为沟槽位置的表面特征位置相对于沿X轴的一个定位发生偏移,同时所述沟槽也沿Y轴选择性地变窄的特定实例。
转至图6D,其示出在沉积层616之后具有为圆形形状的空腔的衬底610。在图6E中,示出当存在以下情形时空腔612的所得形状:仅朝上(图6E中)侧壁615射出离子614而使得形成空腔612,在空腔612中,上侧壁区的定位与在被沉积为层616之前相同,而空腔612的其他区的大小则减小,从而得到更呈卵圆形的形状。如图6F中所示,可由离子618沿与离子614相同的方向进行进一步蚀刻,其中离子618可相似于或不同于离子614。此种进一步蚀刻使得沿与图6E中相同的方向在基底604中进行蚀刻,且可得到更细长的卵圆形形状。
现在转至图7A及图7B,其示出对空腔进行加工的又一实例,其中如上所述通过沉积层506来形成沟槽502。随后,可沿X轴射出例如离子603或离子603与离子605的组合的离子以仅蚀刻在图7B中被示作端壁508的右端壁。通过恰当选择蚀刻条件及蚀刻时间,所得被示作沟槽502的沟槽可在沉积层506之前具有相同的被示作L1的长度,而沟槽502的沿图7B中的X轴的中心会相对于图7A所示沟槽502向右偏移。此外,在图7C中所示第二定向蚀刻操作中,可平行于Y轴向沟槽502的顶部边缘704及底部边缘706射出离子702。在某些实施例中,层506的材料可不同于基底504的材料,其中由离子702对层506进行的蚀刻相对于对基底504进行的蚀刻具有高度选择性。例如,可在反应性离子蚀刻工艺中提供离子702而以为蚀刻基底504的速率两倍快的速率、或五倍快的速率、十倍快的速率、或者20倍快的速率来蚀刻层506。各实施例并非仅限于此上下文。这样一来,可从底部边缘706及顶部边缘704完全移除层506,同时几乎或根本不从这些边缘移除任何来自基底504的材料。此种蚀刻使得能够恢复原始沟槽宽度W1,原始沟槽宽度W1对应于在沉积层506之前的沟槽宽度。在图7C中示出这些工艺的最终结果,其中在保留沟槽502的原始尺寸的同时,如由图7A中的虚曲线所示将沟槽502从在沉积层506之前的原始沟槽位置向右偏移。在各种实施例中,可在保留原始空腔尺寸的同时以与图7A至图7C所示操作相同的方式将任何空腔形状的空腔位置从第一空腔位置偏移至第二空腔位置。
图8A至图8G根据本发明某些附加实施例对衬底进行加工的另一实例。在图8A及图8D所示实例中,设置具有柱802的衬底800,柱802在基底804上方延伸。柱802可为但无需为与基底804的材料不同的材料。在图8B及图8E中,如以上所大体阐述般沉积层806。在图8C中,在两个相反的方向上朝柱802射出离子812,其中所述相反的方向平行于如图所示的Y轴,使得从大体上更沿X轴对齐的各个区移除层806,如在图8F及图8G所示切截面中所进一步示出。因此,在如图8B中所示可沿X轴维持原始直径D1的同时,如图8D中所示沿X轴将原始直径D1增大至直径D2。此种定向蚀刻使得柱802的原始圆形形状能够转变成如图8C中所示的卵圆形形状。
在又一些实施例中,可通过在X-Y平面内将衬底旋转至任何所期望角度来进行定向离子蚀刻。因此,在向沟槽特征射出的带状束的轴如图9B中所示沿Y轴进行取向的同时,可对所述沟槽特征进行取向以使其长轴相对于Y轴呈45度角。
在附加实施例中,可以迭代方式重复进行涉及以下步骤的操作:在表面特征上沉积层、随后如上所述对所述表面特征进行选择性定向蚀刻。给定循环可由以下步骤构成:沉积层、随后沿给定方向对包括所沉积层的表面特征进行蚀刻。可将此给定循环重复进行所期望次数以例如沿给定方向选择性地调整特征的尺寸、调整形状、或调整定位。
在附加实施例中,通过如图9B中所大体示出例如沿X轴相对于离子束来扫描衬底,可在衬底上改变定向蚀刻以实现特定位置的定向蚀刻选择性,从而可将所述衬底的某一区,例如区912内的特征改变至一种程度,而另一区,例如区914中的特征则不改变或者则被改变至另一程度或以不同方式改变。例如,当区912位于提取开孔908下方时可存在被示作离子110的离子束,而当区914位于提取开孔908下方时则熄灭所述离子束。
本发明实施例与传统加工相比在衬底中界定特征方面提供各种优点。当前,尚不存在任何能够实现这些实施例中所述内容的已知技术,对于在制造环境中的整个晶片上来说尤其如此。利用这些实施例可解决诸多问题,其中第一个优点是能够在所期望方向上以所期望的量在衬底内使表面特征偏移。本发明实施例还证明了其中可使特征进行偏移并可保留或改变原始特征形状或尺寸的优点。本发明实施例的另一优点是能够产生原本无法获得的特征尺寸及形状。又一些优点包括提供以下能力:覆盖修正、覆盖余裕改良、使相邻特征之间的尖端对尖端间距减小至原本无法获得的尺寸、使根据本发明实施例而形成的结构的接触电阻减小、增大图案密度及消除掩模切割操作。
本发明不受本文所述具体实施例的范围限制。实际上,通过阅读以上说明及附图,除本文中所述实施例以外的本发明其他各种实施例及对本发明进行的润饰将对所属领域中的普通技术人员显而易见。因此,此种其他实施例及润饰旨在落于本发明的范围内。此外,尽管本文中已在用于特定目的的特定环境中的特定实施方式的上下文中阐述了本发明,然而所属领域中的普通技术人员将认识到其有用性并非仅限于此且本发明的实施例可有利地实作于用于任意数目的目的的任意数目的环境中。因此,必须虑及本文所述本发明的全部广度及精神来解释以上所述权利要求。

Claims (15)

1.一种方法,其特征在于,包括:
在衬底上提供表面特征,所述表面特征包括特征形状特征位置及在衬底平面内沿第一方向的尺寸;
在所述衬底特征上沉积包含层材料的层;以及
在离子曝光中以入射角度朝所述衬底射出离子,所述入射角度相对于所述衬底平面的垂线形成非零角度,
其中所述离子曝光包含所述离子及反应性不带电物质,所述离子曝光对所述层材料进行反应性蚀刻,其中所述离子撞击所述表面特征的第一部分且不撞击所述表面特征的第二部分,且其中产生改变后的表面特征,所述改变后的表面特征在以下中的至少一个方面不同于所述表面特征:沿所述第一方向的所述尺寸、所述特征形状或所述特征位置。
2.根据权利要求1所述的方法,其特征在于,所述衬底特征包括空腔,所述空腔包括沿所述第一方向的第一尺寸及沿与所述第一方向垂直的第二方向的第二尺寸,且其中沉积所述层包括进行所述空腔的收缩,在所述空腔的收缩中所述第一尺寸及所述第二尺寸减小。
3.根据权利要求2所述的方法,其特征在于,所述离子曝光包括沿所述第一方向将所述层蚀刻第一量并沿所述第二方向将所述层蚀刻第二量,所述第二量小于所述第一量。
4.根据权利要求3所述的方法,其特征在于,所述空腔在所述离子曝光之前包括圆形形状且在所述离子曝光之后包括细长形状。
5.根据权利要求3所述的方法,其特征在于,在所述蚀刻之后所述层材料被从所述空腔的底表面移除。
6.根据权利要求3所述的方法,其特征在于,所述空腔是在所述离子曝光之前形成于衬底材料内,且其中所述离子曝光包括沿所述第一方向蚀刻所述衬底材料以形成细长形状,其中所述细长形状包括沿所述第一方向的第三尺寸,所述第三尺寸大于所述第一尺寸。
7.根据权利要求3所述的方法,其特征在于,所述空腔在沉积所述层之前包括沟槽,其中所述第一尺寸大于所述第二尺寸,且其中在沉积所述层之后且在所述离子曝光之后,所述沟槽包括沿所述第二方向的第三尺寸,所述第三尺寸小于所述第一尺寸,且所述沟槽进一步包括沿所述第一方向的所述第一尺寸。
8.根据权利要求3所述的方法,其特征在于,所述空腔在沉积所述层之前包括沟槽,其中所述第一尺寸大于所述第二尺寸,且其中在沉积所述层之后且在所述离子曝光之后,所述沟槽包括沿所述第二方向的第三尺寸,所述第三尺寸小于所述第一尺寸,且所述沟槽进一步包括沿所述第一方向的第四尺寸,所述第四尺寸大于所述第一尺寸。
9.根据权利要求3所述的方法,其特征在于,所述空腔的位置从沉积所述层之前在所述衬底内的第一位置偏移至在所述离子曝光之后在所述衬底内的第二位置。
10.根据权利要求1所述的方法,其特征在于,所述表面特征在所述衬底平面上方延伸,其中在沉积所述层之前,所述表面特征包括沿所述第一方向的第一特征尺寸及沿与所述第一方向垂直的第二方向的第二特征尺寸,且其中沉积所述层包括将所述第一特征尺寸增大至第三特征尺寸且将所述第二特征尺寸增大至第四特征尺寸,且其中所述离子曝光包括将所述第三特征尺寸减小至比所述第四特征尺寸小的第五特征尺寸。
11.根据权利要求1所述的方法,其特征在于,所述离子是以带状离子束的形式射出并具有平行于所述第一方向的轨迹。
12.根据权利要求1所述的方法,其特征在于,沉积所述层包括在所述衬底上选择性地沉积所述层,其中所述层包括在所述衬底的第一区之上的第一厚度且包括在所述衬底的第二区之上的与所述第一厚度不同的第二厚度,其中在沉积所述层之后,所述表面特征沿所述第一方向的尺寸在所述第一区中改变了第一量且在所述第二区中改变了第二量。
13.一种对衬底进行加工的方法,其特征在于,包括:
在所述衬底中提供空腔,所述空腔具有在衬底平面内沿第一方向的第一尺寸及在所述衬底平面内沿第二方向的第二尺寸,所述第二方向垂直于所述第一方向;
在所述空腔内沉积包含层材料的层;以及
在离子曝光中以入射角度朝所述衬底射出离子,所述入射角度相对于所述衬底平面的垂线形成非零角度,
其中所述离子曝光包含所述离子及反应性不带电物质,所述离子曝光对所述层材料进行选择性蚀刻,其中所述离子撞击所述空腔的第一部分且不撞击所述空腔的第二部分,且其中所述第一尺寸相对于所述第二尺寸被选择性地改变。
14.根据权利要求13所述的方法,其特征在于,所述第一尺寸减小而所述第二尺寸不减小。
15.一种对衬底进行加工的方法,其特征在于,包括:
在所述衬底中提供空腔,所述空腔安置于所述衬底内的第一空腔位置处;
在所述空腔内沉积包含层材料的层;以及
在离子曝光中以入射角度朝所述衬底射出离子,所述入射角度相对于所述衬底平面的垂线形成非零角度,
其中所述离子曝光包含所述离子及反应性不带电物质,所述离子曝光对所述层材料进行选择性蚀刻,其中所述离子撞击所述空腔的第一部分且不撞击所述空腔的第二部分,且其中在所述离子曝光之后所述空腔安置于所述衬底中的第二空腔位置处。
CN201780016912.XA 2016-03-08 2017-03-06 对衬底进行加工的方法 Active CN108780740B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662305308P 2016-03-08 2016-03-08
US62/305,308 2016-03-08
PCT/US2017/020909 WO2017155872A1 (en) 2016-03-08 2017-03-06 Techniques for manipulating patterned features using ions

Publications (2)

Publication Number Publication Date
CN108780740A true CN108780740A (zh) 2018-11-09
CN108780740B CN108780740B (zh) 2023-12-05

Family

ID=59787955

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780016912.XA Active CN108780740B (zh) 2016-03-08 2017-03-06 对衬底进行加工的方法

Country Status (6)

Country Link
US (2) US9984889B2 (zh)
JP (1) JP6983796B2 (zh)
KR (2) KR102365485B1 (zh)
CN (1) CN108780740B (zh)
TW (2) TWI719156B (zh)
WO (1) WO2017155872A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008384B2 (en) 2015-06-25 2018-06-26 Varian Semiconductor Equipment Associates, Inc. Techniques to engineer nanoscale patterned features using ions
US9984889B2 (en) * 2016-03-08 2018-05-29 Varian Semiconductor Equipment Associates, Inc. Techniques for manipulating patterned features using ions
US9947548B2 (en) * 2016-08-09 2018-04-17 International Business Machines Corporation Self-aligned single dummy fin cut with tight pitch
US10658184B2 (en) * 2016-12-15 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern fidelity enhancement with directional patterning technology
US10504738B2 (en) * 2017-05-31 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Focus ring for plasma etcher
US10529617B2 (en) 2017-09-29 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing with flexible space formed using self-aligned spacer patterning
US10312089B1 (en) * 2017-11-29 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for controlling an end-to-end distance in semiconductor device
US10629437B2 (en) * 2018-05-09 2020-04-21 Varian Semiconductor Equipment Associates, Inc. Techniques and structure for forming dynamic random-access device using angled ions
US10453684B1 (en) * 2018-05-09 2019-10-22 Applied Materials, Inc. Method for patterning a material layer with desired dimensions
US11127593B2 (en) 2018-05-18 2021-09-21 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for elongation patterning using angled ion beams
US11640909B2 (en) * 2018-12-14 2023-05-02 Applied Materials, Inc. Techniques and apparatus for unidirectional hole elongation using angled ion beams
US11043381B2 (en) * 2019-01-27 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Directional patterning method
US10777414B1 (en) 2019-03-14 2020-09-15 Applied Materials, Inc. Methods for reducing transfer pattern defects in a semiconductor device
US11978640B2 (en) * 2021-04-09 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102318046A (zh) * 2009-02-10 2012-01-11 国际商业机器公司 通过倾斜离子注入来形成鳍和鳍式fet
CN102498543A (zh) * 2009-08-20 2012-06-13 瓦里安半导体设备公司 将基底图案化的方法与系统
US20130328157A1 (en) * 2012-06-06 2013-12-12 International Business Machines Corporation Spacer isolation in deep trench
US20140206197A1 (en) * 2013-01-24 2014-07-24 Canon Anelva Corporation Method of fabricating fin fet and method of fabricating device
US20150083581A1 (en) * 2013-09-26 2015-03-26 Varian Semiconductor Equipment Associates, Inc. Techniques for processing substrates using directional reactive ion etching
US20150325410A1 (en) * 2014-05-09 2015-11-12 Varian Semiconductor Equipment Associates, Inc. Apparatus and method for dynamic control of ion beam energy and angle

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4484979A (en) 1984-04-16 1984-11-27 At&T Bell Laboratories Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer
US4680085A (en) 1986-04-14 1987-07-14 Ovonic Imaging Systems, Inc. Method of forming thin film semiconductor devices
JP2757838B2 (ja) 1995-10-25 1998-05-25 日本電気株式会社 半導体装置の製造方法
US6414366B1 (en) 1998-07-29 2002-07-02 Tdk Corporation Thin-film magnetic head wafer and manufacturing method of thin-film magnetic head
US6238582B1 (en) 1999-03-30 2001-05-29 Veeco Instruments, Inc. Reactive ion beam etching method and a thin film head fabricated using the method
ATE374216T1 (de) 1999-03-31 2007-10-15 Cray Valley Sa Thermohärtbare harzzusammensetzungen die vernetzte reaktive mikropartikel mit verbesserter festigkeit enthalten
US6787052B1 (en) 2000-06-19 2004-09-07 Vladimir Vaganov Method for fabricating microstructures with deep anisotropic etching of thick silicon wafers
DE10115912A1 (de) * 2001-03-30 2002-10-17 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiteranordnung und Verwendung einer Ionenstrahlanlage zur Durchführung des Verfahrens
JP4054325B2 (ja) 2004-08-11 2008-02-27 日本電信電話株式会社 半導体素子の作製方法及び半導体素子
WO2006132660A2 (en) 2004-09-29 2006-12-14 California Institute Of Technology Material processing method for semiconductor lasers
KR100708530B1 (ko) 2004-12-31 2007-04-16 동부일렉트로닉스 주식회사 얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법
JP4867171B2 (ja) 2005-01-21 2012-02-01 富士電機株式会社 半導体装置の製造方法
US7696102B2 (en) 2005-03-31 2010-04-13 Gang Zhang Methods for fabrication of three-dimensional structures
US20070051622A1 (en) 2005-09-02 2007-03-08 Applied Materials, Inc. Simultaneous ion milling and sputter deposition
US7790621B2 (en) 2006-02-23 2010-09-07 Sophia Wen Ion implantation for increasing etch rate differential between adjacent materials
US7542497B2 (en) 2006-07-18 2009-06-02 Binoptics Corporation AlGaInN-based lasers with dovetailed ridge
US7892928B2 (en) 2007-03-23 2011-02-22 International Business Machines Corporation Method of forming asymmetric spacers and methods of fabricating semiconductor device using asymmetric spacers
US8652763B2 (en) 2007-07-16 2014-02-18 The Board Of Trustees Of The University Of Illinois Method for fabricating dual damascene profiles using sub pixel-voting lithography and devices made by same
US20090084757A1 (en) 2007-09-28 2009-04-02 Yuri Erokhin Uniformity control for ion beam assisted etching
US8101510B2 (en) 2009-04-03 2012-01-24 Varian Semiconductor Equipment Associates, Inc. Plasma processing apparatus
US7767977B1 (en) 2009-04-03 2010-08-03 Varian Semiconductor Equipment Associates, Inc. Ion source
US8603591B2 (en) 2009-04-03 2013-12-10 Varian Semiconductor Ewuipment Associates, Inc. Enhanced etch and deposition profile control using plasma sheath engineering
US8192641B2 (en) 2009-07-23 2012-06-05 GlobalFoundries, Inc. Methods for fabricating non-planar electronic devices having sidewall spacers formed adjacent selected surfaces
US8089050B2 (en) 2009-11-19 2012-01-03 Twin Creeks Technologies, Inc. Method and apparatus for modifying a ribbon-shaped ion beam
US8421139B2 (en) 2010-04-07 2013-04-16 International Business Machines Corporation Structure and method to integrate embedded DRAM with finfet
CN102915999B (zh) * 2011-08-03 2016-08-03 无锡华润上华半导体有限公司 沟槽多晶硅过腐蚀台阶测试图形及其形成方法
US8288741B1 (en) 2011-08-16 2012-10-16 Varian Semiconductor Equipment Associates, Inc. Apparatus and method for three dimensional ion processing
US8339752B1 (en) 2011-09-26 2012-12-25 Hitachi Global Storage Technologies Netherlands B.V. Magnetic head with wide sensor back edge, low resistance, and high signal to-noise ratio and methods of production thereof
US9653309B2 (en) 2012-05-25 2017-05-16 The Regents Of The University Of California Method for fabrication of high aspect ratio trenches and formation of nanoscale features therefrom
US9118001B2 (en) * 2012-07-11 2015-08-25 Varian Semiconductor Equipment Associates, Inc. Techniques for treating sidewalls of patterned structures using angled ion treatment
CN103578921A (zh) * 2012-08-10 2014-02-12 南亚科技股份有限公司 图案化工艺
US9190498B2 (en) 2012-09-14 2015-11-17 Varian Semiconductor Equipment Associates, Inc. Technique for forming a FinFET device using selective ion implantation
US9287178B2 (en) 2012-10-01 2016-03-15 Globalfoundries Inc. Multi-gate field effect transistor (FET) including isolated fin body
US10325754B2 (en) 2013-01-11 2019-06-18 Fei Company Ion implantation to alter etch rate
US20140357080A1 (en) 2013-06-04 2014-12-04 Tokyo Electron Limited Method for preferential shrink and bias control in contact shrink etch
KR101509529B1 (ko) 2013-07-31 2015-04-07 아주대학교산학협력단 3차원 형태의 구리 나노구조물 및 그 형성 방법
US9287123B2 (en) 2014-04-28 2016-03-15 Varian Semiconductor Equipment Associates, Inc. Techniques for forming angled structures for reduced defects in heteroepitaxy of semiconductor films
CN105097532A (zh) * 2014-05-09 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9984889B2 (en) * 2016-03-08 2018-05-29 Varian Semiconductor Equipment Associates, Inc. Techniques for manipulating patterned features using ions

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102318046A (zh) * 2009-02-10 2012-01-11 国际商业机器公司 通过倾斜离子注入来形成鳍和鳍式fet
CN102498543A (zh) * 2009-08-20 2012-06-13 瓦里安半导体设备公司 将基底图案化的方法与系统
US20130328157A1 (en) * 2012-06-06 2013-12-12 International Business Machines Corporation Spacer isolation in deep trench
US20140206197A1 (en) * 2013-01-24 2014-07-24 Canon Anelva Corporation Method of fabricating fin fet and method of fabricating device
US20150083581A1 (en) * 2013-09-26 2015-03-26 Varian Semiconductor Equipment Associates, Inc. Techniques for processing substrates using directional reactive ion etching
US20150325410A1 (en) * 2014-05-09 2015-11-12 Varian Semiconductor Equipment Associates, Inc. Apparatus and method for dynamic control of ion beam energy and angle

Also Published As

Publication number Publication date
KR102483418B1 (ko) 2022-12-30
KR20220025931A (ko) 2022-03-03
US20180261463A1 (en) 2018-09-13
TWI719156B (zh) 2021-02-21
WO2017155872A1 (en) 2017-09-14
TW202127541A (zh) 2021-07-16
KR20180114207A (ko) 2018-10-17
TW201801176A (zh) 2018-01-01
US20170263460A1 (en) 2017-09-14
US10381232B2 (en) 2019-08-13
KR102365485B1 (ko) 2022-02-21
JP6983796B2 (ja) 2021-12-22
TWI825380B (zh) 2023-12-11
CN108780740B (zh) 2023-12-05
US9984889B2 (en) 2018-05-29
JP2019510373A (ja) 2019-04-11

Similar Documents

Publication Publication Date Title
CN108780740A (zh) 使用离子处理图案化特征的技术
TWI545622B (zh) 藉由交叉多重圖案化層以增加圖案密度的方法
KR101992569B1 (ko) 반복적인 셀프얼라인 패터닝
CN104658892B (zh) 用于集成电路图案化的方法
JP7025600B2 (ja) ホウ素ドープアモルファスカーボンハードマスク及び方法
JP7170860B2 (ja) 角度付き構造を形成するための技術
KR102408866B1 (ko) 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법, 기판을 패턴화하는 방법, 및 마스크를 형성하는 방법
JP7142695B2 (ja) 半導体デバイスおよびその製造方法
US9698015B2 (en) Method for patterning a semiconductor substrate
TW201727360A (zh) 形成圖案的方法
US20230135735A1 (en) Techniques and apparatus for selective shaping of mask features using angled beams
TW200403761A (en) Manufacturing method of semiconductor structure
CN101471284A (zh) 半导体器件中的金属线及其制造方法
US20240136197A1 (en) Modifying patterned features using a directional etch
KR102448699B1 (ko) 자기 정렬된 다중 패터닝을 위한 선택적 질화물 에칭 방법
JPH05343514A (ja) 第1材料層に狭い溝を形成する方法
KR20240044389A (ko) 경사 퇴적 및 에칭 프로세스

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant