CN108365854A - 自动增益控制电路（agc）、解扩电路和接收数据的再生方法 - Google Patents

自动增益控制电路（agc）、解扩电路和接收数据的再生方法 Download PDF

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Abstract

本发明涉及自动增益控制电路（AGC）、解扩电路和接收数据的再生方法。提供量化误差小且输出信号的分辨率高的自动增益控制（AGC）电路、能够确保高的接收性能的解扩电路和接收数据的再生方法。具有：基准电平计算器，基于接收信号的振幅来计算基准电平；寄存器，对基准电平的调整值进行储存；基准电平调整器，基于在寄存器中储存的调整值来调整基准电平，生成调整基准电平；以及位宽变换电路，基于调整基准电平来进行将接收信号的位宽减少的位宽变换。

Description

自动增益控制电路（AGC）、解扩电路和接收数据的再生方法
技术领域
本发明涉及用于扩频接收机的自动增益控制（AGC）和具备该AGC电路的解扩电路以及接收数据的再生方法。
背景技术
作为耐噪声性、耐干扰性优越的通信方式，已知有扩频（Spread Spectrum）方式。在扩频接收机中，设置有相对于变动的接收电平控制向相关器的输入信号的信号电平的自动增益控制电路（AGC：Automatic Gain Control）。
例如，在专利文献1中公开了能够基于有效位数从由相关器输出的m位的数据取出n位（m>n）的数据而使解调器的位宽少的自动增益控制电路（AGC）和扩频接收机。此外，在专利文献2中公开了调制信号的信号电平的削波（clipping）频度越高而将放大电路的放大率校正得越高的自动增益控制（AGC）电路。
现有技术文献
专利文献
专利文献1：日本特开平11-088232号公报；
专利文献2：日本特开2009-232235号公报。
发明要解决的课题
如上述那样，在能够使解调器的位宽少的自动增益控制电路（AGC）中，存在招致输出信号的分辨率的降低而接收性能劣化这样的问题。
发明内容
本发明是为了解决上述问题而完成的，其目的在于提供量化误差小且输出信号的分辨率高的自动增益控制（AGC）电路、能够确保高的接收性能的解扩电路和接收数据的再生方法。
用于解决课题的方案
本发明的自动增益控制电路具有：基准电平计算器，基于接收信号的振幅来计算基准电平；寄存器，对基准电平的调整值进行储存；基准电平调整器，基于在寄存器中储存的调整值来调整基准电平，生成调整基准电平；以及位宽变换电路，基于调整基准电平来进行将接收信号的位宽减少的位宽变换。
此外，本发明的解扩电路具有：上述的自动增益控制电路；相关器，生成相关值信号，所述相关值信号表示由位宽变换电路进行位宽变换后的位宽变换信号与扩频序列的相关值；比较电路，进行相关值信号与阈值的比较，生成表示比较结果的比较信号；同步控制电路，基于比较信号来生成同步信号；符号定时生成电路，基于同步信号和比较信号来生成表示符号定时的符号定时信号和接收时钟；以及数据再生电路，基于相关值信号和符号定时信号来生成接收数据。
此外，本发明的接收数据的再生方法具有：基于接收信号的振幅来计算基准电平的步骤；对关于基准电平的多个调整值进行保持的步骤；对接收信号的同步信号进行接收的步骤；基于同步信号而在向接收信号的非同步时从该多个调整值选择第一调整值并且从基准电平减去第一调整值来生成调整基准电平的步骤；响应于同步信号而在向接收信号的同步时从该多个调整值选择比第一调整值大的第二调整值并且从基准电平减去第二调整值来生成调整基准电平的步骤；基于调整基准电平进行将接收信号的位宽减少的位宽变换来生成位宽变换信号的步骤；生成表示述位宽变换信号与扩频序列的相关值的相关值信号的步骤；进行相关值信号与阈值的比较来生成表示比较结果的比较信号的步骤；基于比较信号来生成同步信号的步骤；基于同步信号和比较信号来生成表示符号定时的符号定时信号和接收时钟的步骤；以及基于相关值信号和符号定时信号来生成接收数据的步骤。
发明效果
根据本发明，能够提供量化误差小且输出信号的分辨率高的自动增益控制（AGC）电路。此外，能够提供即使在信号未接收时也能够以高的分辨率进行位宽变换的AGC电路。此外，能够提供接收性能的劣化被抑制的解扩电路和接收数据的再生方法。
附图说明
图1是示出使用了扩频（SS：Spread Spectrum）的接收机11的结构的一个例子的框图。
图2是示出实施例1的解扩（despreading）电路的结构的一个例子的框图。
图3是示出相关器22的电路结构的一个例子的框图。
图4是示出实施例1的AGC电路30的结构的一个例子的框图。
图5A是示意性地示出由基准电平计算器34计算出的基准电平RL0、以及从基准电平RL0减去作为来自寄存器36的输出的电平减少值（RV）而得到的调整基准电平RL的图。
图5B是示意性地示出将调整基准电平RL作为基准进行位宽变换之后的信号SBi或SBq的数据值的图。
图6A是示出实施例1的比较例而示意性地示出将调整前的基准电平RL0作为基准进行位宽变换的情况的图。
图6B是示意性地示出图6A所示的情况下的位宽变换后的信号SBi或SBq的数据值的图。
图7是示出实施例2的AGC电路40的结构的一个例子的框图。
图8是示意性地示出从信号未接收（或热噪声接收）时切换为信号接收时的时候的同步信号SS和选择器41的输出状态的图。
图9A是示意性地示出根据同步信号SS切换来自选择器41的电平减少值RV1、RV2而调整基准电平从RL1切换为RL2的情况（上排）、以及3位宽变换后的数据（下排）的图。
图9B是示出实施例2的比较例而示意性地示出电平减少值（RV0）在信号未接收（或热噪声接收）时和信号接收时不变的情况（上排）、以及在信号未接收时变换后的信号分辨率降低的情况（下排）的图。
具体实施方式
在以下，参照附图并详细地说明本发明的实施例，但是，也可以将它们适当改变、组合。此外，在以下的说明和附加的附图中，对实质上相同或等效的部分标注相同的参照附图标记并进行说明。
【实施例1】
图1是示出使用了扩频（SS：Spread Spectrum）的接收机11的结构的一个例子的框图。扩频接收机11对利用例如直接序列扩频（DS：Direct Sequence，直接序列）扩频后的发送信号进行接收。
由扩频接收机11的天线ANT接收的接收信号被输入到低噪声放大电路（LNA）12中。LNA12进行接收信号的放大，放大后的接收信号S1通过混频器（mixer）电路（MIX1）13从RF频率向中间频率（IF频率）进行频率变换。
频率变换后的IF信号S2分别被第一模拟-数字变换器（ADC电路）14模拟-数字变换而被数字化。再有，在扩频接收机11中，各信号被处理为由同相信号（I信号）和正交信号（Q信号）等构成的信号也可。
由ADC电路14数字化后的IF信号S3被输入到第二混频器电路（MIX2）15中，从IF频率变换为基带信号S4。基带信号S4分别被输入到低通滤波器（LPF）电路16中，在LPF电路16中仅提取出期望的频道（frequency channel）的信号分量。
被LPF电路16频带限制而提取出的信号S5被输入到解扩电路20中。在解扩电路20中使用相关器生成扩频序列（spreading sequence）（PN序列）与频带限制后的接收信号S5的相关值，基于相关值进行对发送的数据进行恢复的解扩处理。利用解扩处理生成的接收数据S6、接收时钟S7被输入到进行同步字（synchronous word）检测和用户数据的提取的分组处理电路18中。
图2是示出实施例1的解扩电路20的结构的一个例子的框图。解扩电路20具有自动增益控制（AGC：Automatic Gain Control）电路30、相关器22、比较电路23、同步控制电路24、符号定时再生电路25以及数据再生电路26。
作为被输入到解扩电路20中的信号S5的接收信号SA由同相信号（I信号）SAi和正交信号（Q信号）SAq构成，由自动增益控制（AGC）电路30进行增益控制。由AGC电路30增益控制后的信号被供给到相关器22中。相关器22生成来自AGC电路30的信号与扩频序列（PN序列）的相关值。
比较电路23进行来自相关器22的相关值信号CRR与阈值的比较，生成表示比较结果的比较信号CMP。来自比较电路23的比较信号CMP被供给到同步控制电路24中。
同步控制电路24在相关值信号CRR表示的相关值为阈值以上的情况下，看作同步状态而生成同步信号SS（例如，从“L”电平转变为“H”电平的信号）。同步信号SS被供给到符号定时生成电路25和AGC电路30中。
符号定时生成电路25基于来自同步控制电路24的同步信号SS和来自比较电路23的比较信号CMP来生成表示符号定时的符号定时信号ST和接收时钟CLK。
数据再生电路26根据来自相关器22的相关值信号CRR和符号定时信号ST生成接收数据DATA。
图3是示出相关器22的电路结构的一个例子的框图。移位寄存器22A根据码片速率（chip rate）周期对输入数据（SAi或SAq）进行移位。再有，将扩频序列由64码片（chip）（C1~C64）构成的情况说明为例子，但是，并不限定于此。
利用乘法运算器22B将移位寄存器22A的各级的输出与扩频序列（C1、C2、…、C64）的各个相乘。加法运算器22C将来自乘法运算器22B的乘法运算值相加而作为相关值输出。
图4是示出实施例1的AGC电路30的结构的一个例子的框图。向AGC电路30输入接收信号SA（SAi、SAq），AGC电路30输出将接收信号SA的位宽（数据的位数）变换后的信号SB（SBi、SBq）。
更详细地，AGC电路30将输入到AGC电路30中的m位宽的信号SAi、SAq变换为n位宽（m>n）的信号SBi、SBq（即减少位宽）并输出。在以下，对信号SAi、SAq为10位宽的信号（m=10）而信号SBi、SBq为3位宽的信号的情况进行说明。可是，位宽并不限定于此，能够以满足m>n的方式进行设定。
更详细地，乘法运算器32A和32B分别对输入信号SAi、SAq的振幅（分别为I、Q）的平方值（分别为I2、Q2）进行计算，并向加法运算器33供给。加法运算器33将这些值相加而得到加法运算信号（I2+Q2）。
基准电平计算器34基于接收信号的振幅来计算位宽变换的基准电平（参考电平）。在本实施例中，基于来自加法运算器33的加法运算值（I2+Q2）来计算基准电平RL0。基准电平计算器34由例如除法运算器构成，将加法运算值（I2+Q2）除以规定的固定值（例如2m-1，在本实施例中为210-1=512），计算基准电平RL0。
由基准电平计算器34计算出的基准电平RL0被供给到基准电平调整器35中。基准电平调整器35进行将基准电平RL0减少的调整（校正）。具体地，基准电平调整器35由例如减法运算器构成，从基准电平RL0减去作为在寄存器36中储存的设定值（调整值）的电平减少值RV（固定值）来生成调整基准电平RL。
再有，基准电平调整器35由例如除法运算器或乘法运算器构成，被构成为将基准电平RL0除以或乘以来自寄存器36的输出值RV（固定值）来生成将基准电平（调整前的基准电平）RL0减少后的调整基准电平RL也可。
此外，在寄存器36中设置有寄存器值指定信号端子36A，被构成为对寄存器值指定信号RI进行接收，能够基于寄存器值指定信号RI来变更输出值RV也可。因此，基准电平调整器35被构成为能够基于来自寄存器36的输出值RV来变更调整基准电平RL也可。再有，寄存器36也可以为ROM（Read Only Memory，只读存储器）、RAM（Random Access Memory，随机存取存储器）等能够储存基准电平调整用的值的存储器。
由基准电平调整器35计算出的调整基准电平RL被供给到第一位宽变换电路37A和第二位宽变换电路37B中。第一位宽变换电路37A和第二位宽变换电路37B的每一个将由基准电平调整器35得到的调整基准电平RL作为基准，将m位宽的信号SAi、SAq变换（下变频（downconvert））为n位宽的信号SBi、SBq并输出。
图5A是示意性地示出由基准电平计算器34计算出的基准电平RL0、以及从基准电平RL0减去作为来自寄存器36的输出的电平减少值（RV）而得到的调整基准电平RL的图。此外，用点（黑圈）示出10位宽的信号SAi或SAq的数据值，用虚线（在图中为正弦波状信号）示意性地示出与信号SAi或SAq对应的信号。
如图5A所示，调整基准电平RL被用作基准，将调整基准电平RL的0.5倍、1倍、1.5倍的值（-1.5×RL、-RL、-0.5×RL、0.5×RL、RL、1.5×RL）作为边界将信号振幅的正负侧分割为7个区域，在十进制数的情况下向-3、-2、-1、0、1、2、3（在二进制数的情况下为101、110、111、000、001、010、011）的值进行位宽变换。
即，信号SAi和SAq的数据值分别被第一位宽变换电路37A和第二位宽变换电路37B变换为3位宽的值（在十进制数的情况下为-3、-2、-1、0、1、2、3）。
图5B示意性地示出将调整基准电平RL作为基准进行位宽变换后的信号SBi或SBq的数据值。根据该结构，理解以高的分辨率进行位宽变换。
参照示出本实施例的比较例的图6A和图6B来对位宽变换的分辨率更详细地在以下进行说明。图6A是示意性地示出将调整前的基准电平RL0作为基准进行位宽变换的情况的图。在将基准电平RL0作为基准的方面与图5A和图5B所示的情况不同。在该情况下，7个信号振幅的区域（在十进制数的情况下为-3、-2、-1、0、1、2、3）的各宽度（振幅方向的各间隔）比将调整基准电平RL作为基准的情况宽。
图6B示意性地示出将调整前的基准电平RL0作为基准进行位宽变换后的信号SBi或SBq的数据值。当也参照图6A时，理解：在将未由基准电平调整器35进行调整（校正）的基准电平RL0作为基准的情况下，发生振幅方向的分辨率的降低，量化误差变大。
可是，在相关器的后级的接收电路中利用由3位表现的信号（SBi、SBq）解调接收数据和接收时钟。在使用了相关器的解调中，振幅方向的分辨率降低即量化误差变大，由此，接收数据与参考数据（即，在相关器中与接收信号取得相关的数据）的差变得显著，相关值降低。在如接收灵敏度点那样接收电平低的情况下，为相关值更加降低的倾向，相关值不会超过相关阈值，不能正确地进行解调。这意味着接收性能降低。因此，位宽变换后的信号的分辨率降低成为引起相关器以后的接收电路的接收性能的劣化的主要原因。
根据本实施例，将调整（校正）后的基准电平RL作为基准来进行位宽变换，由此，量化误差小，能够以高的分辨率进行位宽变换。此外，通过供给在AGC电路中以高的分辨率进行位宽变换后的接收数据，从而能够提供能够进行精度高的解调的解扩电路。
【实施例2】
图7是示出实施例2的AGC电路40的结构的一个例子的框图。与实施例1的AGC电路30在设置有第一和第二寄存器36A、36B、选择器41的方面不同。关于其他的结构要素，与实施例1同样。
再有，与实施例1的情况同样地，AGC电路40将输入到AGC电路30中的m位宽的信号SAi、SAq变换为n位宽（m>n）的信号SBi、SBq并输出。此外，对信号SAi、SAq为10位宽的信号（m=10）而信号SBi、SBq为3位宽的信号的情况进行说明。可是，位宽并不限定于此，能够以满足m>n的方式进行设定。
在第一和第二寄存器36A、36B中分别储存有第一和第二调整值（设定值）RV1和RV2，并被供给到选择器41中。从同步信号接收端42向选择器41输入由解扩电路20的同步控制电路24得到的同步信号SS（例如，在同步时从“L”电平转变为“H”电平的信号）。
图8示意性地示出从信号未接收（或热噪声接收）时切换为信号接收时的时候的同步信号SS和选择器41的输出状态。选择器41根据同步信号SS进行来自第一和第二寄存器36A、36B的输出值RV1、RV2的切换，并向基准电平调整器35输出。即，选择器41在信号未接收时将值RV1向基准电平调整器35输出，在信号接收时将值RV2向基准电平调整器35输出。
图9A在上排描绘并示出由基准电平计算器34计算出的基准电平RL0、以及根据同步信号SS切换来自选择器41的输出值（电平减少值）RV1、RV2而根据基准电平RL0进行减法运算而得到的调整基准电平从RL1切换为RL2的情况。
信号未接收时的电平减少值或减法运算值（第一调整值）RV1被设定得比信号接收时的电平减少值或减法运算值（第二调整值）RV2小（RV1<RV2）。如图9A的下排的描绘所示那样，已知在信号未接收时也以高的分辨率进行向3位宽的变换。
图9B示出本实施例的比较例而示意性地示出电平减少值（RV0）在信号未接收（或热噪声接收）时和信号接收时不变（固定）的情况（图的上排）。
当在信号未接收（或热噪声接收）时也使用与信号接收时相同的基准电平的减少值（RV0）时，其位宽变换时的基准电平为非常小的值，变换后的信号分辨率降低。在图9B中示出在信号未接收时3位变换后的数据的大部分被变换为-3、0、3这3个值（图的下排）。
在这样的情况下，在解调处理（相关器的后级的接收电路）中，不管热噪声接收时而计算出的相关值超过相关阈值而存在将热噪声与期望的信号弄错而处理（信号的错误检测）的情况。
在本实施例中，被构成为根据同步状态（同步或非同步）应用不同的基准电平（调整基准电平）来进行位宽变换。即，对于信号未接收（或热噪声接收）和信号接收时，分别应用个别的减法运算值（基准电平调整值），防止上述的信号的错误检测并能够在期望的信号接收时将位宽变换后的信号分辨率保持得高，能够防止接收性能的劣化。
此外，在信号未接收时调整前的基准电平RL0变小，因此，使调整后的基准电平相对于热噪声高，由此，能够确保能够将热噪声检测为热噪声的振幅分辨率。此外，在信号接收时调整前的基准电平RL0变高，因此，使调整后的基准电平相对于信号低，由此，能够确保最适于信号处理的分辨率。
再有，将设置有第一和第二寄存器36A、36B并且储存有第一和第二调整值RV1和RV2的情况说明为例子，但是，并不限于此。例如，设置有将多个调整值储存或保持的寄存器（或存储器等），选择器41从寄存器选择1个调整值，基准电平调整器35被构成为基于由选择器41选择的调整值来生成调整基准电平也可。
在该情况下，在向接收信号的非同步时，从在寄存器中储存的多个调整值选择第一调整值，从基准电平减去第一调整值来生成调整基准电平。此外，在向接收信号的同步时，从在寄存器中储存的多个调整值选择比第一调整值大的第二调整值，从基准电平减去第二调整值来生成调整基准电平。
此外，如上述那样，并不限于使用减法运算器来生成调整基准电平的情况。例如，基准电平调整器35由除法运算器或乘法运算器等运算器构成也可。即，在例如使用乘法运算器的情况下，被构成为在非同步时将第一调整值（例如，不足1的值）作为系数与基准电平RL0相乘来生成调整基准电平RL1而在同步时（响应于同步）将第二调整值（例如，不足1的值）作为系数与基准电平RL0相乘来生成调整基准电平RL2也可。在该情况下，被构成为：第一调整值（非同步时）适当设定为比第二调整值（同步时）小的值，由此，在非同步时（信号未接收时）量化误差也小而也能够以高的分辨率进行位宽变换。
如上述那样根据本实施例，在非同步状态和同步状态的哪一个中，量化误差都小，都能够以高的分辨率进行位宽变换。此外，通过供给在AGC电路中以高的分辨率进行位宽变换后的接收数据，从而能够提供能够进行精度高的解调的解扩电路。此外，能够提供能够以高的分辨率和精度再生接收数据的再生方法。
附图标记的说明
20：解扩电路、22：相关器、23：比较电路、24：同步控制电路、25：符号定时再生电路、26：数据再生电路、30：AGC电路、33：加法运算器、34：基准电平计算器、35：基准电平调整器、36：寄存器、36A：第一寄存器、36B：第二寄存器、37A：第一位宽变换电路、37B：第二位宽变换电路、41：选择器、42：同步信号接收端、CLK：接收时钟、CMP：比较信号、CRR：相关值信号、SS：同步信号、ST：符号定时信号、DATA：接收数据。

Claims (7)

1.一种自动增益控制电路，其中，具有：
基准电平计算器，基于接收信号的振幅来计算基准电平；
寄存器，对所述基准电平的调整值进行储存；
基准电平调整器，基于在所述寄存器中储存的所述调整值来调整所述基准电平，生成调整基准电平；以及
位宽变换电路，基于所述调整基准电平来进行将所述接收信号的位宽减少的位宽变换。
2.根据权利要求1所述的自动增益控制电路，其中，具有：
同步信号接收端，对所述接收信号的同步信号进行接收；以及
选择器，
所述寄存器对关于所述基准电平的多个调整值进行储存，所述选择器根据所述同步信号从所述寄存器选择1个调整值，所述基准电平调整器基于所述所述1个调整值来生成所述调整基准电平。
3.根据权利要求1所述的自动增益控制电路，其中，所述基准电平调整器从所述基准电平减去所述调整值来生成所述调整基准电平。
4.根据权利要求2所述的自动增益控制电路，其中，
所述基准电平调整器具有从所述基准电平减去所述调整值来生成所述调整基准电平的减法运算器，
在向所述接收信号的非同步时从所述寄存器选择第一调整值并向所述减法运算器供给，响应于所述同步信号而从所述寄存器选择比所述第一调整值大的第二调整值并向所述减法运算器供给。
5.一种解扩电路，其中，具有：
根据权利要求1至4的任一项所述的自动增益控制电路；
相关器，生成相关值信号，所述相关值信号表示由所述位宽变换电路进行位宽变换后的位宽变换信号与扩频序列的相关值；
比较电路，进行所述相关值信号与阈值的比较，生成表示比较结果的比较信号；
同步控制电路，基于所述比较信号来生成同步信号；
符号定时生成电路，基于所述同步信号和所述比较信号来生成表示符号定时的符号定时信号和接收时钟；以及
数据再生电路，基于所述相关值信号和所述符号定时信号来生成接收数据。
6.根据权利要求5所述的解扩电路，其中，所述选择器根据来自所述同步控制电路的所述同步信号从所述寄存器选择所述1个调整值。
7.一种接收数据的再生方法，其中，具有：
基于接收信号的振幅来计算基准电平的步骤；
对关于所述基准电平的多个调整值进行保持的步骤；
对所述接收信号的同步信号进行接收的步骤；
基于所述同步信号而在向所述接收信号的非同步时从所述多个调整值选择第一调整值并且从所述基准电平减去所述第一调整值来生成调整基准电平的步骤；
响应于所述同步信号而在向所述接收信号的同步时从所述多个调整值选择比所述第一调整值大的第二调整值并且从所述基准电平减去所述第二调整值来生成调整基准电平的步骤；
基于所述调整基准电平进行将所述接收信号的位宽减少的位宽变换来生成位宽变换信号的步骤；
生成表示所述位宽变换信号与扩频序列的相关值的相关值信号的步骤；
进行所述相关值信号与阈值的比较来生成表示比较结果的比较信号的步骤；
基于所述比较信号来生成同步信号的步骤；
基于所述同步信号和所述比较信号来生成表示符号定时的符号定时信号和接收时钟的步骤；以及
基于所述相关值信号和所述符号定时信号来生成接收数据的步骤。
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