CN107799400B - 处理被处理体的方法 - Google Patents

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Abstract

本发明提供一种在被处理体上的图案形成中能够应对伴随着高度集成化的微细化和多样的形状的图案的形成的技术。在一实施方式的处理被处理体的方法中，被处理体包括第一凸部、第二凸部、被蚀刻层和槽部，槽部设置在该被处理体的主面并设置在该被蚀刻层，被夹在该第一凸部和该第二凸部之间，槽部的内侧的表面包含在该被处理体的该主面，该方法反复执行N次第一流程，其中，N为2以上的整数，第一流程包括：(a)在收纳有被处理体的等离子体处理装置的处理容器内在该被处理体的该主面保形地形成保护膜的步骤；和(b)在上述步骤(a)的执行后，由在处理容器内产生的气体的等离子体对被处理体中的槽部的底部蚀刻的步骤。

Description

处理被处理体的方法
技术领域
本发明的实施方式涉及处理被处理体的方法，特别涉及利用等离子体进行半导体基板的表面处理的方法。
背景技术
有时利用等离子体处理装置对晶片等的被处理体进行等离子体处理。作为等离子体处理的一种，有等离子体蚀刻。等离子体蚀刻为了在被蚀刻层上转印设置在该被蚀刻层上的掩模的图案而进行的。作为掩模，一般利用抗蚀剂掩模。抗蚀剂掩模由光刻胶技术形成。因此，形成在被蚀刻层的图案的极限尺寸依赖于由光刻胶技术形成的抗蚀剂掩模的分辨率。
然而，对电子器件的高度集成化的需求不断增高，需要形成小于抗蚀剂掩模的分辨率极限的尺寸的图案。抗蚀剂掩模的分辨率存在分辨率极限。因此，如专利文献1所记载的，通过在抗蚀剂掩模上形成氧化硅膜，调整该抗蚀剂掩模的尺寸，提出缩小由该抗蚀剂掩模提供的开口的宽度的技术。
现有技术文献
专利文献
专利文献1：日本特开2004-80033号公报
发明内容
发明想要解决的技术问题
另一方面，随着近年来电子器件的高度集成度的微细化，在被处理体上的图案形成中，需要控制高精度的最小现款(CD：Critical Dimension)的控制，进而有时需要形成多样形状的图案。
如上所述，在被处理体上的图案形成中，期望开发一种在被处理体上的图案形成中能够应对伴随着高度集成化的微细化和多样的形状的图案的形成的技术。
用于解决技术问题的技术方案
在一个实施方式中，提供一种处理被处理体的方法。上述被处理体包括第一凸部、第二凸部、被蚀刻层和槽部，上述被蚀刻层包括包含于该第一凸部的区域和包含于该第二凸部的区域，上述槽部设置在该被处理体的主面并设置在该被蚀刻层，被夹在该第一凸部和该第二凸部之间，上述槽部的内侧的表面包含于该被处理体的该主面。上述方法反复执行N次第一流程，其中，N为2以上的整数。第一流程包括：在收纳有被处理体的等离子体处理装置的处理容器内在该被处理体的该主面保形地形成保护膜的步骤(称作步骤a)；和在执行步骤a后，通过在处理容器内产生的气体的等离子体对被处理体中的槽部的底部蚀刻的步骤(称作步骤b)。
在上述方法中，在被处理体的主面(包括槽部的内部的表面)保形地形成保护膜的步骤a和在执行步骤a后对设置在该主面的槽部的底部进行蚀刻的步骤b可以被交替反复执行。因此，在每次执行多次的步骤a中，适当调节保护膜的膜厚等，且在每次执行多次的步骤b中适当调节蚀刻量等，由此能够比较精密地根据期望的槽部的多样的形状进行槽部的加工。
在一个实施方式中，在步骤a中，通过反复执行第二流程，在被处理体的主面保形地形成保护膜，其中第二流程包括：将第一气体供给到处理容器内的步骤(称作步骤c)；在执行步骤c后，对处理容器内的空间进行吹扫的步骤(称作步骤d)；在执行步骤d后，在处理容器内生成第二气体的等离子体的步骤(称作步骤e)；和在执行步骤e后，对处理容器内的空间进行吹扫的步骤。在步骤c中不生成该第一气体的等离子体。这样，步骤a通过与ALD(Atomic Layer Deposition)法同样的方法，在被处理体的主面(包括槽部的内侧的表面)保形地形成保护膜，所以能够提高对于被处理体的主面的保护膜的强度，并且以均匀的膜厚形成保护被处理体的主面的保护膜。
在一个实施方式中，在步骤a中，通过执行以下步骤，在被处理体的主面保形地形成保护膜：将第一气体供给到处理容器内的步骤(称作步骤f)；和在执行步骤f后，对处理容器内的空间进行吹扫的步骤。在步骤a后的步骤b中，通过在处理容器内生成的含有氧气的气体的等离子体对被处理体的该槽部的该底部进行蚀刻。在步骤f中不生成该第一气体的等离子体。这样，步骤a仅通过能够由第一气体在被处理体的主面(包括槽部的内侧的表面)形成反应前驱体的步骤f和执行步骤f后对被处理容器内的空间进行吹扫的步骤而形成，所以通过该步骤a形成的保护膜成为步骤f中形成的反应前驱体，由此能够成为较薄的膜。而且，在步骤a之后的步骤b中利用含氧的气体的等离子体，所以能够对在步骤f中形成的反应前驱体添加氧，能够以较薄的膜厚形成具有与通过与ALD法同样的方法形成的保护膜同样组成的保护膜，进而能够在步骤b的蚀刻进行氧气的添加，所以能够实现处理步骤的效率化。
在一实施方式中，在第一流程的N次执行中，执行M次的包含第一处理的该第一流程，执行N-M次的包含第二处理的该第一流程，其中，M为1以上且N-1以下的整数。第一处理包含于步骤a中。在第一处理中，通过反复执行第二流程，在被处理体的主面保形地形成保护膜，其中第二流程包括：将第一气体供给到处理容器内的步骤(称作步骤g)；在执行步骤g后，对处理容器内的空间进行吹扫的步骤(称作步骤h)；在执行步骤h后，在处理容器内生成第二气体的等离子体的步骤(称作步骤i)；和在执行步骤i后，对处理容器内的空间进行吹扫的步骤，第二处理包含在步骤a中。在第二处理中，通过执行以下步骤，在被处理体的主面保形地形成所述保护膜：将第一气体供给到处理容器内的步骤(称作步骤j)；和在执行步骤j后，对处理容器内的空间进行吹扫的步骤。在第二处理之后的步骤b中，通过在处理容器内生成的含有氧气的气体的等离子体对被处理体的该槽部的该底部进行蚀刻。在第一处理中执行的步骤g和在第二处理中执行的步骤j中的任意步骤中，均不生成该第一气体的等离子体。像这样，在第一处理中，通过与ALD法同样的方法，在被处理体的主面(包括槽部的内侧的表面)保形地形成保护膜，所以能够提高对于被处理体的主面的保护膜的强度，并且以均匀的膜厚形成保护被处理体的主面的保护膜。而且，在第二处理中，仅通过能够由第一气体在被处理体的主面(包括槽部的内侧的表面)形成反应前驱体的步骤j和在执行步骤j后对被处理容器内的空间进行吹扫的步骤而形成，所以通过该第二处理形成的保护膜成为步骤j中形成的反应前驱体，由此能够成为较薄的膜。而且，该第二处理之后的步骤b中利用含氧的气体的等离子体，所以对步骤j中形成的反应前驱体能够添加氧，能够以较薄的膜厚形成具有与通过与ALD法同样的方法形成的保护膜同样组成的保护膜，进而能够在步骤b的蚀刻时进行氧气的添加，所以能够实现处理步骤的效率化。而且，在第一流程的N次执行中，执行M次的包括上述的第一处理的第一流程，执行N-M次的包括上述第二处理的第一流程，因此能够充分应对槽部的多样形状。
在一实施方式中，第二气体可以包括氧原子。例如，第二气体可以包括二氧化碳气体或氧气。像这样，第二气体包括氧原子，所以在各个步骤e、i中，在各个步骤c、g中形成的硅的反应前驱体和该氧原子结合，由此能够保形地形成氧化硅的保护膜。另外，当第二气体为二氧化碳气体时，第二气体包括碳原子，所以能够通过该碳原子抑制利用氧原子的侵蚀。
在一实施方式中，第一气体可以包括氨基硅烷类气体。像这样，第一气体包括氨基硅烷类气体，所以能够通过各个步骤c、f、g，能够沿着被处理体的主面的原子层形成硅的反应前驱体。
在一实施方式中，第一气体可以包括单氨基硅烷。这样，能够利用包括单氨基硅烷的第一气体，在各个步骤c、f、g中进行硅的反应前驱体的形成。
在一实施方式中，第一气体所包含的氨基硅烷类气体可以包括具有1～3个硅原子的氨基硅烷。第一气体所包含的氨基硅烷类气体可以包括具有1～3个氨基的氨基硅烷。这样，第一气体所包含的氨基硅烷类气体中，能够利用具有1～3个硅原子的氨基硅烷。而且，第一气体所包含的氨基硅烷类气体中，能够利用具有1～3个氨基的氨基硅烷。
在一实施方式中，在执行步骤b前，在步骤a中形成的该保护膜的膜厚为2[nm]以上8[nm]以下。这样，在执行步骤b前，在步骤a中形成的保护膜的膜厚为2[nm]以上8[nm]以下时，特别是与保护膜的膜厚小于2[nm]的情况相比，能够降低对被该保护膜覆盖的被处理体的角部的蚀刻的效果。因此，能够降低利用步骤b的蚀刻的被处理体的变形程度。
发明效果
如以上所说明的，在被处理体上的图案形成中，能够提供一种在被处理体上的图案形成中能够应对伴随着高度集成化的微细化和多样的形状的图案的形成的技术。
附图说明
图1包括(a)部、(b)部、和(c)部，图1的(a)部是示出表示一实施方式的方法的主要部分的流程图，图1的(b)部是具体表示图1的(a)部所示的步骤的一部分的流程图，图1的(c)是具体表示图1的(a)部所示的步骤的一部分的另外的流程图。
图2是表示等离子体处理装置的一例的图。
图3是表示图1所示的各步骤的执行前的被处理体的状态的截面图。
图4包括(a)部和(b)部，是按(a)部、(b)部的顺序示出图1所示的各步骤的执行后的被处理体的状态的截面图。
图5包括(a)部和(b)部，是按(a)部、(b)部的顺序示出图1所示的各步骤的执行后的被处理体的状态的截面图。
图6包括(a)部、(b)部和(c)部，是按(a)部、(b)部和(c)部的顺序示意地示出图1所示的形成保护膜的流程的保护膜的形成的情形的截面图。
图7是示出在一个实施方式的方法中示出图4的(a)部所示的保护膜的膜厚和通过图4的(b)部所示的蚀刻形成的被蚀刻层的角部的高度的对应的测定结果的一例的图。
附图标记说明
10······等离子体处理装置
12······处理容器
12e······排气口
12g······搬入搬出口
14······支承部
18a······第一板
18b······第二板
22······直流电源
23······开关
24······制冷剂流路
26a······配管
26b······配管
28······气体供给线路
30······上部电极
32······绝缘性屏蔽部件
34······电极板
34a······气体排出孔
36······电极支承体
36a······气体扩散室
36b······气体通流孔
36c······气体导入口
38······气体供给管
40······气体源组
42······阀组
45······流量控制器组
46······沉积屏蔽件
48······排气板
50······排气装置
52······排气管
54······闸阀
62······第一高频电源
64······第二高频电源
66······匹配器
68······匹配器
70······电源
BT······底部
Cnt······控制部
CP······角部
CV1······凸部
CV2······凸部
DP······沉积膜
DR1······方向
DR2······方向
ESC······静电吸盘
FR······聚焦环
G1······第一气体
GP1······结果
GP2······结果
GP3······结果
HP······加热器电源
HT······加热器
LE······下部电极
LP1······宽度
LP2······高低差
LP3······高度
LP4······深度
Ly1······层
Ly2······层
MK······掩模
MT······方法
P1······第二气体的等离子体
PD······载置台
PM······被蚀刻层
PM1······区域
PM2······区域
SC······主面
SF1······端面
SF2······表面
SF2a······表面
SF2b······表面
SF2c······表面
SF3······端面
Sp······处理空间
SQ1······流程
SQ1a······流程
SX······保护膜
TH······膜厚
TR······槽部
W······晶片。
具体实施方式
以下，参照附图，对各种实施方式进行详细说明。另外，在各附图中对相同或对应的部分标注相同附图标记。
图1是表示一实施方式的方法的流程图。图1所示的一实施方式的方法MT是处理被处理体(以下有时称作“晶片”)的方法。方法MT如图1的(a)部所示，包括流程SQ1(第一流程)。流程SQ1包括步骤ST1和步骤ST2。方法MT还包括步骤ST3。步骤ST1有时包括图1的(b)部所示的步骤ST1a(第一处理)。步骤ST1有时包括图1的(c)部所示的步骤ST1b(第二处理)。另外，一实施方式的方法MT能够利用单一的等离子体处理装置(后述的等离子体处理装置10)执行，但可以根据方法MT的各步骤利用多个等离子体处理装置10。
图2是表示等离子体处理装置的一例的图。图2概略示出在处理被处理体的方法的各种实施方式中能够利用的等离子体处理装置10的截面结构。如图2所示，等离子体处理装置10是电容耦合型等离子体蚀刻装置。
等离子体处理装置10包括处理容器12、排气口12e、搬入搬出口12g、支承部14、载置台PD、直流电源22、开关23、制冷剂流路24、配管26a、配管26b、上部电极30、绝缘性屏蔽部件32、电极板34、气体排出孔34a、电极支承体36、气体扩散室36a、气体通流孔36b、气体导入口36c、气体供给管38、气体源组40、阀组42、流量控制器组45、沉积屏蔽件46、排气板48、排气装置50、排气管52、闸阀54、第一高频电源62、第二高频电源64、匹配器66、匹配器68、电源70、控制部Cnt、聚焦环FR、加热器电源HP、加热器HT。载置台PD包括经典吸盘ESC、下部电极LE。下部电极LE包括第一板18a、第二板18b。处理容器12划分出处理空间Sp。
处理容器12具有大致圆筒形状。处理容器12例如由铝构成。处理容器12的内壁面实施阳极氧化处理。处理容器12安全接地。
支承部14在处理容器12的内侧设置在处理容器12的底部上。支承部14包括大致筒状的形状。支承部14例如由绝缘材料构成。构成支承部14的绝缘材料可以如石英所示包含氧。支承部14在处理容器12内从处理容器12的底部在竖直方向延伸。
载置台PD设置在处理容器12内。载置台PD由支承部14支承。载置台PD在载置台PD的上表面保持晶片W。晶片W是被处理体。载置台PD具有下部电极LE和静电吸盘ESC。
下部电极LE包括第一板18a和第二板18b。第一板18a和第二板18b例如由铝之类的金属构成。第一板18a和第二板18b包括大致圆盘状的形状。第二板18b设置在第一板18a上。第二板18b与第一板18a电连接。
静电吸盘ESC设置在第二板18b上。静电吸盘ESC具有在一对绝缘层之间或一对绝缘片之间配置导电膜的电极的结构。直流电源22经由开关23与静电吸盘ESC的电极电连接。静电吸盘ESC通过由来自直流电源22的直流电压生成的库仑力等静电力吸附晶片W。由此，静电吸盘ESC能够保持晶片W。
聚焦环FR配置在第二板18b的周缘部上，以包围晶片W的边缘和静电吸盘ESC。聚焦环FR为了提高蚀刻的均匀性而设置。聚焦环FR由蚀刻对象的膜的材料适当选择的材料构成，例如可以由石英构成。
制冷剂流路24设置在第二板18b的内部。制冷剂流路24构成温调机构。制冷剂流路24从设置在处理容器12的外部的冷却单元经由配管26a供给制冷剂。供给至制冷剂流路24的制冷剂经由配管26b回到冷却单元。像这样，制冷剂以循环的方式供给到制冷剂流路24。通过控制该制冷剂的温度，控制由静电吸盘ESC支承的晶片W的温度。气体供给线路28将来自传热气体供给机构的传热气体，例如He气体供给至静电吸盘ESC的上表面和晶片W的背面之间。
加热器HT是加热元件。加热器HT例如嵌入至第二板18b内。加热器电源HP与加热器HT连接。通过电力从加热器电源HP供给至加热器HT，调整载置台PD的温度，然后调整载置在载置台PD上的晶片W的温度。另外，加热器HT可以内置在静电吸盘ESC。
上部电极30在载置台PD的上方与载置台PD相对配置。下部电极LE和上部电极30彼此大致平行设置。上部电极30和下部电极LE之间提供处理空间Sp。处理空间Sp是用于对晶片W进行等离子体处理的空间区域。
上部电极30隔着绝缘性屏蔽部件32支承于处理容器12的上部。绝缘性屏蔽部件32由绝缘材料构成，例如可以如石英那样包括氧。上部电极30可以包括电极板34和电极支承体36。电极板34面向处理空间Sp。电极板34包括多个气体排出孔34a。电极板34在一个实施方式中可以由硅构成。在另一实施方式中，电极板34可以由氧化硅构成。
电极支承体36可拆卸地支承电极板34，例如可以由铝之类的导电性材料。电极支承体36可以具有水冷结构。气体扩散室36a设置在电极支承体36的内部。多个气体通流孔36b分别与气体排出孔34a连通。多个气体通流孔36b分别从气体扩散室36a向下方(向载置台PD侧)延伸。
气体导入口36c将处理气体引导到气体扩散室36a。气体导入口36c设置在电极支承体36。气体供给管38与气体导入口36c连接。
气体源组40经由阀组42和流量控制器组45与气体供给管38连接。气体源组40具有多个气体源。多个气体源可以包括氨基硅烷类气体源、氟代烃气体(hydro fluoro carbongas)源、氧(O2)气源、不活泼气体源、稀有气体源、和二氧化碳气体源。作为氨基硅烷类气体(包含在后述的第一气体G1的气体)，能够使用氨基的数量比较少的分子结构的，例如可以使用单氨基硅烷(H3-Si-R(R包括有机也可以取代的氨基))。上述氨基硅烷类气体(后述的第一气体G1所含的气体)能够包括可能具有1～3个的硅原子的氨基硅烷，能够包括具有1～3个氨基的氨基硅烷。具有1～3个硅原子的氨基硅烷可以是具有1～3个氨基的单硅烷(单氨基硅烷)、具有1～3个氨基的二硅烷、或者具有1～3个氨基的三硅烷。进而，上述氨基硅烷可以具有可以取代的氨基。进而，上述的氨基可以被甲基、乙基、丙基和丁基中的任一者取代。进而，上述甲基、乙基、丙基或丁基可以被卤素取代。作为氟代烃气体，例如可以使用CF4气体、C4F6气体、C4F8气体之类的任意的氟代烃气体。作为不活泼气体例如可以使用氮(N2)气等。作为稀有气体，例如可以使用氩(Ar)气等。
阀组42包括多个阀。流量控制器组45包括质量流量控制器之类的多个流量控制器。气体源组40的多个气体源中的各个气体源经由阀组42的对应的阀、和流量控制器45的对应的流量控制器与气体供给管38连接。因此，等离子体处理装置10能够将来自气体源组40的多个气体源中选择的一个以上的气体源的气体以单独调整的流量供给至处理容器12内。另外，在等离子体处理装置10中，沿着处理容器12的内壁可拆卸地设置有沉积屏蔽件46。沉积屏蔽件46还设置在支承部14的外周。沉积屏蔽件46防止在处理容器12附着蚀刻副产物(沉积物)，可以通过在铝材覆盖Y2O3等陶瓷构成。沉积屏蔽件除了Y2O3外，还可以由例如石英之类的含氧的材料构成。
排气板48设置在处理容器12的底部侧且支承部14与处理容器12的侧壁之间。排气板48例如可以通过在铝材覆盖Y2O3等陶瓷构成。排气口12e在排气板48的下方设置在处理容器12中。排气装置50经由排气管52与排气口12e连接。排气装置50具有涡轮分子泵等的真空泵，能够将处理容器12内的空间减压至期望的真空度。搬入搬出口12g为晶片W的搬入搬出口。搬入搬出口12g设置在处理容器12的侧壁。搬入搬出口12g能够由闸阀54开闭。
第一高频电源62为产生等离子体生成用的第一高频电力的电源，产生27～100[MHz]的频率，在一例中产生40[MHz]的高频电力。第一高频电源62经由匹配器66与上部电极30连接。匹配器66为用于匹配第一高频电源62的输出阻抗和负载侧(下部电极LE侧)的输入阻抗的电路。另外，第一高频电源62能够经由匹配器66与下部电极LE连接。
第二高频电源64为产生用于向晶片W引入离子的第二高频电力即高频偏置电力的电源，产生400[kHz]～40.68[MHz]的范围内的频率，在一例中产生3.2[MHz]的高频偏置电力。第二高频电源64经由匹配器68与下部电极LE连接。匹配器68为用于匹配第二高频电源64的输出阻抗和负载侧(下部电极LE侧)的输入阻抗的电路。而且，电源70与上部电极30连接。电源70将用于向电极板34引入存在于处理空间Sp内的正离子的电压施加至上部电极30。在一例中，电源70是产生负的直流电压的直流电源。这样的电压从电源70施加至上部电极30时，存在于处理空间Sp的正离子与电极板34碰撞。由此，从电极板34发射二次电子和/或硅。
控制部Cnt是包括处理器、存储部、输入装置、显示装置等的计算机，控制等离子体处理装置10的各部。具体来说，控制部Cnt连接至阀组42、流量控制器组45、排气装置50、第一高频电源62、匹配器66、第二高频电源64、匹配器68、电源70、加热器电源HP和冷却单元。
控制部Cnt按照基于输入的处理方案的程序动作，送出控制信号。由来自控制部Cnt的控制信号能够控制从气体源供给的气体的选择和流量、排气装置50的排气、来自第一高频电源62和第二高频电源64的电力供给、来自电源70的电压施加、加热器电源HP的电力供给、来自冷却单元的制冷剂流量和制冷剂温度。其中，在本说明书中公开的处理被处理体的方法(图1所示的方法MT)的各步骤能够通过由控制部进行控制使等离子体处理装置10的各部发生动作而执行。
再次参照图1详细说明方法MT。以下中对等离子体处理装置10使用的例子进行说明。另外，在以下的说明中，与图1和图2一样，参照图3～图7。图3是表示图1所示的各步骤的执行前的被处理体的状态的截面图。图4包括(a)部和(b)部，是按(a)部、(b)部的顺序示出图1所示的各步骤的执行后的被处理体的状态的截面图。图5包括(a)部和(b)部，是按(a)部、(b)部的顺序示出图1所示的各步骤的执行后的被处理体的状态的截面图。图6包括(a)部、(b)部和(c)部，是按(a)部、(b)部和(c)部的顺序示意地示出图1所示的形成保护膜的流程的保护膜的形成的情形的截面图。
在执行图1所示的方法MT前，将图3所示的晶片W搬入处理容器12内。图3所示的晶片W是应用图1所示的方法MT的被处理体的一例。图3所示的晶片W是在双镶嵌结构(DualDamascene)的蚀刻步骤中形成的基板生产物。图3所示的晶片W包括凸部CV1(第一凸部)、凸部CV2(第二凸部)、被蚀刻层PM和槽部TR。被蚀刻层PM包括包含于凸部CV1中的区域PM1和包含于凸部CV2中的区域PM2。槽部TR设置在晶片W的主面SC。槽部TR设置在被蚀刻层PM。槽部TR被夹在凸部CV1和凸部CV2之间。
图3所示的晶片W还包括掩模MK和沉积膜DP。掩模MK设置在区域PM1上。掩模MK设置在区域PM1的端面SF1(区域PM1和掩模MK的界面)。沉积膜DP设置在掩模MK上。
槽部TR的内侧的表面SF2包括表面SF2a、表面SF2b和表面SF2c。被蚀刻层PM在凸部CV1中，包括端面SF1和SF2a。表面SF2a是表面SF2中位于凸部CV1侧的表面。表面SF2b位于槽部TR的底部BT。表面SF2b为槽部TR的底面。表面SF2c为表面SF2中位于凸部CV2侧中的表面，与表面SF2a相对。被蚀刻层PM在凸部CV2中包括表面SF2c和端面SF3。端面SF1、表面SF2、端面SF3包含在晶片W的主面SC。
槽部TR的宽度LP1是表面SF2a和表面SF2c之间的距离，例如为3～5[nm]左右。高低差LP2为端面SF1和端面SF3之间的距离。包括端面SF1的平面位于端面SF3的上方，此时，高低差LP2的值为正的值。通过方法MT的执行，凸部CV2中的被蚀刻层PM的区域PM2从端面SF3侧蚀刻，所以高低差LP2增加。
被蚀刻层PM是形成有多个孔的多孔质膜。被蚀刻层PM的介电常数低(low-k)。被蚀刻层PM的材料例如可以是SiOCH等。掩模MK的材料例如可以是TiN等。沉积膜DP的材料例如可以是CF等。
回到图1说明。在方法MT中，执行一次以上的流程SQ1。从流程SQ1的开始到后述的步骤ST3：是的一系列步骤，是将被蚀刻层PM的槽部TR的形状蚀刻为期望的形状的步骤。图3所示的晶片W的搬入后，执行流程SQ1。方法MT反复执行N(N为2次以上的整数)的流程SQ1。流程SQ1包括步骤ST1和步骤ST2。步骤ST1在收纳有晶片W的等离子体处理装置10的处理容器12内，在晶片W的主面SC保形地形成保护膜SX。步骤ST1的一例是图1的(b)部所示的步骤ST1a。步骤ST1的另一例为图1的(c)部所示的步骤ST1b。
步骤ST1a包括流程SQ1a(第二流程)。流程SQ1a包括步骤ST11a、步骤ST12a、步骤ST13a和步骤ST14a。
在步骤ST1a和步骤ST1b中，首先参照图1的(b)部，对步骤ST1a进行说明。步骤ST1a包括流程SQ1a。流程SQ1a包括步骤ST11a、步骤ST12a、步骤ST13a和步骤ST14a。步骤ST1a还包括步骤ST15a。
在步骤ST1a中，执行一次以上的流程SQ1a。从流程SQ1a的开始至后述的步骤ST15a：是的一系列步骤为在晶片W的主面SC(特别是表面SF2a、表面SF2b、表面SF2c和端面SF3，下同)保形地形成保护膜SX的步骤。
首先，在步骤ST11a中，将含硅的第一气体G1导入处理容器12内。第一气体G1包括氨基硅烷类气体。从气体源组40的多个气体源中选择的气体源向处理容器12内供给第一气体G1。第一气体G1可以使用例如单氨基硅烷(H3-Si-R(R为氨基))作为氨基硅烷类气体。在步骤ST11a中，不生成第一气体G1的等离子体。
如图6的(a)部所示，第一气体G1的分子附着在晶片W的主面SC作为反应前驱体。第一气体G1的分子(单氨基硅烷)通过基于化学键的化学吸附附着在晶片W的主面SC，在步骤ST11a中，不利用等离子体。其中，只要是通过化学键能够附着在表面且含硅，就能够利用处单氨基硅烷以外的气体。
第一气体G1选择单氨基硅烷类气体的理由是因为答案硅烷具有具有比较高的电负性且具有极性的分子结构，能够比较容易进行化学吸附。第一气体G1的分子附着在晶片W的主面SC形成的层Ly1因为该附着为化学吸附，所以成为接近单分子层(单层)的状态。单氨基硅烷的氨基(R)越小，附着在晶片W的主面SC的分子的分子结构也越小，所以分子大小所导致的立体障碍下降，由此，第一气体G1的分子能够均匀吸附到晶片W的主面SC，层Ly1能够以均匀的膜厚形成在晶片W的主面SC。例如，包含在第一气体G1的单氨基硅烷(H3-Si-R)与晶片W的主面SC的OH基反应，由此形成反应前驱体的H3-Si-O，因此，可以考虑形成作为H3-Si-O的单分子层Ly1的情形。因此，在晶片W的主面SC，能够以均匀的膜厚保形地形成反应前驱体的层Ly1，而不依赖于晶片W的图案密度。
在步骤ST11a之后的步骤ST12a中，吹扫处理容器12内的空间。具体而言，排放在步骤ST11a中被供给的第一气体G1。在步骤ST12a中，也可以将作为吹扫气体的氮气之类的不活泼气体供给至处理容器12。即，步骤ST12a的吹扫也可以是将不活泼气体流入处理容器12内的气体吹扫或利用抽真空的吹扫中的任意者。在步骤ST12a中，还能够除去过剩地附着在晶片W上的分子。通过以上内容，反应前驱体的层Ly1为极薄的单分子层。
在步骤ST12a之后的步骤ST13a中，在处理容器12内生成第二气体的等离子体P1。具体而言，从气体源组40的多个气体源中选择的气体源将包含二氧化碳气体的第二气体供给至处理容器12内。第二气体除了二氧化碳气体外，还可以是含氧原子的其他气体，例如也可以是氧气。然后，从第一高频电源62供给高频电力。此时，也能够施加第二高频电源64的偏置电力。另外，也能够不使用第一高频电源62而仅使用第二高频电源64生成等离子体。通过使排气装置50动作，将处理容器12内的空间的压力设定至规定的压力。
如上所述通过步骤ST11a的执行，附着在晶片W的表面的分子(层Ly1的单分子层)包括硅和氢的键。硅和氢的键能低于硅和氧的键能。因此，如图6的(b)部所示，生成包括二氧化碳气体的第二气体的等离子体P1时，生成氧的活性种，例如氧自由基，构成层Ly1的单分子层的分子的氢被氧取代，如图6的(c)部所示，作为氧化硅膜(例如SiO2)的层Ly2形成为单分子层。
在步骤ST13a之后的步骤ST14a中，吹扫处理容器12内的空间。具体来说，排放在步骤ST13a中被供给的第二气体。在步骤ST14a中，作为吹扫气体，也可以供给氮气之类的不活泼气体到处理容器12。即，步骤ST14a的吹扫可以是使不活泼气体流道处理容器12内的气体吹扫或利用抽真空的吹扫中的任一种。
在以上说明的流程SQ1a中，在步骤ST12a中进行吹扫，在步骤ST12a之后的步骤ST13a中构成层Ly1的分子的氢被取代为氧。因此，与ALD法一样，能够通过一次流程SQ1a的执行以薄且均匀的厚度在晶片W的主面SC上保形地形成氧化硅膜的层Ly2。
在流程SQ1a之后的步骤ST15a中，判断是否结束流程SQ1a。具体来说，在步骤ST15a中，判断流程SQ1a的执行次数是否达到规定次数。流程SQ1a的执行次数的确定是确定图4的(a)部所示的氧化硅膜的保护膜SX的膜厚TH。即，由通过执行一次流程SQ1a形成的氧化硅膜的膜厚和流程SQ1a的执行次数的乘积来实质上确定最终形成在晶片W上的保护膜SX的厚度。因此，根据形成在晶片W上的保护膜SX的期望的厚度，设定流程SQ1a的执行次数。
在步骤ST15a中，判断为流程SQ1a的执行次数没有达到规定次数时(步骤ST15a：否)，再次反复执行流程SQ1a。另一方面，在步骤ST15a中，判断为流程SQ1a的执行次数达到规定次数时(步骤ST15a：是)，结束流程SQ1a的执行。由此，如图4的(a)部所示，在晶片W的主面SC上形成氧化硅膜的保护膜SX。即，通过反复执行规定次数的流程SQ1a的执行次数，以均匀的膜厚在晶片W的主面SC上保形地形成具有规定的膜厚的保护膜SX。流程SQ1a的执行次数越少，保护膜SX的厚度越小。
回到图1说明。步骤ST1之后的步骤ST2通过在处理容器12内产生的等离子体蚀刻槽部TR的底部BT(表面SF2b)。首先，在步骤ST2中，将第三气体和第四气体的混合气体供给到处理容器12内。第三气体为包括氟代烃类气体的处理气体，第四气体可以是包括氧气的处理气体。第三气体例如可以是C4F8气体。第四气体例如可以是Ar/N2/O2气体。然后，在处理容器12内产生供给至处理容器12内的混合气体的等离子体。具体而言，从气体源组40的多个气体源中选择的气体源，将包含第三气体和第四气体的混合气体的处理气体供给至处理容器12内。从第一高频电源62供给高频电力。从第二高频电源64供给高频偏置电力。进而，通过使排气装置50动作，将处理容器12内的空间的压力设定为规定压力。由此，生成第三气体和第四气体的混合气体的等离子体。在步骤ST2中生成的等离子体中的F(氟)等活性种对设置在作为多孔质膜的被蚀刻层PM的槽部TR的底部BT进行蚀刻。接着，吹扫处理容器12内的空间。具体而言，将在步骤ST2中供给的处理气体从处理容器12内排气。作为吹扫气体，氮气之类的不活泼气体也可以供给至处理容器12。即，在步骤ST2中进行的吹扫也可以是使不活泼气体流到处理容器12内的气体吹扫或利用抽真空的吹扫中的任意者。
通过执行一次流程SQ1，如图4的(b)部所示，槽部TR的深度增加。进而，通过执行一次流程SQ1，凸部CV2中的被蚀刻层PM的区域PM2从端面SF3侧被蚀刻，所以通过该蚀刻来削除凸部CV2的角部CP(倒角)。即，在执行一次流程SQ1后，能够在区域PM2的端面SF3的前端与设置在凸部CV2侧的槽部TR的表面SF2c的保护膜SX的端面之间生成高度LP3(角部CP的削除部分的高度)。在方法MT中可以生成的高度LP3通过调节保护膜SX的膜厚和蚀刻时间等的工艺调节，能够降低。以下，削除部分意指通过蚀刻除去的部分。
图7是示出在一个实施方式的方法MT中，图4的(a)部所示的保护膜SX的膜厚TH和通过图4的(b)部所示的蚀刻后的角部CP的高度LP3的对应的测定结果的一例的图。图7的纵轴表示在步骤ST2中的蚀刻中以1[nm]的蚀刻生成的角部CP的削除部分的增加率K(高度LP3的增加量)[nm]，图7的横轴表示在步骤ST2的蚀刻前设置在凸部CV2侧的槽部TR的表面SF2c上的保护膜SX的膜厚TH的值[nm]。结果GP1是在从第二高频电源64供给的高频偏置电力为0[W]时的测定结果，结果GP2是从第二高频电源64供给的高频偏置电力为25[W]时得到的测定结果，结果GP3是从第二高频电源64供给的高频偏置电力为100[W]时得到的测定结果。
参照图7可以知道，在步骤ST2的蚀刻中，凸部CV2侧的槽部TR的表面SF2c上设置的保护膜SX的膜厚TH越薄且从第二高频电源64供给的高频偏置电力越大，以1[nm]的蚀刻生成的角部CP的削除部分的增加量K(高度LP3的增加量)越大。其中，当在步骤ST2中从电源70供给直流电压时，该直流电压越大，以1[nm]的蚀刻生成的角部CP的削除部分的增加量K(高度LP3的增加量)越大。
进而，可以知道，在结果GP1～GP3中的任一者中，对于膜厚TH的变化的角部CP的削除部分的增加量K(高度LP3的增加量)的变化(即，结果GP1～GP3各自的曲线的斜率)在保护膜SX的膜厚TH为2[nm]以下的情况下与保护膜SX的膜厚TH为2[nm]以上的情况相比，更大。因此，参照图7，步骤ST2的执行前的保护膜SX的膜厚TH如果为2[nm]以上8[nm]以下，则能够缩小在步骤ST2的蚀刻中能够生成的角部CP的削除部分，能够减少角部CP的削除部分的高度LP3。因此，能够降低利用方法MT的蚀刻的被蚀刻层PM的变形的程度。
接下来，对步骤ST2中的蚀刻的各向异性的程度进行说明。令纵向(槽部TR的深度方向)的蚀刻速率为Y1[nm/分钟]，横向(与纵向垂直的方向且晶片W的主面SC扩大的方向)的蚀刻速率Y1[nm/分钟]时，α＝Y2/Y1满足0＜α＜1。示出α越小，纵向优位的各相异性越高的蚀刻。α随着从第二高频电源64供给的高频偏置电力的增加而减少，且随着处理容器12内的压力的增加而减少。这样，步骤ST2中的蚀刻的各向异性的程度通过调节从第二高频电源64供给的高频偏置电力和处理容器12内的压力，能够适当控制。
接着，参照图1(c)，对作为图1的(a)部所示的步骤ST1利用步骤ST1b的情形进行说明。步骤ST1b是图1(a)部所示的步骤ST1的一例。步骤ST1b包括步骤ST11b和步骤ST12b。步骤ST11b的处理内容与步骤ST11a的处理内容一样。步骤ST12b的处理内容与步骤ST12a的处理内容同样。即，如图4的(a)部所示，通过步骤ST1b形成在晶片W的主面SC的保护膜SX为层Ly2。因此，作为步骤ST1使用步骤ST1b的情况下，通过流程SQ1的一次的执行形成的保护膜SX的膜厚与通过流程SQ1a的一次的执行形成的保护膜(层Ly2)的膜厚一样。
作为步骤ST1使用步骤ST1b的情况下，在步骤ST1a的步骤ST13a中使用的含氧原子的第二气体的等离子体P1所导致的层Ly2(参照图6的(c)部)的形成如图4的(b)部所示，可以通过执行步骤ST2中的蚀刻的执行实现。即，步骤ST1b之后的步骤ST2中使用的第四气体中所含的氧原子与在步骤ST1a的步骤ST13a中使用的氧原子一样起作用，由此可以得到层Ly1至层Ly2。即，通过步骤ST1b形成层Ly1，通过该步骤ST1b之后的步骤ST2的蚀刻形成层Ly1至层Ly2。
回到图1的(a)部进行说明。在方法MT中，执行一次以上的流程SQ1。在流程SQ1之后的步骤ST3中，判断是否结束流程SQ1的执行。具体来说，在步骤ST3中，判断流程SQ1的执行次数是否达到规定次数。在步骤ST3中判断出流程SQ1的执行次数没有达到规定次数时(步骤ST3：否)，再次反复进行流程SQ1的执行。另一方面，在步骤ST3中，判断出流程SQ1的执行次数达到规定次数时(步骤ST3：是)，流程SQ1的执行结束。由此，例如如图5的(b)部所示，设置在晶片W的主面SC的槽部TR可以以期望的形状(槽部TR的宽度和深度等)形成。图4的(a)部和图4的(b)部示出第一次的流程SQ1的执行所致的晶片W的状态。图5的(a)部和图5的(b)部示出第二次的流程SQ1的执行的流程W的状态。
通过确定流程SQ1的执行次数，可以确定槽部TR的形状。即，通过一次的流程SQ1的执行形成的氧化硅的膜厚和流程SQ1的执行次数之积，实质上确定最终形成在晶片W的主面SC上的槽部TR的宽度(宽度方向的槽部TR的形状)。进而，通过一次的流程SQ1的执行蚀刻的槽部TR的深度和流程SQ1的执行次数之积，实质上确定最终形成在晶片W主面SC的槽部TR的深度(深度方向的槽部TR的形状)。因此，根据形成在晶片W的主面SC的槽部TR的期望的形状，设定流程SQ1的执行次数。
另外，在反复执行的多个流程SQ1中，包含步骤ST1为图1的(b)部的步骤ST1a的流程SQ1的情况下，槽部TR的详细形状的确定不仅依赖于流程SQ1的执行次数，还依赖于流程SQ1a的执行次数。例如，可以考虑如下情况：在流程SQ1被执行N次时，在N次的流程SQ1中包含图1的(b)部所示的步骤ST1a的流程SQ1执行M(M为1以上且N-1以下的整数)次，且包含图1的(c)部所示的步骤ST1b的流程SQ1执行N-M次。特别是，可以是如下情况，在N次的流程SQ1的执行中，第一次执行包括图1的(b)部所示的步骤ST1a的流程SQ1的执行，从第二次以后，执行N-1次的包含图1的(c)部所示的步骤ST1b的流程SQ1。此时，通过第一次的流程SQ1的执行，能够首先形成较厚的膜厚TH的保护膜SX。当包含步骤1a的流程SQ1的执行次数多时，有时由步骤S13a的蚀刻中使用的氧气的等离子体，槽部TR的表面SF2侧的被蚀刻层PM变质。进而，有时通过该氧气的等离子体，沉积膜DP通过蚀刻被除去，此时，掩模MK露出，由此凸部CV1的被蚀刻层PM的形状可以根据蚀刻而变化。
另外，参照图5的(b)部，步骤ST2的蚀刻的各向异性较低，通过执行步骤ST2的蚀刻，槽部TR的宽度扩展(槽部TR的表面SF2a在方向DR1上扩展且槽部TR的表面SF2c在方向DR2上扩展，由此槽部TR的宽度LP1扩展)时，流程SQ1的执行次数N可以基于槽部TR的期望的深度LP4的值dp和槽部TR的期望的宽度LP1的值1p确定。此处，槽部TR的期望的深度LP4的值dp可以基于纵向的蚀刻速率的值Y1[nm/分钟]、流程SQ1的每次执行的执行时间和流程SQ1的每次执行的保护膜SX的膜厚TH的值thv确定。槽部TR的期望的宽度LP1的值1p可以基于横向的蚀刻速率的值Y2[nm/分钟]、流程SQ1的每次执行的执行时间、流程SQ1的每次执行的保护膜SX的膜厚TH的值thv确定。
另外，参照图5的(b)部，步骤ST2的蚀刻的各相异性比较高，在步骤ST2的蚀刻的执行中，维持槽部TR的宽度(维持宽度LP1)时，流程SQ1的执行次数N利用每次执行一次流程SQ1时能够形成的期望的膜厚TH的值tha(平均值)和槽部TR的期望的深度LP4的值dp和槽部TR的期望的形状(具体而言图5的(b)部所示的角度θ)，可以按照N＝(dp×tan(θ))/tha的式子确定。此处，每次执行一次流程SQ1时能够形成的期望的膜厚TH的值tha(平均值)可以通过流程SQ1的N次执行形成的期望的保护膜SX的膜厚TH的值tht(最大值)和由流程SQ1的执行次数N确定(tha＝tht/N)。槽部TR的期望的深度LP4的值dp可以基于纵向的蚀刻速率的值Y1[nm/分钟]、流程SQ1的每次执行的执行时间和流程SQ1的每次执行的保护膜SX的膜厚TH的值thv确定。图5的(b)部所示的角度θ可以由槽部TR的期望的深度LP4的值dp和期望的保护膜SX的膜厚TH的值tht确定(tan(θ)＝tht/dp)。
以下，表示步骤ST2、步骤ST11a、步骤ST13a、流程SQ1和流程SQ1a的各自的主要工艺调节的实施例。
<步骤ST2>
·处理容器12内的压力[mTorr]：80[mTorr]
·第一高频电源62的高频电力的值[W]、频率值[MHz]：300[W]、40[MHz]
·第二高频电源64的高频电力的值[W]、频率值[MHz]：25[W]、13[MHz]
·电源70的直流电压的值[V]：0[V]
·处理气体：C4F8/Ar/N2/O2气体
·处理气体的流量[sccm]：(C4F8)30[sccm]、(Ar气体)1000[sccm]、(N2气体)20[sccm]、(O2气体)10[sccm]
·处理时间[s]：30[s]
<步骤ST11a>
·处理容器12内的压力[mTorr]：100[mTorr]
·第一高频电源62的高频电力的值[W]：0[W]
·第二高频电源64的高频电力的值[W]：0[W]
·电源70的直流电压的值[V]：0[V]
·处理气体(第一气体)：单氨基硅烷(H3-Si-R(R为氨基))
·处理气体的流量[sccm]：50[sccm]
·处理时间[s]：15[s]
<步骤ST13a>
·处理容器12内的压力[mTorr]:200[mTorr]
·第一高频电源62的高频电力的值[W]：300[W]、10[kHz]、Duty(占空比)50
·第二高频电源64的高频电力的值[W]：0[W]
·电源70的直流电压的值[V]：0[V]
·处理气体(第二气体)：CO2气体
·处理气体的流量[sccm]：300[sccm]
·处理时间[s]：5[s]
<流程SQ1>
·反复次数：5次
<流程SQ1a>
·反复次数：5次
在以上说明的方法MT中，在晶片W的主面SC(包括槽部TR的内侧的表面SF2)保形地形成保护膜SX的步骤ST1和在步骤ST1执行后蚀刻设置在主面SC的槽部TR的底部BT的步骤ST2可以交替反复执行(步骤ST3)。因此，通过执行多次的每次步骤ST1中适当调节保护膜SX的膜厚TH等，且在执行多次的每次步骤ST2中适当调节蚀刻量等，能够根据期望的槽部TR的多样的形状比较精密的进行槽部TR的加工。
另外，步骤ST1a通过与ALD法一样的方法，在晶片W的主面SC(包括槽部TR的内侧的表面SF2)保形地形成保护膜SX，所以对晶片W的主面SC的保护的强度得以提高，并且能够以均匀的膜厚形成保护晶片W的主面SC的保护膜SX。
另外，步骤ST1b仅由能够由第一气体在晶片W的主面SC(包括槽部TR的内侧的表面SF2)形成反应前驱体(层Ly1)的步骤ST11b和在执行步骤ST11b后吹扫处理容器12内的空间的步骤ST12b构成，所以通过步骤ST1b形成的保护膜SX成为在步骤ST11b中形成的反应前驱体(层Ly1)，因此能够成为较薄的膜。进而，在步骤ST1b之后的步骤ST2中，利用含氧的第三气体的等离子体，所以能够对在步骤ST11b中形成的反应前驱体(层Ly1)添加氧，与通过与ALD法同样的方法形成的保护膜具有同样组成的保护膜SX能够以较薄的膜厚形成，进而能够在步骤2的蚀刻时进行氧气的添加，所以能够实现处理步骤的效率化。
另外，在步骤ST1a中，通过与ALD法同样的方法，在晶片W的主面SC(包括槽部TR的内侧的表面SF2)保形地形成保护膜SX，所以对晶片W的主面SC的保护强度得以提高，并且能够以均匀的膜厚形成保护晶片W的主面SC的保护膜SX。在步骤ST1b中，仅由能够由第一气体在晶片W的主面SC(包括槽部TR的内侧的表面SF2)形成反应前驱体的步骤ST11b和在步骤ST11b的执行后吹扫处理容器12内的空间的步骤ST12b构成，所以通过步骤ST1b形成的保护膜SX成为在步骤ST11b中形成的反应前驱体(层Ly1)，因此能够成为较薄的膜。而且，在步骤ST1b之后的步骤ST2中，使用含氧的气体的等离子体，所以对在步骤ST11b中形成的反应前驱体(层Ly1)能够添加氧，与通过与ALD法同样的方法形成的保护膜具有同样组成的保护膜SX能够以较薄的膜厚形成，进而能够在步骤ST2的蚀刻时进行氧气的添加，所以能够实现处理步骤的效率化。而且，在流程SQ1的N次执行中，执行M次的包括上述的步骤ST1a的流程SQ1，且执行N-M次的包括上述ST1b的流程SQ1，所以能够充分应对槽部TR的多样形状的形成。
另外，第二气体包括氧原子，所以在步骤ST13a中，该氧原子与在步骤ST11a中形成的硅的反应前驱体(层Ly1)结合，由此能够保形地形成氧化硅的保护膜SX。另外，当第二气体为二氧化碳气体时，第二气体包括碳原子，所以氧原子所导致的侵蚀能够被该碳原子抑制。
另外，第一气体包括氨基硅烷类气体，所以通过步骤ST11a和步骤ST11b，能够沿着晶片W的主面SC的原子层形成硅的反应前驱体(层Ly1)。
另外，利用包括单氨基硅烷的第一气体，在步骤ST11a和步骤ST11b中能够进行硅的反应前驱体(层Ly1)的形成。
另外，第一气体所包含的氨基硅烷类气体可以利用具有1～3个的硅原子的氨基硅烷。另外，第一气体所包含的氨基硅烷类气体可以使用具有1～3个氨基的氨基硅烷。
另外，在步骤ST2的执行前，当在步骤ST1中形成的保护膜SX的膜厚TH为2[nm]以上8nm[以下]时，特别是与保护膜SX的膜厚TH低于2[nm]的情况相比，能够降低对被该保护膜SX覆盖的晶片W的角部CP的蚀刻的效果。因此，能够降低利用步骤ST2的蚀刻的晶片W的变形的程度。
以上，在优选实施方式中，图示本发明的原理进行说明，但对本领域技术人员显而易见的是，本发明能够变更配置和细节而不脱离其原理。本发明限定于本实施方式中公开的特定结构。因此，对权利要求以及从其精神范围得到的所有修正和变更要求权利。

Claims (14)

1.一种处理被处理体的方法，其特征在于：
所述被处理体包括第一凸部、第二凸部、被蚀刻层和槽部，所述被蚀刻层包括包含于该第一凸部的区域和包含于该第二凸部的区域，所述槽部设置于该被处理体的主面且设置于该被蚀刻层，被夹在该第一凸部和该第二凸部之间，所述槽部的内侧的表面包含于所述被处理体的该主面，
所述方法反复执行N次第一流程，其中，N为2以上的整数，
所述第一流程包括：
在收纳有所述被处理体的等离子体处理装置的处理容器内，在该被处理体的该主面保形地形成保护膜的步骤；和
在执行所述保形地形成所述保护膜的步骤后，通过在所述处理容器内产生的气体的等离子体对所述被处理体的所述槽部的底部进行蚀刻的步骤，
在包含于所述第一凸部的区域形成掩模，在包含于所述第二凸部的区域不形成掩模，
在所述掩模上形成沉积膜。
2.如权利要求1所述的方法，其特征在于：
在所述保形地形成所述保护膜的步骤中，
通过反复执行第二流程，在所述被处理体的所述主面保形地形成所述保护膜，其中所述第二流程包括：
将第一气体供给到所述处理容器内的步骤；
在执行所述供给所述第一气体的步骤后，对所述处理容器内的空间进行吹扫的步骤；
在执行所述对所述空间进行吹扫的步骤后，在所述处理容器内生成第二气体的等离子体的步骤；和
在执行所述生成所述第二气体的等离子体的步骤后，对所述处理容器内的空间进行吹扫的步骤，
在所述供给所述第一气体的步骤中不生成该第一气体的等离子体。
3.如权利要求1所述的方法，其特征在于：
在所述保形地形成所述保护膜的步骤中，
通过执行以下步骤在所述被处理体的所述主面保形地形成所述保护膜：
将第一气体供给到所述处理容器内的步骤；和
在执行所述供给所述第一气体的步骤后，对所述处理容器内的空间进行吹扫的步骤，
在所述对所述槽部的所述底部进行蚀刻的步骤中，通过在所述处理容器内生成的含氧的气体的等离子体对所述被处理体的该槽部的该底部进行蚀刻，
在所述供给所述第一气体的步骤中不生成该第一气体的等离子体。
4.如权利要求1所述的方法，其特征在于：
在所述第一流程的N次执行中，执行M次的包含第一处理的该第一流程，执行N-M次的包含第二处理的该第一流程，其中，M为1以上且N-1以下的整数，
所述第一处理包含于所述保形地形成所述保护膜的步骤中，
在所述第一处理中，通过反复执行第二流程，在所述被处理体的所述主面保形地形成所述保护膜，其中所述第二流程包括：
将第一气体供给到所述处理容器内的步骤；
在执行所述供给所述第一气体的步骤后，对所述处理容器内的空间进行吹扫的步骤；
在执行所述对所述空间进行吹扫的步骤后，在所述处理容器内生成第二气体的等离子体的步骤；和
在执行所述生成所述第二气体的等离子体的步骤后，对所述处理容器内的空间进行吹扫的步骤，
所述第二处理包含于所述保形地形成所述保护膜的步骤中，
在所述第二处理中，通过执行以下步骤在所述被处理体的所述主面保形地形成所述保护膜：
将第一气体供给到所述处理容器内的步骤；和
在执行所述供给所述第一气体的步骤后，对所述处理容器内的空间进行吹扫的步骤，
在接着所述第二处理之后的所述对所述槽部的所述底部进行蚀刻的步骤中，通过在所述处理容器内生成的含氧的气体的等离子体对所述被处理体的该槽部的该底部进行蚀刻，
在所述第一处理中执行的所述供给所述第一气体的步骤和在所述第二处理中执行的所述供给所述第一气体的步骤的任意步骤中，均不生成该第一气体的等离子体。
5.如权利要求2所述的方法，其特征在于：
所述第二气体包含氧原子。
6.如权利要求5所述的方法，其特征在于：
所述第二气体包括二氧化碳气体或氧气。
7.如权利要求2～6中的任一项所述的方法，其特征在于：
所述第一气体包括氨基硅烷类气体。
8.如权利要求7所述的方法，其特征在于：
所述第一气体包括单氨基硅烷。
9.如权利要求7所述的方法，其特征在于：
所述第一气体所包含的氨基硅烷类气体包括具有1～3个硅原子的氨基硅烷。
10.如权利要求7所述的方法，其特征在于：
所述第一气体所包含的氨基硅烷类气体包括具有1～3个氨基的氨基硅烷。
11.如权利要求1～6中任一项所述的方法，其特征在于：
在执行所述对所述槽部的所述底部进行蚀刻的步骤前，在所述保形地形成所述保护膜的步骤中形成的该保护膜的膜厚为2nm以上8nm以下。
12.如权利要求1所述的方法，其特征在于：
在所述沉积膜上不形成保护膜。
13.如权利要求1所述的方法，其特征在于：
包含于所述第一凸部的区域与包含于所述第二凸部的区域相比较高地突出。
14.如权利要求1所述的方法，其特征在于：
通过所述对所述槽部的所述底部进行蚀刻的步骤，包含于所述第二凸部的区域的上表面的保护膜被除去，侧壁的保护膜留下。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7071175B2 (ja) * 2017-04-18 2022-05-18 東京エレクトロン株式会社 被処理体を処理する方法
WO2019168099A1 (ja) 2018-03-02 2019-09-06 日本電気株式会社 光中継器、伝送路ファイバの監視方法、及び光伝送システム
CN110581050B (zh) * 2018-06-07 2024-06-11 东京毅力科创株式会社 处理方法和等离子体处理装置
US10340136B1 (en) * 2018-07-19 2019-07-02 Lam Research Corporation Minimization of carbon loss in ALD SiO2 deposition on hardmask films
JP7257883B2 (ja) * 2018-07-25 2023-04-14 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7066565B2 (ja) * 2018-07-27 2022-05-13 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7174634B2 (ja) * 2019-01-18 2022-11-17 東京エレクトロン株式会社 膜をエッチングする方法
JP7220603B2 (ja) 2019-03-20 2023-02-10 東京エレクトロン株式会社 膜をエッチングする方法及びプラズマ処理装置
JP7336365B2 (ja) * 2019-11-19 2023-08-31 東京エレクトロン株式会社 膜をエッチングする方法及びプラズマ処理装置
US11443954B2 (en) 2019-12-10 2022-09-13 Tokyo Electron Limited Method and apparatus for controlling a shape of a pattern over a substrate
US20210210355A1 (en) * 2020-01-08 2021-07-08 Tokyo Electron Limited Methods of Plasma Processing Using a Pulsed Electron Beam

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000023003A (ko) * 1998-09-24 2000-04-25 포만 제프리 엘 반도체 기판의 표면 평탄화 처리 방법 및 절연층에서의 전도 플러그 생성 처리 방법
CN102543843A (zh) * 2010-12-29 2012-07-04 中芯国际集成电路制造(北京)有限公司 互连结构的制造方法
JP2015521799A (ja) * 2012-06-22 2015-07-30 東京エレクトロン株式会社 エッチング及びアッシング中での低誘電率材料の側壁保護

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4221859B2 (ja) * 1999-02-12 2009-02-12 株式会社デンソー 半導体装置の製造方法
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
KR100462884B1 (ko) * 2002-08-21 2004-12-17 삼성전자주식회사 희생충진물질을 이용한 반도체 장치의 듀얼다마신배선형성방법
US7119020B2 (en) * 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
JP2006203035A (ja) * 2005-01-21 2006-08-03 Tokyo Electron Ltd プラズマエッチング方法
US7794617B2 (en) * 2006-03-23 2010-09-14 Tokyo Electron Limited Plasma etching method, plasma processing apparatus, control program and computer readable storage medium
US7989354B2 (en) * 2007-06-08 2011-08-02 Tokyo Electron Limited Patterning method
JP5291310B2 (ja) * 2007-08-29 2013-09-18 セイコーインスツル株式会社 半導体装置の製造方法
JPWO2009154173A1 (ja) 2008-06-17 2011-12-01 株式会社アルバック 多段型基板の製造方法
EP2362411A1 (en) * 2010-02-26 2011-08-31 Nederlandse Organisatie voor toegepast -natuurwetenschappelijk onderzoek TNO Apparatus and method for reactive ion etching
JP5743488B2 (ja) * 2010-10-26 2015-07-01 株式会社日立国際電気 基板処理装置および半導体装置の製造方法
US9023719B2 (en) * 2013-09-17 2015-05-05 Sandisk Technologies Inc. High aspect ratio memory hole channel contact formation
US9378971B1 (en) * 2014-12-04 2016-06-28 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543158B2 (en) * 2014-12-04 2017-01-10 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
JP2015111607A (ja) * 2013-12-06 2015-06-18 大日本印刷株式会社 パターン形成方法
JP6230954B2 (ja) * 2014-05-09 2017-11-15 東京エレクトロン株式会社 エッチング方法
JP6366454B2 (ja) * 2014-10-07 2018-08-01 東京エレクトロン株式会社 被処理体を処理する方法
US9620377B2 (en) * 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US9384998B2 (en) * 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10170324B2 (en) * 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9997373B2 (en) * 2014-12-04 2018-06-12 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
JP6486092B2 (ja) * 2014-12-11 2019-03-20 東京エレクトロン株式会社 プラズマエッチング方法
JP2016136606A (ja) * 2015-01-16 2016-07-28 東京エレクトロン株式会社 エッチング方法
JP6521848B2 (ja) * 2015-01-16 2019-05-29 東京エレクトロン株式会社 エッチング方法
US9972504B2 (en) * 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000023003A (ko) * 1998-09-24 2000-04-25 포만 제프리 엘 반도체 기판의 표면 평탄화 처리 방법 및 절연층에서의 전도 플러그 생성 처리 방법
CN102543843A (zh) * 2010-12-29 2012-07-04 中芯国际集成电路制造(北京)有限公司 互连结构的制造方法
JP2015521799A (ja) * 2012-06-22 2015-07-30 東京エレクトロン株式会社 エッチング及びアッシング中での低誘電率材料の側壁保護

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