CN107706193A - 绝缘体上覆半导体晶圆、含晶体管的半导体结构及其形成与操作方法 - Google Patents

绝缘体上覆半导体晶圆、含晶体管的半导体结构及其形成与操作方法 Download PDF

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Abstract

本发明涉及绝缘体上覆半导体晶圆、含晶体管的半导体结构及其形成与操作方法，绝缘体上覆半导体晶圆包括支撑基材、位在该支撑基材上方的电性绝缘层、及位在该电性绝缘层上方的半导体层。半导体结构包括晶体管。该晶体管包括在支撑基材上方含有压电材料的电性绝缘层、位在该电性绝缘层上方的半导体层、位在该半导体层中的源极区、通道区与漏极区、位在该通道区上方的栅极结构、第一电极、以及第二电极。该第一电极与该第二电极设于该电性绝缘层的侧向对立侧。该第一电极及第二电极电性绝缘该半导体层，并且经组配用于对该电性绝缘层的该压电材料施加电压。该压电材料回应于对其施加的该电压而至少在该通道区中产生应变。

Description

绝缘体上覆半导体晶圆、含晶体管的半导体结构及其形成与 操作方法
技术领域
大体上，本发明关于集成电路、其形成方法、及用于操作集成电路中的晶体管的方法，并且更尤指在场效晶体管的通道区中提供应变的集成电路、用于形成此类集成电路的方法、及用来操作此类集成电路中的场效晶体管的方法。
背景技术
集成电路包括大量电路元件，其尤其包括场效晶体管。在场效晶体管中，可提供包括栅极电极与栅极绝缘层的栅极结构，其中栅极绝缘层将栅极电极与通道区分开，并且在栅极电极与通道区之间提供电性绝缘。毗连通道区可提供源极区与漏极区。源极区、漏极区与通道区可设于半导体材料中，其中源极区和漏极区的掺杂有别于通道区的掺杂。在P通道晶体管中，源极区与漏极区可为P掺杂，并且通道区可为N掺杂或实质未经掺杂。在N通道晶体管中，源极区与漏极区可为N掺杂，并且通道区可为P掺杂或实质未经掺杂。
取决于栅极电极与源极区之间施加的栅极电压，场效晶体管可在接通状态(其中源极区与漏极区之间有较高电导)与断开状态(其中源极区与漏极区之间有较低电导)之间进行切换。通道区处于场效晶体管的接通状态(ON-state)时的电导还可取决于通道区中的掺质浓度、通道区中的电荷载子迁移率、通道区在晶体管的宽度方向的延展、及取决于源极区与漏极区之间的距离，其通常称为“通道长度”。
为了增加通道区在晶体管的接通状态时的电导，已提出通过修改半导体材料的晶格结构来提升通道区中的电荷载子迁移率。这可通过在通道区中产生拉伸或压缩应力来完成。通道区中的压缩应力可产生压缩应变，其中通道区中半导体材料的晶格变形，使得空穴(holes)的迁移率提升，导致P通道晶体管的通道区的导电性增加。反言之，通道区中的拉伸应力可产生拉伸应变，其中通道区中半导体材料的晶格变形，使得电子迁移率增加，其可提升N通道晶体管的通道区的导电性。
为了在场效晶体管的通道区中提供应力，已提出形成包括半导体材料的应力产生区，该半导体材料与相邻通道区的硅(举例如硅锗及/或碳化硅)具有不同晶格常数。用于产生应力的其它技术包括在晶体管的通道区提供与硅具有不同晶格常数的半导体材料。另外及/或替代地，可在晶体管上方形成一层受应力的电性绝缘材料，例如受应力氮化硅，并且可进行应力记忆技术，其中硅系通过离子布植来非晶化，并且在有该层受应力的电性绝缘材料的存在下重新结晶化。
可使用的进一步技术包括受应变的绝缘体上硅技术。在受应变的绝缘体上硅技术中，可在硅晶圆上方提供硅锗层，并且可在硅锗层上方形成一层实质纯硅。由于实质纯硅与硅锗有不同的晶格常数，可在该层实质纯硅获得应变。之后，可使用离子布植、晶圆接合及切分(splitting)等技术，将该层受应变实质纯硅移送至支撑晶圆。一层二氧化硅可设于该层受应变实质纯硅与支撑晶圆之间，以致获得绝缘体上硅结构。可通过蚀刻程序，将硅锗的残余物从移送的该层受应变实质纯硅移除。移送的该层受应变实质纯硅可实质维持其应变。之后，可形成晶体管，其中晶体管的通道区可设于该层受应变实质纯硅中。
用于形成如上述场效晶体管的受应力通道区的技术会具有与其相关联的问题。用于形成受应力通道区的一些技术在根据先进技术节点于半导体制造技术中使用时，会在通道区中产生不足的应变。再者，受应变的绝缘体上硅技术仅可在各晶圆中提供一种应变类型(拉伸或压缩)，其最佳化程度可能小于互补式金属氧化物半导体(CMOS)技术，其中N通道晶体管与P通道晶体管两者都有运用到，如以上所述，N通道晶体管与P通道晶体管会因不同应变而受益。
本发明提供可有助于实质克服或至少降低一些或所有上述问题的技术。
发明内容
以下介绍本发明的简化概要，以便对本发明的一些态样有基本的了解。本概要并非本发明的详尽概述。用意不在于指认本发明的重要或关键要素，或叙述本发明的范畴。目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。
本文中所揭示的一种说明性绝缘体上覆半导体晶圆包括支撑基材、位在该支撑基材上方的电性绝缘层、及位在该电性绝缘层上方的半导体层。该电性绝缘层包括压电(piezoelectric)材料。
本文中所揭示的说明性方法包括提供第一晶圆与第二晶圆。该第一晶圆上方形成电性绝缘层。该电性绝缘层包括适用于形成压电材料的一层材料。离子被植入该电性绝缘层下面该第一晶圆的一部分。该离子布植界定该第一晶圆的切分位置。该第一晶圆接合至该第二晶圆，其中该电性绝缘层配置于该第一晶圆与该第二晶圆之间。于该第一晶圆的该切分位置切分该第一晶圆。维持与该第二晶圆接合的该第一晶圆的半导体材料的一部分于该电性绝缘层的对立该第二晶圆的一侧提供半导体层。介于该半导体层与该第二晶圆之间的压电材料是以适用于形成该压电层的该材料的该层为基础所形成。
本文中所揭示的说明性半导体结构包括晶体管。该晶体管包括在支撑基材上方含有压电材料的电性绝缘层、位在该电性绝缘层上方的半导体层、位在该半导体层中的源极区、通道区与漏极区、位在该通道区上方的栅极结构、第一电极、以及第二电极。该第一电极与该第二电极设于该电性绝缘层的侧向对立侧。该第一电极及第二电极电性绝缘该半导体层，并且经组配用于对该电性绝缘层的该压电材料施加电压。该压电材料回应于对其施加的该电压而至少在该通道区中产生应变。
本文中所揭示的另一说明性方法包括：提供绝缘体上覆半导体晶圆。该绝缘体上覆半导体晶圆包括支撑基材、位在该支撑基材上方的电性绝缘层、及位在该电性绝缘层上方的半导体层。该电性绝缘层包括一层压电材料。形成包括第一沟槽与第二沟槽的沟槽隔离结构。形成介于该第一沟槽与该第二沟槽之间的栅极结构。将该电性绝缘层与该半导体层的第一部分与第二部分移除。该电性绝缘层与该半导体层的该等第一部分位于该第一沟槽与该栅极结构对立的一侧。该电性绝缘层与该半导体层的该等第一部分的移除形成第一凹口。该电性绝缘层与该半导体层的该等第二部分位于该第二沟槽与该栅极结构对立的一侧。该电性绝缘层与该半导体层的该等第二部分的移除形成第二凹口。在该第一凹口中形成第一电极。在该第二凹口中形成第二电极。
本文中所揭示的再一说明性方法包括：提供包括晶体管的半导体结构。该晶体管包括在支撑基材上方含有压电材料的电性绝缘层、位在该电性绝缘层上方的半导体层、位在该半导体层中的源极区、通道区与漏极区、位在该通道区上方的栅极结构、第一电极、以及第二电极。该第一电极与第二电极设于该电性绝缘层的侧向对立侧，并且与该半导体层电性绝缘。该方法更包括在该第一电极与该第二电极之间施加电压。该压电材料回应于该电压而至少在该通道区中产生应变。该通道区中的该应变修改该通道区中的电荷载子迁移率。
附图说明
本发明可搭配附图参照以下说明来了解，其中相似的参考元件符号表示相似的元件，并且其中：
图1至4展示根据一具体实施例绘示绝缘体上覆半导体晶圆及其制造的示意性截面图；
图5至8展示根据一具体实施例的半导体结构在根据一具体实施例的半导体结构制造方法的阶段中的示意性截面图；以及
图9a及9b展示根据具体实施例绘示晶体管中的漏极电流的曲线图。
尽管本文所揭示的专利标的易受各种修改和替代形式所影响，其特定具体实施例仍已通过图式中的实施例予以表示并且在本文中予以详述。然而，应了解的是，本文中特定具体实施例的说明用意不在于将本发明限制于所揭示的特定形式，相反地，如随附权利要求所界定，用意在于涵盖落于本发明的精神及范畴内的所有修改、均等例、及替代方案。
符号说明：
101 晶圆或第一晶圆
103 缓冲层
104 层件
105 覆盖层
106 退火程序
201 压电层
202 缓冲层
203 离子布植程序
204 切分位置
301 晶圆或第二晶圆
400 绝缘体上覆半导体晶圆
401 半导体层
500 半导体结构
501 沟槽隔离结构
504 栅极结构
505、506 子层
507 功函数调整金属层
508 多晶硅层
509 侧壁间隔物
510 覆盖层
512、513、514、515 沟槽
516 晶体管元件
601 蚀刻程序
602、603 凹口
604 掩模
701 外延生长程序
702、703 电极
704 隆起源极区
705 隆起漏极区
801 源极区
802 通道区
803 漏极区
804 硅化物
805 层间介电质
806、807 电极接触
808 源极接触
809 漏极接触
810 栅极接触
811 晶体管
901、901'、902、902'、903、903' 曲线
具体实施方式
下面说明本发明的各项说明性具体实施例。为了澄清，本说明书中并未说明实际实作态样的所有特征。当然，将会领会旳是，在开发任何此实际具体实施例时，必须作出许多实作态样特定决策才能达到开发者的特定目的，例如符合系统有关及业务有关的限制条件，这些限制条件会随实作态样不同而变。此外，将会领会的是，此一开发努力可能复杂且耗时，虽然如此，仍会是受益于本发明的所属领域技术人员的例行工作。
本发明现将参照附图作说明。各种结构、系统及装置在图式中只是为了阐释而绘示，为的是不要因所属领域技术人员众所周知的细节而混淆本发明。虽然如此，仍将附图包括进来以说明并阐释本发明的说明性实施例。本文中使用的字组及词组应了解并诠释为与所属领域技术人员了解的字组及词组具有一致的意义。与所属领域技术人员了解的通常或惯用意义不同的词汇或词组(即定义)的特殊定义，用意不在于通过本文词汇或词组的一致性用法提供暗示。就一词汇或词组用意在于具有特殊意义的方面来说，即有别于所属领域技术人员了解的意义，此一特殊定义应会按照为此词汇或词组直接且不含糊地提供此特殊定义的定义方式，在本说明书中明确提出。
在一些具体实施例中，可提供可电压控制应力源，用来在运用于互补式金属氧化物半导体(CMOS)技术中的N通道与P通道场效晶体管两者中获得效能增强。在一些具体实施例中，掺杂铁电硅的二氧化铪可因其压电特性而当作可挠性应力源使用。该反向压电效应回应于所施加的电场而内部产生机械应变，可用于实施应力源，该应力源可通过对其施加的电压来开启与关闭，个别地用于N通道晶体管与P通道晶体管。亦可运用二氧化锆、氧化铪锆、锆钛酸铅(lead zirconate titanate；PZT)及/或掺杂镧的锆钛酸铅(lanthanum dopedlead zirconate titanate；PLZT)等不同于二氧化铪的压电及/或铁电材料。
在一些具体实施例中，包括压电材料的电性绝缘层可设于半导体层下面，其中形成场效晶体管的源极区、通道区与漏极区，其上方形成场效晶体管的栅极结构。用于对电性绝缘层的压电材料施加电压的第一电极与第二电极可设于电性绝缘层的侧向对立侧。当第一电极与第二电极之间施加电压时，压电材料可至少在晶体管的通道区中产生应变。通道区中的应变可修改通道区中的电荷载子迁移率。取决于第一电极与第二电极之间所施加的电压的极性，可获得拉伸或压缩应变。拉伸应变可增加通道区中的电子迁移率，其可有利于提升N通道晶体管的效能。压缩应变可增加通道区中的空穴迁移率，其可有利于提升P通道晶体管的效能。
在一些具体实施例中，可提供绝缘体上覆半导体晶圆，其包括支撑基材、位在支撑基材上方的电性绝缘层、以及位在该电性绝缘层上方的半导体层，其中该电性绝缘层包括压电材料。可形成包括第一沟槽与第二沟槽的沟槽隔离结构，其伸透半导体层，并且被填充有电性绝缘材料。可在第一沟槽与第二沟槽之间的半导体层的一部分上方形成栅极结构。之后，可进行绝缘体上覆半导体回蚀程序，用于移除第一和第二沟槽与栅极结构对立的侧边处的电性绝缘层与半导体层的诸部分，其中形成凹口。在凹口中，可形成可用于对电性绝缘层的压电材料施加电压的电极。在一些具体实施例中，这可通过选择性外延(exitaxial)生长程序来完成，其中亦可形成相邻栅极结构的隆起源极区与漏极区。之后，可进行用于活化及/或扩散掺质的退火程序，并且可进行用于在电极、及隆起源极区与漏极区中形成硅化物的硅化程序。接着，可形成用来对电极、源极区与漏极区、及/或栅极结构提供电连接的接触，并且可进行用于完成集成电路形成的后段制程。
进一步具体实施例关于可用于形成绝缘体上覆半导体晶圆的方法，该绝缘体上覆半导体晶圆包括含有压电材料的电性绝缘层。在此类具体实施例中，可在第一半导体晶圆上方形成电性绝缘层，其中电性绝缘层包括适用于形成压电层的一层材料，例如：二氧化铪、二氧化锆、氧化铪锆、锆钛酸铅、及/或掺杂镧的锆钛酸铅。接着，可将离子植入电性绝缘层下面的第一晶圆的一部分，其中该离子布植界定第一晶圆的切分位置。接着，该第一晶圆可接合至第二半导体晶圆，其中该电性绝缘层配置于该第一晶圆与该第二晶圆之间。之后，可于该第一晶圆的该切分位置切分该第一晶圆。该第一晶圆的该半导体材料的一部分可维持接合至该第二晶圆，并且可提供该绝缘体上覆半导体晶圆的半导体层。介于该半导体层与该第一晶圆之间的压电材料可以适用于形成该压电层的该材料的该层为基础所形成，举例而言，通过退火程序所形成。
在下文中，根据各项具体实施例的绝缘体上覆半导体晶圆、及用于其制造的方法将参照图1至4作说明。
图1展示第一晶圆101的示意性截面图，其可在制造程序早期阶段用于根据本文中所揭示的各项具体实施例的各种制造绝缘体上覆半导体晶圆的方法中。晶圆101可以是主体半导体晶圆，例如主体硅晶圆。如将于下面所述，晶圆101可提供半导体材料，将会从该半导体材料形成绝缘体上覆半导体晶圆的半导体层。于该半导体层，可形成诸如场效晶体管的电路元件。场效晶体管的源极区、通道区与漏极区可设于半导体层中。
可在第一晶圆101上方形成缓冲层103。缓冲层103可包括二氧化硅，并且其可通过氧化程序来形成，诸如热氧化作用及/或沉积程序，举例如化学气相沉积或等离子体(plasma)增强型化学气相沉积。
形成缓冲层103之后，可在缓冲层103上方形成适用于形成压电层的材料的层件(layer)104。可以层件104的材料为基础来提供压电材料，该压电材料呈现其中回应于机械应变而产生电场的压电效应、及其中回应于电场而产生机械应变的反向压电效应。在一项说明性具体实施例中，层件104可以是一种铁电材料，该铁电材料在低于其居里(Curie)温度的温度下具有自发性电极化。大体上，铁电材料亦可具有压电性，因为压电性关于铁电材料中存在的结晶对称特性。
如所属领域技术人员在完整阅读本申请书后将领会的是，适用于形成压电层的材料的层件104直接在其形成之后不需要具有压电及/或铁电特性。在一些具体实施例中，可在制造程序的较晚阶段进行适用于形成压电层的材料的层件104的处理，例如退火程序，其中压电及/或铁电层201(请参阅图2)是以适用于形成压电层的材料的层件104为基础所形成。
在一些说明性具体实施例中，适用于形成压电层的材料的层件104可包括氧化物，其包括铪及/或锆，例如：二氧化铪、二氧化锆、及/或氧化铪锆。
在一些说明性具体实施例中，层件104的材料可受掺杂。举例而言，在一些具体实施例中，适用于形成压电层的材料的层件104可包括掺杂硅的二氧化铪。亦可运用掺杂铝的二氧化铪、掺杂锶的二氧化铪、掺杂钇的二氧化铪、掺杂钆的二氧化铪、及/或其它掺杂稀土的氧化铪系统。在进一步具体实施例中，层件104可包括实质未经掺杂的二氧化铪。在一些具体实施例中，层件104可通过沉积程序来形成，其经调整而使得层件104的随之沉积的材料为实质非晶，并且实质不具有铁电特性。
在所示具体实施例中，其中适用于形成压电层的材料的层件104包括掺杂硅的二氧化铪，可进行用于沉积层件104的原子层沉积(atomic layer deposition；ALD)程序。在原子层沉积程序中，可运用肆-(乙基甲基胺基)-铪(tetrakis-(ethylmethylamino)-hafnium)、肆-二甲胺基硅烷、及臭氧。在一些具体实施例中，可另外使用金属有机先驱物及/或卤化物先驱物。在一项说明性具体实施例中，原子层沉积可在小于500℃的温度下进行，例如范围自约200℃至400℃的温度，尤其是约350℃的温度。层件104的材料的硅含量可在约2mol％至5mol％的范围内，尤其是在自约2.5mol％至4.5mol％的范围内。层件104的硅含量可通过改变原子层沉积程序中所运用的气体组成来控制。如上述适用于在较低温度形成压电层的材料的层件104可有助于获得适用于使压电层形成的材料的随之沉积的层件104的实质非晶结构。
在所示具体实施例中，其中适用于形成压电层的材料的层件104包括掺杂铝的二氧化铪、掺杂钇的二氧化铪、或掺杂钆的二氧化铪，可运用原子层沉积程序，其中使用肆-(乙基甲基胺基)-铪、四氯化铪、以及臭氧及/或水。再者，取决于层件104的材料是否包括铝、钇或钆，可使用三甲基铝、肆(甲基环戊二烯基)钇或参(异丙环戊烷)钆。原子层沉积程序的进一步参数可对应于以上在适用于使压电层形成的材料的层件104包括掺杂硅的二氧化铪的具体实施例的背景下所述者。
在适用于使压电层形成的材料的层件104包括实质未经掺杂的二氧化铪的说明性具体实施例中，化学气相沉积程序可用于形成层件104，其中使用对应于上述具体实施例的材料及/或参数，但为了掺杂层件104的材料所提供的物质则予以省略，可以被运用。
在适用于形成压电层的材料的层件104包括掺杂硅的氧化铪锆的说明性具体实施例中，可进行用于沉积层件104的材料的原子层沉积程序，其中使用肆(乙基甲基胺基)锆、肆(乙基甲基胺基)铪、及臭氧。在一些具体实施例中，氧化铪锆可具有根据化学式HfxZr1-xO2的组成，其中0<x<1，举例而言，可具有根据化学式Hf0.5Zr0.5O2的组成。原子层沉积程序的进一步参数可对应于以上在适用于使压电层形成的材料的层件104包括掺杂硅的二氧化铪的具体实施例的背景下所述者。
在适用于形成压电层的材料的层件104包括实质二氧化锆的说明性具体实施例中，可使用与以上在层件104的材料包括二氧化铪的具体实施例的背景下所述类似的沉积程序，其中所运用的是包括锆的反应剂，而不是包括铪的反应剂。特别的是，可使用肆(乙基甲基胺基)锆，而不是肆(乙基甲基胺基)铪，并且可使用四氯化锆，而不是四氯化铪。
适用于形成压电层的材料的层件104形成之后，可在层件104上形成覆盖层105。在一些具体实施例中，覆盖层105可包括氮化钛，并且其可通过诸如化学气相沉积、等离子体增强型化学气相沉积、及/或物理气相沉积等沉积技术来形成。
覆盖层105形成之后，可进行退火程序，如参考元件符号106示意性表示者。退火程序106可以是快速热退火程序，其中第一晶圆101被曝露至足以获得适用于形成层件104的压电层的材料的结晶的温度，例如，范围自约300℃至500℃的温度。由于适用于形成压电层的层件104在其上存在覆盖层105下的结晶作用，可获得具有压电及/或铁电特性的晶体结构。
图2展示第一晶圆101在根据本文中所揭示的一项说明性具体实施例制造绝缘体上覆半导体晶圆的较晚阶段的示意性截面图。适用于形成压电层的材料的层件104的结晶作用可导致形成压电层201，其在一些具体实施例中，可以是铁电层。
在退火程序106之后，覆盖层105可通过经调整用于相对于压电层201的材料将覆盖层105的材料选择性移除的蚀刻程序来移除。在覆盖层105包括氮化钛的具体实施例中，用于移除覆盖层105的蚀刻程序可以是用于蚀刻氮化钛的湿或干蚀刻程序。
移除覆盖层105之后，可在压电层201上方形成缓冲层202。类似于缓冲层103，缓冲层202可包括二氧化硅。缓冲层202可通过诸如化学气相沉积或等离子体增强型化学气相沉积的沉积程序来形成。
如所属领域技术人员在完整阅读本申请书后将领会的是，本发明不受限于适用于形成该压电层的材料的层件104、及压电层201包括二氧化铪、二氧化锆及/或氧化铪锆其中一者的具体实施例，如以上所述。在其它具体实施例中，不同材料可用于形成分别适用于形成该压电层、及压电层201的材料的层件104。举例而言，在一些具体实施例中，可使用锆钛酸铅(PZT)，其为包括铅、锆、钛与氧的化合物，并且具有根据化学式Pb(ZrxTi1-x)O3的组成，其中x可在自约0至约1的范围内，尤其是在自约0.4至约0.6的范围内，例如约0.52。亦可使用掺杂镧的锆钛酸铅(PLZT)化合物，举例如Pb0.83La0.17(Zr0.3Ti0.7)0.9575O3(PLZT17/30/70)。用于形成层件104的方法可包括脉冲激光沉积及/或溅镀，并可在形成层件104之后进行退火程序，用于获得层件104的材料的结晶作用，其中获得压电层201。使用PZT或PLZT的具体实施例中可省略覆盖层的形成，诸如以上参照图1所述的覆盖层105，因为提供压电与铁电特性的这些材料在其上没有形成覆盖层的存在下结晶时亦可被获得。类似于上述具体实施例，在压电材料的层件201包括PZT及/或PLZT的具体实施例中，可运用位在压电材料的层件201上面与下面的缓冲层103、202。
形成缓冲层202之后，可进行离子布植程序203。在离子布植程序203中，第一晶圆101可用氢离子或举例如氦等稀有气体的离子来照射。离子布植程序203的离子能量可经调整，使得大多数布植的离子在第一晶圆101的半导体材料中介于第一晶圆101的半导体材料与缓冲层103之间的界面(interface)下面一离子布植深度处停住不动，其对应于待形成绝缘体上覆半导体晶圆的半导体层的所欲厚度。举例而言，离子布植深度可稍微大于半导体层的所欲厚度。离子布植程序203中的离子的布植可界定第一晶圆的切分位置204。切分位置204可处在介于第一晶圆101的半导体材料与缓冲层103之间的界面下面一离子布植深度处，其大约等于大多数布植的离子在第一晶圆101的半导体材料中停住不动处的深度。如将于下面所述，在根据本文中所揭示的一项说明性具体实施例制造绝缘体上覆半导体晶圆的较晚阶段中，可在切分位置204处切分第一晶圆101。(请参阅图3)
图3展示一示意性截面图，其绘示根据本文中所揭示的一项说明性具体实施例制造绝缘体上覆半导体晶圆的较晚阶段，第一晶圆101于该阶段接合至第二晶圆301。第二晶圆301可以是主体半导体晶圆，其包括举例如硅的半导体材料。可使用与按照习知形成具有由二氧化硅所构成的电性绝缘层的绝缘体上覆半导体晶圆时所运用者对应的接合技术，在离子实施程序203之后将第一晶圆101接合至第二晶圆301。可将第一晶圆101接合至第二晶圆301，使得压电层201与缓冲层103、202实质配置在介于晶圆101、301的诸半导体材料之间的第二晶圆301的整个主面上方，并且形成在晶圆101、301的该等半导体材料之间提供电性绝缘的电性绝缘层。
图4展示一示意性截面图，其绘示根据本文中所揭示的一项说明性具体实施例制造绝缘体上覆半导体晶圆的较晚阶段。将第一晶圆101接合至第二晶圆301之后，可在通过离子布植程序203所界定的切分位置204(请参阅图3)处切分第一晶圆101。在一些具体实施例中，可进行用于切分第一晶圆101的退火程序。在退火程序中，可形成离子布植程序203中植入第一晶圆101的物质的气泡，例如：在离子布植程序203中将氢离子植入第一晶圆101的具体实施例中的氢气泡，或在离子布植程序203中将稀有气体的离子植入第一晶圆101的具体实施例中的稀有气体的气泡。除了形成气泡以外，第一晶圆中可出现其它程序，例如结晶重新配置。
退火程序里第一晶圆101中出现的气泡形成及/或其它程序可在切分位置204处导致第一晶圆101的切分。由于第一晶圆101的切分，可从第二晶圆301移除第一晶圆101的位于切分位置204上面的诸部分，该等部分比第一晶圆101的位于切分位置204下面的诸部分离第二晶圆301更远。第一晶圆101的位于切分位置204的该等部分可维持接合至第二晶圆301，并且可在电性绝缘层的对立第二晶圆301的一侧，提供配置在压电层201与缓冲层103、202所提供的电性绝缘层上面的半导体层401。
在一些具体实施例中，切分第一晶圆101之后，可进行例如化学机械研磨程序的研磨程序，用于降低半导体层401的表面的粗糙度，及/或用于缩减半导体层401的厚度。
第二晶圆301、半导体层401、及包括压电层201与缓冲层103、202的电性绝缘层形成压电及/或铁电绝缘体上覆半导体晶圆400，其中第二晶圆301提供通过电性绝缘层与半导体层401电性绝缘的支撑基材，该电性绝缘层包括压电层201的压电材料。
本发明不受限于运用缓冲层103、202的具体实施例。在其它具体实施例中，可省略缓冲层103、202其中一者或两者，压电材料的层件201可接触半导体层401，该半导体层系由提供绝缘体上覆半导体晶圆400的支撑基材的第一晶圆101及/或第二晶圆301的半导体材料所形成。
在一些具体实施例中，如上述包括含有压电及/或铁电材料的电性绝缘层的绝缘体上覆半导体晶圆可用于形成半导体结构，举例如包括晶体管的集成电路，其中反向压电效应用于在晶体管的通道区中产生应变。在下文中，此类半导体结构及其形成方法将参照图5至8作说明。
图5展示半导体结构500的一部分在根据本文中所揭示的一项说明性具体实施例制造半导体结构的阶段的示意性截面图。半导体结构500包括以上参照图1至4所述的绝缘体上覆半导体晶圆400。图5所示半导体结构500的该部分包括晶体管元件516，晶体管811(请参阅图8)将由该晶体管元件所形成。
晶体管元件516可包括设于晶体管元件516中绝缘体上覆半导体晶圆400的半导体层401的一部分上面的栅极结构504。栅极结构504设于半导体层401的对立电性绝缘层的一侧，该电性绝缘层包括压电层201，并且任选地包括缓冲层103、202，以使得该电性绝缘层可在晶体管元件516中半导体层401的该部分与第二晶圆301所提供的支撑基材之间提供电性绝缘。栅极结构504可包括栅极绝缘层，其可包括由不同材料所构成的子层505、506。举例而言，在一些具体实施例中，子层505可包括二氧化硅，并且子层506可包括比二氧化硅具有更大介电常数的高k材料，例如：二氧化铪、二氧化锆、氮氧化铪硅、及/或氮氧化锆硅。在子层506的高k材料包括二氧化铪或二氧化锆的具体实施例中，该二氧化铪或二氧化锆可分别具有实质无铁电特性的晶体结构。
栅极结构504另可包括栅极电极，其可包括功函数调整金属层507及多晶硅层508。功函数调整金属层507的金属可根据以晶体管元件516为基础所形成的晶体管811的类型来选择。举例而言，若要形成的是N通道晶体管，则功函数调整金属层507可包括N通道功函数调整金属，举例如镧、氮化镧及/或氮化钛。在要形成的是P通道晶体管的具体实施例中，功函数调整金属层507可包括铝、氮化铝及/或氮化钛。多晶硅层508可包括经掺杂多晶硅。
栅极结构504另可包括相邻栅极绝缘层及栅极电极而设的侧壁间隔物509、及位在多晶硅层508上方的覆盖层510。侧壁间隔物509及覆盖层510可由一或多种电性绝缘材料所构成，举例如二氧化硅、氮氧化硅及/或氮化硅。
半导体结构500可更包括沟槽隔离结构501。沟槽隔离结构501可包括沟槽512、513、514、515，其伸透半导体层401，并且被填充有举例如二氧化硅的电性绝缘材料。
沟槽隔离结构501可包括一对沟槽512、513，其设于半导体层401位在晶体管元件516中的部分的侧向对立侧，其中源极区801、通道区802与漏极区803将会在制造程序的较晚阶段中形成(请参阅图8)。栅极结构504与沟槽512之间可有半导体层401的未遭到栅极结构504包覆的一部分。类似的是，栅极结构504与沟槽512之间可有半导体层401的未遭到栅极结构504包覆的一部分，该沟槽设于栅极结构504的对立沟槽512的一侧。如将于下面所述，填充有电性绝缘材料的沟槽512、513可在晶体管811中半导体层401要由晶体管元件516所形成的部分与将会在制造程序较晚阶段中形成的电极之间提供电性绝缘，并且可用于对晶体管811中压电层201的一部分施加电压。
填充有电性绝缘材料的沟槽514、515可在由晶体管元件所形成的晶体管811与半导体结构500中形成的其它电路元件(图未示)之间提供电性绝缘。
为了形成如图5所示的半导体结构500，可提供绝缘体上覆半导体晶圆400。这可如以上参照图1至4所述来完成。绝缘体上覆半导体晶圆400的形成与半导体结构500的形成不一定要在相同的工厂中进行。举例而言，绝缘体上覆半导体晶圆400可由晶圆制造商来提供。
沟槽隔离结构501可通过用于形成浅沟槽隔离结构的已知技术来形成，其可包括使用光刻与蚀刻等技术、及氧化、沉积及/或化学机械研磨等技术来形成沟槽512、513、514、515，用于以诸如二氧化硅的电性绝缘材料来填充沟槽512、513、514、515。
形成沟槽隔离结构501之后，可使用诸如化学气相沉积、等离子体增强型化学气相沉积、物理气相沉积及/或原子层沉积等沉积技术来形成栅极结构，其包括栅极绝缘层的子层505、506、功函数调整金属层507、多晶硅层508及覆盖层510的诸种材料的诸层件。之后，该栅极结构可使用光刻及蚀刻等技术来图案化，用于形成栅极结构504的栅极绝缘层与栅极电极。接着，侧壁间隔物509可通过实质等向性蚀刻一或多种侧壁间隔物材料的一或多层、及异向性蚀刻一或多种侧壁间隔物材料的一或多层来形成。
栅极结构504的形成的进一步特征可对应于形成场效晶体管的栅极结构时按照习知运用的技术的特征。
图6展示半导体结构500在根据本文中所揭示的一项说明性具体实施例制造半导体结构的较晚阶段的示意性截面图。形成沟槽隔离结构501与栅极结构504之后，可在半导体结构500上方形成掩模(mask)604。掩模604可以是光阻掩模，并且可通过光刻技术来形成。掩模640可包覆半导体结构500的部分，但未包覆介于沟槽512、514之间及介于沟槽513、515之间的半导体层401及电性绝缘层。
形成掩模604之后，可进行一或多个蚀刻程序601。可调整一或多个蚀刻程序601，用于移除半导体层401、缓冲层103、202及压电层201的材料。这一或多个蚀刻程序601可包括湿或干蚀刻程序，用于移除半导体层401、缓冲层103、202及压电层201的材料。
这一或多个蚀刻程序601可在沟槽512的对立栅极结构504的一侧形成凹口602、及在沟槽513的对立栅极结构504的一侧形成凹口603。在一些具体实施例中，可使第二晶圆301的半导体材料于凹口602、603的底端处曝露。
图7展示半导体结构500在根据本文中所揭示的一项说明性具体实施例的较晚制造阶段的示意性截面图。在这一或多个蚀刻程序601之后，掩模604可通过光阻剥除程序来移除，并且可进行外延生长程序701。外延生长程序701可以是选择性外延生长程序，经调整用于将诸如硅的半导体材料选择性沉积于半导体结构500的诸部分，其中诸如硅的半导体材料系于半导体结构500的表面处曝露，但半导体结构500的诸部分处实质无半导体材料沉积，或仅有少量半导体材料沉积，包括举例如填充有电绝缘材料的沟槽512、513、514、515等其它材料、侧壁间隔物509及覆盖层510。
在一些具体实施例中，外延生长程序701期间，可原位掺杂通过外延生长程序701所沉积的半导体材料。掺杂类型可对应于待形成的晶体管811的类型。在待形成N通道晶体管的具体实施例中，外延生长程序701可经调整用于沉积N掺杂半导体材料。在待形成P通道晶体管的具体实施例中，外延生长程序701可经调整用于沉积P掺杂半导体材料。
在外延生长程序710中，隆起源极区704与隆起漏极区705可在半导体层401相邻栅极结构504的诸部分上方形成。另外，在外延生长程序701中，可在凹口602中形成电极702，并且可在凹口603中形成电极703。电极702设于沟槽512的对立栅极结构504的一侧，以使得填充有电性绝缘材料的沟槽512可在电极702与半导体层401之间提供电性绝缘。类似的是，电极703可配置于沟槽513的对立栅极结构504的一侧，以使得填充有电性绝缘材料的沟槽513可在电极703与半导体层401之间提供电性绝缘。
在一些具体实施例中，可提供第二晶圆301的位于电极702、703下面的部分的掺杂类型，其与电极702、703的掺杂类型相反。因此，可提供介于电极702、703之间的PN过渡物、及第二晶圆301的位于其下的部分。该等PN过渡物可有助于在电极702、703之间提供电性绝缘。在一些具体实施例中，第二晶圆301的位于电极702、703下面的部分的掺杂可对应于第二晶圆301的基底掺杂。在其它具体实施例中，用于形成凹口602、603的一或多个蚀刻程序601之后、及移除掩模604之前，可进行离子布植，其中半导体结构500系以掺质的离子来照射。在离子布植中，可将与外延生长程序701中沉积的半导体材料的掺杂具有相反类型的掺质的离子植入第二晶圆301的位于凹口602、603下面的部分。在进一步具体实施例中，可在第二晶圆的半导体材料中形成经掺杂井区，举例而言，可在形成沟槽隔离结构501及/或形成栅极结构504之前形成。
图8展示半导体结构500在根据本文中所揭示的一项说明性具体实施例制造半导体结构的较晚阶段的示意性截面图。外延生长程序701之后，可进行退火程序。退火程序可活化半导体结构500中的掺质。另外，可获得从隆起源极区704及隆起漏极区705到半导体层401位于其下的部分的掺质扩散。因此，可形成位于隆起源极区704下面的源极区801、及位于隆起漏极区705下面的漏极区803。半导体层401的位于栅极结构504下面的一部分可在源极区801与漏极区803之间提供通道区802，其与源极区801和漏极区803有不同的掺杂。通道区802的掺杂可对应于半导体层401的原始掺杂。在一些具体实施例中，通道区802可实质未经掺杂。在其它具体实施例中，通道区802可具有与源极区801和漏极区803的掺杂类型相反的掺杂。在形成N通道晶体管的具体实施例中，通道区802可为P掺杂，而在形成P通道晶体管的具体实施例中，通道区802可为N掺杂。源极区801、通道区802与漏极区803的形成构成以晶体管元件516为基础的晶体管811。
之后，可进行硅化程序，其中硅化物804系于电极702、703、隆起源极区704、隆起漏极区705、及栅极结构504的多晶硅层508中形成。为此，可进行经调整用于将栅极结构504的覆盖层510的材料移除的蚀刻程序，以使得多晶硅层508系于栅极结构504的顶端表面处曝露。之后，可通过举例如物理气相沉积的沉积程序，在半导体结构500上方沉积一层金属，例如镍层。接着，可进行一或多个退火程序，用于使该金属与电极702、703的半导体材料、隆起源极区704、隆起漏极区705、及多晶硅层508起反应。该金属层未反应的残余物可通过蚀刻程序来移除。
之后，可在半导体结构500上方形成层间介电质805。层间介电质805可包括一或多种电性绝缘材料，举例如氮化硅及/或二氧化硅。为了形成该层间介电质，可在半导体结构500上方沉积层间介电质805的一或多种材料的一或多层。接着，可进行化学机械研磨程序，用于获得层间介电质805的实质平坦表面。
接着，可形成电极接触806、807、源极接触808、漏极接触809及栅极接触810。电极接触806、807、源极接触808、漏极接触809及栅极接触810各可包括伸透层间介电质805、并且以举例如钨的导电材料所填充的接触孔。电极接触806可连接至电极702，并且电极接触807可连接至电极703。通过在电极接触806、807之间施加电压，可对晶体管811中的压电层201位于源极区801、通道区802与漏极区803下面的部分施加电压。
通过提供栅极结构504的多晶硅层508及功函数调整金属层507，源极接触808可连接至隆起源极区704，漏极接触809可连接至隆起漏极区705，并且栅极接触810可连接至栅极电极。因此，可在源极区801与漏极区803之间施加电压，并且在源极区801与漏极区803之间流动的漏极电极可通过对晶体管811的栅极电极施加电压来控制。
形成电极接触806、807、源极接触808、漏极接触809及栅极接触810之后，可进行后段制程，用于在半导体结构500的互连阶中进一步形成层间介电质、接触贯孔及导电线。因此，一或多个集成电路可以半导体结构500为基础来形成。
在一些具体实施例中，可进行源极区801、通道区802与漏极区803下面压电层201的材料的极化(poling)。为此，根据一项说明性具体实施例，可在电极702、703之间施加所具绝对值范围自约3V至约6V的电压。因此，可在源极区801、通道区802与漏极区803下面获得诸电偶极的对准、及压电材料的铁电极化。
在操作晶体管811时，可在电极702、703之间施加电压。压电层201的位于晶体管811的源极区801、通道区802与漏极区803下面的部分的压电材料可回应于因反向压电效应而在电极702、703之间施加的电压，在通道区802中产生应变。该应变可对通道区802中的电荷载子迁移率造成影响，以下将参照图9a及9b进行阐释。
图9a及9b展示示意图，其绘示漏极电流ID的绝对值与栅极电压VG的绝对值的相依性，其中图9a绘示晶体管811为N通道晶体管的具体实施例中所获得的漏极电流，而图9b绘示晶体管811为P通道晶体管的具体实施例中所获得的漏极电流。
在图9a中，曲线901绘示电极702、703之间未施加电压时漏极电极与栅极电压的相依性。曲线902绘示电极702、703之间施加正电压时漏极电流与栅极电压的相依性，而曲线903绘示电极702、703之间施加负电压时漏极电流与栅极电压的相依性。在本文中，电极702、703之间的电压在压电层201的压电材料对其起回应而产生拉伸应力的情况下将表示为正电压，而电极702、703之间的电压在压电层201的压电材料对其起回应而产生压缩应力的情况下将表示为负电压。若要对电极702或对电极703施加更大的电位以获得正电压，可取决于电偶极的方位、及/或压电层201的压电材料的铁电极化，其可通过对压电层进行极化(poling)来控制，如以上所述。如可从图9a看出，电极702、703之间的正电压可增加因通过通道区802中的拉伸应变将电子迁移率提升所获得的漏极电极，如曲线902所示。相比之下，电极702、703之间的负电压可因通道区802中电子迁移率降低而使漏极电流降低，该电子迁移率可通过压缩应变来降低，如曲线903所示。
在图9b中，曲线901'绘示电极702、703之间无电压时漏极电极与栅极电压的相依性，晶体管811为P通道晶体管的具体实施例可获得此条件。曲线902'及903'绘示分别在电极702、703之间分别施加正与负电压的情况下，P通道晶体管中漏极电流与栅极电压的相依性。电极702、703之间的负电压可因产生压缩应变而提升通道区802中的空穴迁移率，以致可获得更大的漏极电流，如曲线903'所示。相比之下，电极702、703之间的正电压可因产生拉伸应变而降低P通道晶体管的通道区中的空穴迁移率，以致可获得更小的漏极电流，如曲线902'所示。
因此，在电极702、703之间施加正电压可在晶体管811为N通道晶体管的具体实施例中提升晶体管811的效能，而在电极702、703之间施加负电压可在晶体管811为P通道晶体管的具体实施例中提升晶体管811的效能。
在一些具体实施例中，电极702、703之间施加的电压可具有范围自约3V至约6V的绝对值，例如约5V的绝对值。所具压电系数d33约为200×10-12As/N的压电层201的压电材料举例而言，可在压电层201的压电材料包括锆钛酸铅的具体实施例中获得，对于该压电材料，电极702、703之间所施加的约为5V的电压的绝对值在介于电极702、703之间的距离约为100nm的情况下可足以获得约1％的应变。在半导体层401包括硅的具体实施例中，1％应变可对应于约1.7GPa的应力，其可导致电荷载子迁移率提升约80％，与晶体管811的导通电流增加约40％相对应。
以上所揭示的特殊具体实施例仅属描述性，正如本发明可用所属领域的技术人员所明显知道的不同但均等方式予以修改并且实践而具有本文的指导效益。举例而言，以上所提出的程序步骤可按照不同顺序来进行。再者，除了如所附权利要求中所述除外，未意图限制于本文所示构造或设计的细节。因此，证实可改变或修改以上揭示的特定具体实施例，而且所有此类变体全都视为在本发明的范畴及精神内。要注意的是，本说明书及所附权利要求中如“第一”、“第二”、“第三”或“第四”的类用以说明各个程序或结构的术语，仅当作此些步骤/结构节略参考，并且不必然暗喻此些步骤/结构的进行/形成序列。当然，取决于精准的诉求语言，可能或可能不需要此类程序的排定顺序。因此，本文寻求的保护系如所附权利要求中所提。

Claims (27)

1.一种绝缘体上覆半导体晶圆，其包含：
支撑基材、位在支撑基材上方的电性绝缘层、以及位在该电性绝缘层上方的半导体层；
其中，该电性绝缘层包含压电材料。
2.如权利要求1所述的绝缘体上覆半导体晶圆，其中，该压电材料为铁电材料。
3.如权利要求2所述的绝缘体上覆半导体晶圆，其中，该支撑基材包含具有主面的半导体支撑晶圆，该电性绝缘层与该半导体层实质设于整个该主面上方。
4.如权利要求3所述的绝缘体上覆半导体晶圆，其中，该铁电材料包含下列的至少一者：锆钛酸铅、掺杂镧的锆酸铅、及包含铪与锆其中至少一者的氧化物。
5.如权利要求4所述的绝缘体上覆半导体晶圆，其中，该铁电材料包含掺杂硅的二氧化铪。
6.如权利要求4所述的绝缘体上覆半导体晶圆，其中，该电性绝缘层更包含下列的至少一者：位在该压电材料上面的第一缓冲层、及位在该压电材料下面的第二缓冲层。
7.一种方法，其包含：
提供第一晶圆与第二晶圆；
在该第一晶圆上方形成电性绝缘层，该电性绝缘层包含适用于形成压电层的一层材料；
将离子植入位于该电性绝缘层下面的该第一晶圆的一部分，该离子布植界定该第一晶圆的切分部分；
将该第一晶圆接合至该第二晶圆，其中，该电性绝缘层配置于该第一晶圆与该第二晶圆之间；以及
于该第一晶圆的该切分部分处切分该第一晶圆，维持接合至该第二晶圆的该第一晶圆的半导体材料的一部分于该电性绝缘层的对立该第二晶圆的一侧提供半导体层；
其中，介于该半导体层与该第二晶圆之间的压电材料是以适用于形成该压电层的该材料的该层为基础所形成。
8.如权利要求7所述的方法，其中，适用于形成该压电材料的该材料是适用于形成铁电层的材料，该压电层为铁电层。
9.如权利要求8所述的方法，其中，适用于形成该铁电层的该材料包括含有铪与锆其中至少一者的实质非晶氧化物。
10.如权利要求9所述的方法，更包含：
在适用于形成该铁电层的该材料的该层上方形成覆盖层；
在有该覆盖层的存在下退火该第一晶圆，其中，获得包含铪的该氧化物的结晶作用，该结晶化的铪氧化物具有铁电性；以及
移除该覆盖层；
其中，该覆盖层的该形成、该第一晶圆的该退火、及该覆盖层的该移除是于该第一晶圆与该第二晶圆的该接合之前进行。
11.如权利要求10所述的方法，其中，适用于形成该铁电层的该材料包含掺杂硅的二氧化铪。
12.如权利要求8所述的方法，其中，该电性绝缘层的该形成包含形成下列的至少一者：介于该第一晶圆与适用于形成该铁电层的该材料的该层之间的第一缓冲层、以及位于适用于形成与该第一晶圆对立的该铁电层的该材料的该层的一侧的第二缓冲层。
13.如权利要求12所述的方法，其中，适用于形成该铁电层的该材料包含下列的至少一者：锆钛酸铅及掺杂镧的锆钛酸铅。
14.一种包含晶体管的半导体结构，该晶体管包含：
于支撑基材上方包含压电材料的电性绝缘层；
位在该电性绝缘层上方的半导体层；
位在该半导体层中的源极区、通道区与漏极区；
位在该通道区上方的栅极结构；以及
位于该电性绝缘层的侧向对立侧的第一电极与第二电极，该第一电极和第二电极电性绝缘该半导体层并且经组配用于对该电性绝缘层的该压电材料施加电压，其中，该压电材料回应于对其施加的该电压而至少在该通道区中产生应变。
15.如权利要求14所述的半导体结构，其中，该压电材料为铁电材料。
16.如权利要求15所述的半导体结构，其中，该晶体管包含介于该第一电极与该半导体层之间、及介于该第二电极与该半导体层之间的沟槽隔离结构。
17.如权利要求16所述的半导体结构，其中，该第一电极与该第二电极各包含半导体材料。
18.如权利要求17所述的半导体结构，其中，该第一电极与该第二电极各更包含硅化物。
19.如权利要求18所述的半导体结构，其中，该晶体管更包含位在该源极区上方的隆起源极区、及位在该漏极区上方的隆起漏极区。
20.如权利要求19所述的半导体结构，其中，该铁电材料包含下列的至少一者：锆钛酸铅、掺杂镧的锆钛酸铅、及包含铪与锆其中至少一者的氧化物。
21.一种方法，其包含：
提供包含支撑基材、位在该支撑基材上方的电性绝缘层、以及位在该电性绝缘层上方的半导体层的绝缘体上覆半导体晶圆，该电性绝缘层包含一层压电材料；
形成包含第一沟槽与第二沟槽的沟槽隔离结构；
形成介于该第一沟槽与该第二沟槽之间的栅极结构；
移除位于与该栅极结构对立的该第一沟槽的一侧的该电性绝缘层与该半导体层的第一部分，其中形成第一凹口，并且移除与该栅极结构对立的该第二沟槽的一侧的该电性绝缘层与该半导体层的第二部分，其中形成第二凹口；以及
形成位在该第一凹口中的第一电极、及位在该第二凹口中的第二电极。
22.如权利要求21所述的方法，其中，该第一电极与该第二电极的该形成包含进行外延生长程序，其中，该第一凹口中及该第二凹口中沉积半导体材料。
23.如权利要求22所述的方法，其中，该外延生长程序在该半导体层的介于该栅极结构与该第一沟槽之间的一部分上方、及该半导体层的介于该栅极结构与该第二沟槽之间的一部分上方另外沉积该半导体材料，其中形成隆起源极区及隆起漏极区。
24.如权利要求23所述的方法，更包含在该外延生长程序之后进行退火程序及硅化程序。
25.如权利要求24所述的方法，更包含形成层间介电质、第一电极接触及第二电极接触，该第一电极接触伸透该层间介电质并且对该第一电极提供电连接，该第二电极接触伸透该层间介电质并且对该第二电极提供电接触。
26.如权利要求25所述的方法，其中，该压电材料为铁电材料，该铁电材料包含下列的至少一者：锆钛酸铅、掺杂镧的锆钛酸铅、及包含铪与锆其中至少一者的氧化物。
27.一种方法，其包含：
提供包含晶体管的半导体结构，该晶体管包含：
于支撑基材上方包含压电材料的电性绝缘层；
位在该电性绝缘层上方的半导体层；
位在该半导体层中的源极区、通道区与漏极区；
位在该通道区上方的栅极结构；以及
位于该电性绝缘层的侧向对立侧的第一电极与第二电极，该第一电极和第二电极电性绝缘该半导体层；
该方法更包含于该第一电极与该第二电极之间施加电压，其中，该压电材料回应于该电压而至少在该通道区中产生应变，该通道区中的该应变修改该通道区中的电荷载子迁移率。
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