CN1076550A

CN1076550A - 双栅衬底极板动态随机存取存储器单元阵列

Info

Publication number: CN1076550A
Application number: CN93100211A
Authority: CN
Inventors: 朴炯和; 斯蒂芬·霍华德·沃尔德曼
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-01-09
Filing date: 1993-01-07
Publication date: 1993-09-22
Anticipated expiration: 2013-01-07
Also published as: JPH05283639A; US5384474A; CN100345305C; KR970004952B1; TW265477B; US5521115A; JPH07112049B2; CN1051172C; CN1256519A; KR930017185A

Abstract

一种高密度的衬底极板沟槽DRAM单元存储器件及其工艺，毗邻深沟槽电容器形成一隐埋区域，以使DRAM转移FET的衬底能与半导体衬底上的其它FET电绝缘。隐埋层被穿通区域接触其周界线，完成其隔离。由于较好的控制寄生器件，联合区域减少了电荷损失。

Description

本申请和与之间时提交的D·M·Kenney的题目为“扩散隐埋极板沟槽DRAM单元阵列”和G·B·Bronner等人的题目为“双阱衬底极板沟槽DRAM单元阵列”是三项同时待审的相关申请。

本发明涉及半导体存储器件，特别涉及高密度动态随机存取单元及其用亚微米工艺的制作方法。

半导体器件的制作工艺的设计者已被迫不断提高器件的有效密度，来保持价格和性能的竞争性。因而，VLSI和ULSI工艺已进入亚微米的结构尺度范围，现在已是深亚微米的特征尺寸范围内的设计工艺。在可预见的未来一段时间内，接近半导体器件设计的常规二维设计将要达到绝对原子物理的极限。传统上，动态随机存取存储器（DRAM）的设计者在每个DRAM的研制阶段都力求取得特征尺寸分辨率的极限，用先进的工艺来满足最声峻的挑战。例如，使64K比特DRAM的设计者感到困惑的是要弄清在感受到在制作材料中和工作环境中本来就存在着自然发生的原子粒子辐射的情况下，容许可靠数据信号所要求的最小电荷容量已达到平面单元布局的存储电容器的电荷容量的实际物理极限。大约50毫微微法（50×50^-15F）范围存储电容器被视为物理极限。从实际上看，这种限制妨碍了起始于80年代初期的DRAM尺寸与电压定标的延续。减小DRAM存储电容器所使用的半导体衬底表面面积已受到苛刻的限制。由于可靠的电容器介电材料厚度的减小，使现有的1Mb（一兆比特）的DRAM工艺仍能继续用于平面、二维器件和电路设计。从4Mb DRAM开始，许许多多的三维设计已被用到将简单单一器件/电容器存储单元变为在垂直方向设置电容器的程度。按这种设计，电容器已被做在成形于半导体衬底表面的沟槽内。按更密集的设计，也提出一些其它形式的三维电容器，如将电容器的极板叠置于转移器件上方。然而，这种设计尚存在将内连线连到所要求的字存取和将数字比特线连接到DRAM存储单元的困维。还提出另一些设计方案，将转移器件及其相关的电容器两者均做在一个优选的最小特征尺寸的沟槽内。目前，由于不可克服的工艺困难，把这些设计用于制作工艺尚不实际。

大多数对16Mb和密度更大的DRAM单元的设计提案都避开继续开发沟槽单元工艺，这是因为已知在沟槽电容器结构中有漏电机构存在。当熟悉了这些漏电机构时，就可把沟槽DRAM单元设计的开拓成功地用到16Mb的设计中。

下列参考文献记述了用于DRAM和其它半导体工艺的已有技术的各种方案。

题目为“DRAM的沟槽和密集结构”论文（“Trench and Com-pact Structures for DRAMs”by P.Chatterjee dt al.，International Electron Devices Meeting 1986，Technical Digest Paper 6.1，pp.128-131，）记述了直至16Mb DRAM设计在沟槽单元设计中的各种变型，包括衬底极板沟槽（SPT）单元，在美国专利US-4.688.063（1987.8.18授予Lu等人并让与该发明的受让人）中记述得更为详细。SPT单元采用一种高导电衬底作为DRAM单元的极板。每个单元的存储节点做在衬底的一个深沟槽内。美国专利US-4，801，988（1989.1.31授予Kenney并让与该发明的受让人）记述一个改进的SPT单元，它包括一个厚的做在沟槽内的隔离区，以便能更密集装填DRAM单元。题目为“容许增加存储电荷的CMOS半导体存储结构上的改型”（“CMOS Semiconductor Memory Structural Modification to Allow Increased Memory Charge”anonymous，IBM Technical Disclosure Bulletin Vol.31，No.11，April 1989 pp162-5）教导一种在支持器件下面设置一隐埋区，将SPT单元的衬底极板与支持器件隔离开的方法，以便容许极板的参考电压单独地偏置在最佳的Vdd/2伏特。

美国专利US-4.912，054（1990.3.27授予Tomassetti）记述通过使用双极型器件工艺所常用的多种外延层将双极-CMOS电路器件隔离开的方法。题目为“具有三重阱结构的45ns 16Mb DRAM”（“A45-ns 16Mbit DRAM with Triple-Well Strueture”by S.Fijii et al，IEEE Journal of Solid-State Circuits，Vol.24，No.5，October 1989，pp1170-1175）记述了将各种不同功能器件类型隔离开的技术，按该方法，将沟槽DRAM单元的全部阵列做在注入了p阱的表面内。

美国专利US-4，829，017（1989.3.9授予Malhi）记述一种在衬底做一浅沟槽，形成一个隐埋掺杂层的方法，保护其侧壁，再延展该沟槽，最后将延展的沟槽侧壁进行掺杂，形成一个对沟槽DRAM存储节点有用的连续掺杂区域。

题目为“采用超过隐埋层的薄外延和沟槽隔离的深亚微米CMOS/BiCMOS的新阱结构”（New well structure for Deep Sub-micron CMOS/BiCMOS Using Thin Epitaxy over Buried Layer and Trench Isolation”by Y.Okazaki et al，1990 Symposium on VLSI Technology，Digest of Technical Papers，Paper 6C-4，PP83-4.）记述了使用隐埋外延层，将表面器件与衬底隔离开。

下列各参考文献明确涉及各种SPT DRAM单元的改型，将其中的与衬底导电类型相反的隐埋区作为DRAM存储电容器的一个极板。美国专利US-4，918，502（1990.4.17授予Kaga等人）记述了一个隐埋极板沟槽DRAM单元，其中的单元存储节点和一屏极做在一个单个的沟槽内。在该沟槽的底部，形成一个对衬底的反型扩散，以致相邻单元的扩散互连形成类栅结构。形成一个或多个与DRAM无关的沟槽，起穿通作用，能给掺杂区加上合适的参考电压的偏置。所以，图12清楚地表明了隐埋区的类栅形貌。欧洲公开申请EP-0283964（1988.9.28公开）记述一个隐埋极板SPT DRAM单元，其中的由该DRAM的沟槽向外的扩散区，与Kaga等人形成SPT单元的极板的扩散区相类似。如按Kaga等人的方式，形成一个类栅区域，并与一个非单元沟槽接触。美国专利US-4，873，560（1989.10.10授予Sunami等人）还记述另一种隐埋极板SPT单元，将其中的存取晶体管做在单元沟槽内。所以图30及其相应说明记述了为使单元转移器件正常运行而保持隐埋区的类栅结构的重要性。Sunami等人的专利还告诫人们在类栅隐埋区中的开孔应“由耗尽层填充”，将表面器件与衬底隔离开的情况下，就可以将单独的连线做在“隔离的”表面区，以便使它偏置在与衬底相同的电位。英国专利申请GB-2，215，913A（1989.9.27公开）也记述了隐埋SPT DRAM单元设计的另一个变型，其中的隐埋区的掺杂剂是用离子注入到DRAM单元的深沟槽侧壁设置的。最后，美国专利US-4，794，434（1989.9.27授予Pelley）记述了一种用双极器件工艺方法形成的隐埋极板SPT DRAM单元，其中，隐埋极板区是由一双极晶体管的隐埋的子集电极结构通常部分形成的。

虽然上面引用的参考文献阐明了各位DRAM设计者在试图克服使DRAM单元继续减小尺寸并增加密集度所固有的障碍方面所做的各种各样的精尖的成果，但谁也没有能够将DRAM工艺用到亚0.5微米特征尺寸范围，没能提供为承续20年的使DRAM工艺密集度不断增加的“传统”所必须达到的技艺。DRAM的设计者已转到使用复杂工艺过程的“叠置电容器”的DRAM单元上，但是他们知道工艺步骤的添加将减小特殊设计的可制作性。

现在参考图1，表示一个美国专利US-4.688.063（属Lu等人，题目为“在CMOS中具有MOS沟槽电容器的动态RAM单元”）所描述的基本的衬底极板沟槽（SPT）DRAM单元的示意剖面图。P⁺型半导体衬底10设有一轻掺杂外延表面层11，在表面层11的上表面设置N-型逆向注入阱12，在阱12内形成一个转移器件14。控制栅电极16响应于来自字线电路的信号，将施加于位或数据线扩散区18的数据信号耦合到扩散的存储节点区20。设置一深沟槽22，在沟槽22内形成一存储电容器。在该沟槽形成一个多硅存储节点极板24，并用一薄的存储节点介质（未示出）与衬底10隔离开。一个导电带26使扩散节点20与极板24相连接。

生产经验表明，所述的SPT DRAM单元不适用于扩展到大于16Mb，部分原因在于，P-阵列转移器件性能的限制以及由扩散存储节点20、多硅极板24和衬底10形成的寄生器件的存在。简单转换到N-型转移器是不实际的，而用Vdd/2基准节点偏置电压来减小电容器介质上的电应力也是不可能的。本主题发明针对已有技术中未解决的问题，提供一种解决把简单SPT单元的可制作性扩展到并超过64Mb DRAM方面存在的障碍的方案。

本发明的一个目的是提供一种双栅SPT单元，已排除现有技术的密度限制。

本发明的另一个目的是提供一种衬底极板沟槽DRAM设计，而不增加以产额为代价的工艺复杂性。

本发明的再一个目的是提供一种SPT DRAM单元，它对现有工艺技术的影响最小。

本发明涉及用以提供一种SPT DRAM单元设计的方法，用归一化的方法来处理以往所有对DRAM单元的限制参数，以提供一接近最佳的设计，按这种设计，漏电因素被降至最小，而器件的偏置处于最佳条件。本发明包括一衬底极板沟槽DRAM单元阵列，其中的一个隐埋区被用于半导体衬底上的电的和结构上的隔离区，以使单元的转移器件可不依赖形成于衬底内的其它支持器件而独立地工作。将亚半微米特征尺寸与先前公知的提供简单隐埋隔离层技术协同使用。

本发明的这些和其它目的和特征通过附图和优选实施例的描述将变得更加完全、明显。

图1是说明已有技术衬底极板沟槽（SPT）DRAM单元基本电连接的简化的剖面示意图。

图2是说明本发明的双栅衬底极板沟槽（SPT）DRAM单元的基本电连接的简化剖面示意图。

图3～图10是说明本发明的阵列在最佳制作工艺下各个步骤的剖面示意图。

参照图2，它表示本发明的双阱衬底极板板沟槽DRAM单元的基本元件。该单元是Lu等人在美国专利US-4，688，063所记述的及Kenney在美国专利US-4，801，988修改的，并按本文所提到的内容将两项专利结合在一起的现有技术SPT DRAM单元的改进。该单元包括下列主要特征。同现有技术一样，一个P⁺型半导体材料的衬底10具有一个P^-型材料的上外延层。用双极子集电极制造技术，可形成第一外延层11，接着局部形成一个N型隐埋层32和一附加的P型外延层13。表面扩散穿通区34与隐埋层32的周界线相连接，以使在其内形成DRAM单元的衬底区12变得在结构上和电学上与半导体衬底10相隔离。在其上表面形成一个P型隔离区12，在该隔离区中形成N沟道转移器件14。器件14的控制栅电极16响应于DRAM阵列支持电路的字存取线，通过形成于区域12的沟道区在数据或位线扩展N型区18和扩散N型存储节点区20之间的耦合数据。按照与已有技术相类似的方法，在毗邻存储节点20的深沟槽22内形成一个存储电容器，它包括一个用薄的介质层与衬底10隔离的N型导电的多硅电极形成的信号存储节点。扩散表面存储节点20和沟槽22内的信号存储节点24由一个导电带26连接。在存储沟槽的顶部，形成一个厚的衬层28，以提高由扩散存储节点20和衬底在P区12内形成的竖向寄生FET的阈值电压。为了消除沟槽栅-感应二极管的漏电机构，衬层28必须沿沟槽22的侧壁向下延伸到低于N区32的pn结的最低点。还设置局部表面隔离区30，这是众所周知的已有技术。

本发明的一个重要方面是按简易的制造工艺顺序提供如图2所示单元的阵列。因为基本的SPT单元实际上位于一个p阱内部，而p阱又套在一个N阱之内，为实施本发明所需的附加工艺步骤被减到最少。一般，p阱12可被偏置在大约-1V，P⁺衬底10偏置在地电位和Vdd电位之间的一电平，而N阱32偏置大于或等于衬底电位Vsub。

下列要点阐述了由于能给几个pn结-隔离区独立地加偏置而适用于本发明的单元的重要关系。

1.由于给区域32/34加上相对于区域12为正的偏置电压，转移器件14的衬底区、竖向侧壁沟槽寄生FET的次阈值漏电和沿沟槽侧壁的其它漏电机构都将被收集在N型区32/34的电极Vbn上，而不是转移器件的存储节点，区域20上，从而改善了滞留时间，超过已有技术的单元（图1）;

2.由于给区域32/34加上相对于区域12为正的偏置电位，使区域12内产生的和由数据线扩散区注入的少数载流子均被收集在N型区32/34的电极Vbn上，而不是区域20上，改善了滞留时间，超过已有技术（图1）;

3.由于给区域32/34加上相对于半导体衬底区域10为正的偏置电位，在深衬层结构区28高于或低于N⁺区34下沿的情况下，沿沟槽电容器结构区22的沟槽介电侧壁的漏电流（产生于区域10）和区域10体内产生的载流子均被收集在区域34的电极Vbn上，而不是区域12上，改善了阱电压降，超过了已有技术（图1）;

4.由于用N型区32/34使区域12与半导体衬底区10隔离，独立的偏置条件容许对区域12内的n沟道MOSFET器件和在周围表面p型区13内施以不同的反偏条件，这就改善了设计点的灵活性，在已有技术中（图1），这是不可能的。

如果选择直接在外延层13的表面制作N沟道支持FET，那么Vsub为0伏特是有利的。可能不容看清的胜于已有SPT单元的附加优点包括由于使用N沟道转移器件，为DRAM单元提供更快的I/O运行，用在区域12和32之间以及区域32和11之间的双pn结，为所有的阵列转移器件提供隔离，以及能使衬底被偏置，从而减小跨于存储节点介质的应力。

现在参考图3～图10，这些图描述了用于制作双栅衬底极板沟槽DRAM单元阵列的优选的工艺顺序。

参照图3，由重掺杂P⁺型半导体片子10开始，设置厚度为大约0.25μm的轻掺杂P^-外延层11。然后，最好用砷作为掺杂剂杂质，采用同时进行外扩散与为形成其厚度为大约2.5μm的轻掺杂层的外延生长步骤，来形成重掺杂N型区32。在衬底10上，外延层13的上表面形成厚度为大约175nm的氧化/氮化层50，做后序步骤将要用的腐蚀/抛光停止处。用常规CVD TEOS工艺淀积一层相当厚的、约500nm的氧化层52，用作沟槽22的腐蚀掩膜。用高分辨率的光致抗蚀剂做成一个光刻掩膜，确定要在衬底10上刻蚀的沟槽22的图形。用氧和四氟化碳做活化剂，采用干等离子体刻蚀工艺，将掩膜图形转移到厚氧化层52和氧化/氮化层50上。在把光致抗蚀剂剥离掉之后，用各向异性RIE工艺把沟槽22′腐蚀到0.5μm的深度，做成如图3所示的结构。应注意，为了方便起见，在描述本发明时，没有画出被腐蚀的沟槽的底部。

接着，如图4所示，把已露出的沟槽的硅侧壁和底部热氧化到4nm厚，形成沟槽电容器结构。然后，保形淀积大约7nm的氮化硅。然后，再氧化该氮化层，形成约1.5nm的二氧化硅，完成ONO单元节点介质体。再后，将沟槽用保形淀积填充至少掺杂1×10¹⁹原子/厘米³的多晶硅厚至衬底表面以上大约900nm。在大约1000℃的氮气中热退火步骤，来愈合任何在沟槽22内多晶硅中无意形成的裂痕。接着，用优先于二氧化硅和氮化硅而选择腐蚀多晶硅的RIE工艺，去掉所有在衬底平面区域上的多晶硅，并把沟槽顶部的多晶硅腐蚀到比衬底表面低大约在1.5μm的高度，而留下沟槽底部的掺杂的多晶硅55。在露出的沟槽顶部侧壁上，用CVD保形淀积大约90nm的二氧化硅，形成沟槽衬层28，然后按与美国专利4，801，988相类似的方法，各向异性地从平面区域，包括沟槽的底部，腐蚀掉氧化物，留下凹槽上部侧壁上的衬层28。最后的结构表示在图4上。

现在参照图5，将沟槽再填以掺砷的多晶硅至表面厚度大约600nm，并按上述条件退火。然后，最好用平面化工艺，如化学-机械抛光去掉所有形成于衬底背面的这种淀积的多晶硅，以减小由无用层产生的任何应力。然后，使衬底的前面或含沟槽那一侧也平面化，从所有平的表面上去掉最后淀积的600nm的多晶硅。为了达到优质平面度，最好用化学-机械抛光技术。此种技术在美国专利US-4，994，836（属Beyer等人）和US-4，789，648（属Chow等人）描述得更为详细。接着，使沟槽顶部的多晶硅55′凹陷下去，大约比衬底表面低50～100nm，以便防止随后施加的多晶硅字线与沟槽电容器的信号存储节点短路。最后的结构示于图5。

接着，如图6所示，按浅沟槽隔离形式（STI）形成局部隔离。将STI掩膜施加于该衬底，并确定STI要求的所有区域。腐蚀露出的氧化/氮化腐蚀停止层50，以露出硅衬底表面和重复填有多晶硅的沟槽顶部。最好在相同的工艺室内，将露出的衬底、沟槽衬层和多晶硅腐蚀至大约350nm深。如图6所示，在整个衬底上，保形淀积大约630nm的LPCVD TEOS氧化层56。

接着，如图7所示，最好用同时待审的申请07/427，153（Kerbaugh等人，1989，10，25申请，题目为“在半导体内形成宽的填有介质的沟槽”）所述的RIE深腐蚀和化学-机械抛光相结合的方法，使STI氧化层56平面化。接着，用热磷酸和缓冲了的HF，去掉任何残留的氧化/氮化层50。这时，在露出的衬底表面上，可能生长“牺牲”的氧化物，因这些将按集成本发明的阵列的CMOS工艺，变成N-沟道和P-沟道器件的有源器件区。

接着，通常使用N阱掩膜，覆盖着除N阱所有位置以外的所有衬底，形成P沟道器件的和用以提供隐埋N型区34的N阱。需要的话可以用附加的工艺步骤单元形成穿通区34，在N阱掩膜形成之后，使衬底经受多次离子注入步骤，形成倒转N阱34。以900KeV注入剂量为5×10¹³原子/厘米²的磷离子，形成浓度较高的阱的最深部分，以500KeV注入剂量为2.3×10¹³原子/厘米²的磷离子，形成阱的基本部分，以大约150KeV注入剂量大约1.9×10¹²原子/厘米²的磷离子，控制穿通。如有要求，可以使用一个附加的N阱掩膜，这时，在大约80KeV有选择地注入剂量为大约1.3×10¹²原子/厘米²的砷，来控制在选择的N阱内形成的P沟道FET的阈值电压。还可以用附加的注入掩膜和离子注入，来进一步改制特殊器件的阈值电压。

在N阱形成之后，以类似的方法，形成一个常规的P阱掩膜，以便掩蔽衬底上用以形成P阱58的硼离子，也示于图7。为形成P阱，以大约200KeV注入剂量为大约8×10¹²原子/厘米²的硼离子，形成阱的基本部分，以大约80KeV注入剂量大约1.6×10¹²原子/厘米²的硼离子，来控制穿通区，并以大约7.3KeV注入剂量大约3.7×10¹²原子/厘米²的硼离子，来控制用于DRAM阵列和支持电路的N沟道FET的阈值电压。于是出现图7的结构。由上述可知，为了使P区58与包括P⁺衬底10在内的外延层11在结构上和电学上隔离，N阱区32形成与衬底外延层11和P阱58的接触。与已有技术不同，无须保证转移器件的衬底区能和半导体衬底10的电耦合。

接着，形成如图8所示的栅叠层结构，包括栅绝缘体，导电栅和氮化硅罩。参照前文，在剥掉牺牲氧化物之后，在露出的衬底的硅表面上生长大约10nm的二氧化硅，形成栅绝缘层60。淀积一多晶硅层62，大约200nm，再以大约25KeV注入剂量为大约6×10¹⁵原子/厘米²的磷。紧接着，用溅射淀积大约100nm的硅化钛层64，以减小字线的电阻率。淀积一层二氧化硅66和大约80nm氮化硅层68，而完成栅叠层，得到如图8所示的结构。

如图9所示，对多层栅叠层进行选择腐蚀确定互连的第一平面及在平面化的衬底上形成的CMOS FET器件的栅电极。将露出的多晶硅在大约1050℃进行轻微氧化。然后，使用掩膜板，保护除要形成N沟道FET所在位置以外所有的器件区域。以大约30KeV注入剂量为大约1×10¹⁴原子/厘米²的磷，则形成轻掺杂N型区70。除掉掩膜板之后，先淀积大约45nm的CVD氮化硅，后将出现在平面衬底上的氮化物进行各向异性RIE处理，形成一个侧壁衬层72。然后，按常规方法，蒸发大约20nm的钴，在大约750℃退火，再在稀硝酸中去掉未反应的钴，使掺杂区域硅化。

用下列工艺步骤完成图10所表明的器件和DRAM的结构。先淀积一层大约15nm的氮化硅，再用各向异性RIEZ工艺步骤形成氮化硅侧壁74。放置一掩膜板，保护PFET区，以大约50KeV注入剂量为约5×10¹⁵的砷，再在900℃的氮气中进行推进步骤，形成NFET器件的N⁺型扩散区76。再放置一块保护NFET区的掩膜板，以大约10KeV注入剂量大约为5×10¹⁵原子/厘米²的硼，形成PFET器件的P⁺型扩散区。用于使形成存储节点区20的N型扩散区同深沟槽顶部的多晶硅55′相连的多晶硅表面导电带26是通过使用一块掩膜板，将存储节点区露出，选择腐蚀深槽顶部的氧化物，淀积N型多晶硅，再用化学-机械抛光工艺进行平面化，以留下多晶硅导电带26而形成的。形成氧化钛和钨的互连78，作无边缘的接触，淀积平面间的掺磷玻璃钝化层80，再用化学-机械抛光技术进行平面化。根据互连电路复杂性的要求，再设置一些附加的平面化的互连平面，就完成了DRAM的制作。

虽然，本发明仅用单一优选实施例加以描述，但本领域的技术人员应当承认，上述工艺步骤是可变换的，掺杂剂的种类和类型以及其它材料的替换也是可以自由进行的，而不脱离本发明的精神和范畴。

Claims

1、一种动态随机存取存储(DRAM)器件，其特征在于：

一个具有第一种导电类型的第一区域的半导体衬底；

至少一个动态存储单元阵列，每个单元包括一个与存储电容器耦连的存取晶体管，每个存储单元的晶体管形成在所说的半导体衬底的第二区域内，每个存取晶体管具有一控制电极、一数据线接触区，一存储节点区和一沟道区；

形成于所说的衬底的多个沟槽内的多个信号储存储电容器，每个电容器包括一个信号存储节点和一个由介质绝缘体分开的基准电压节点，该基准节点同所说的衬底相连接，每个电容器的存储节点同所说的存取晶体管之一相对应的存储节点相连接；

将所说的一个阵列内的存取晶体管的全部沟道区域同所说的衬底的第一区域在结构上和在电学上隔离的装置，所说的装置包括一个其导电类型同所说的第一区域相反的第三区域，所说的第三区域形成于所说的第一区域和第二区域之间，所说的第三区域贯穿所有的所述沟槽；以及

使所说衬底的第一、第二和第三区域偏置在第一、第二和第三不同的基准电压的装置。

2、权利要求1所述的动态随机存取存储器件，其特征在于，信号存储电容器包括一个位于每个沟槽顶的隔离层，其厚度大于所说沟槽底的厚度。

3、权利要求2所述的动态随机存取存储单元，其特征在于，所说的沟槽内隔离层的较厚部分至少向下延展到所说的第三区域顶部平面。

4、权利要求3所述的动态随机存取存储单元，其特征在于，所说的沟槽内隔离层的较厚部分至少向下延展到所说的第三区域底部平面。

5、权利要求1所述的动态随机存取存储器件，其特征在于，第三区的掺杂浓度随着离开衬底表面的深度而变化。

6、权利要求2所述的动态随机存取存储器件，其特征在于，所说的第一区域的杂质类型是P型。

7、权利要求3所述的动态随机存取存储器件，其特征在于，所说的第一区域的掺杂剂杂质是硼，第三区域内的掺杂剂杂质是N型的。

8、权利要求4所述的动态随机存取存储器件，其特征在于，存取晶体管是N沟道FET器件。

9、一种动态随机存取存储（DRAM）器件，其特征在于：

多个安排在半导体衬底表面的深槽;

每个同一个衬底极板沟槽DRAM单元有关联的第一种多个沟槽包括：一个转移器件、一个数据节点和一个同做在深槽内的电容器极板相连接的存储节点，并同衬底的一个区域相耦连;

一个贯通所说沟槽的反型半导体材料的隐埋区域;以及

一个包围在深槽矩阵周围并同隐埋区域相接触的表面扩散隔离区域，在矩阵内的衬底区域在电学上和结构上同衬底的其余部分相隔离。

10、权利要求9所述的动态随机存取存储器件，其特征在于，衬底的杂质导电类型是P型，而隐埋区域和表面扩散区域的杂质导电类型是N型。

11、权利要求10所述的动态随机存取存储器件，其特征在于，隐埋扩散区域内的杂质是砷。

12、一种制作动态随机存取存储器件的方法，其特征在于下列工艺步骤：

制备第一种导电类型的半导体衬底;

在衬底的至少一部分面积上形成一隐埋区域;

在所说的衬底的顶部表面按图形形成深沟槽阵列;

在所说的深沟槽内侧形成一介质层，并用导电电极材料填入所说的沟槽;

环绕所说的沟槽阵列的周界，进行离子注入和扩散，形成第二导电类型的扩散区，使用深度能在结构上和电学上隔离开在所说的隐埋区上的矩阵图形内的部分衬底;以及

在被隔离的矩阵图形部分内，形成多个半导体器件，用以耦连到达和来自在至少一些所说的深沟槽内的导电电极材料的信号。

13、权利要求12所述的制作动态随机存取存储器件的方法，其特征在于，在所说的深沟槽内侧形成介质层的步骤包括在所说的深沟槽顶部形成一个厚介质衬层的步骤。

14、权利要求12所述的制作动态随机存取存储器件的方法，其特征在于，用于形成隐埋区域的掺杂材料源是N型的。