CN107615493B - 具有减小的寄生电容的绝缘体器件 - Google Patents

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Abstract

对于集成电路，描述的示例包括绝缘体结构(20)，该绝缘体结构(20)具有平行的导电元件(28a/28b)，该平行的导电元件(28a/28b)形成电容器或电感变压器，该电容器或电感变压器在半导体结构的上方，该半导体结构包括形成于第二导电类型的槽区(31t)内的第一导电类型的阱区(32w)。槽区由第一导电类型的掺杂区(32c，34)和掩埋掺杂层(36)包围，形成与衬底串联的二极管。串联二极管的结电容具有减少绝缘体处的寄生电容的效果。

Description

具有减小的寄生电容的绝缘体器件
技术领域
本申请总体涉及集成电路，并且更具体地涉及集成电路中的绝缘体结构。
背景技术
现代集成电路的一些实施方式需要不是参考相同接地电压(DC和AC意义中的一个或两个)的集成电路之间的信号的通信。在这些实施方式中，输入/输出端子的直接耦合可能导致各自的接地电平之间的显著的电压差。在一些应用中，该接地电压差可以高达成百上千伏，足以损坏集成电路和引起系统故障。类似地，在集成电路之一中的瞬时高压尖峰可经由连接的输入/输出端子耦合到其它集成电路。例如，在高压电机处的典型的电压尖峰能从在电机处的电机控制器装置耦合到在人类接口设备处的集成电路(例如，键盘)；这种尖峰能导致损害，并且在人类接口设备的情况下，能够影响人类用户。
预期用于这些应用的绝缘体结构通常实施到集成电路中，其中，这些结构被部署在输入/输出端子处。这些绝缘体结构通常采用电容器或电感器的形式。对于绝缘体被构造为电容器的示例，电容器被串联插入在端子或焊盘和内部电路之间。这些绝缘体结构5的目标在于在信号信息的最小衰减的情况下，吸收接地电平之间的电压差(或瞬时尖峰)。
图1a以截面图形式说明在集成电路中部署的以高压电容器7的形式的传统绝缘体结构的构造。在该布置中，电容器7是平行板电容器，其中上板8a和下板8b形成于单独的金属水平中。在该实例中，电容器7直接部署在集成电路的外部端子(例如，输入端)处，如由接合线(wire bond)5附接至用作暴露上板8a的接合焊盘(bond pad)(其通过保护层(protective overcoat)9和顶部电介质层10h暴露)证明的。在该传统示例中，集成电路4被制造为具有七个水平的金属导体，其中下板8b形成在第二金属水平中，而上板8a形成在第七(最顶)金属水平中。相应地，在上板8a和下板8b之间的中间电介质包括层间电介质(interlevel dielectric)材料(例如，二氧化硅)的五层10c至10g。两个层间电介质层10a、10b在下板80b下方，将下板80b与衬底11和绝缘电介质结构12隔开。层间电介质层10中的每层用于将图1a的截面图中的垂直方向中的相邻金属化水平隔离。相应地，在上板8a和下板8b之间的层间电介质层10c至10g形成在中间金属水平中的每个的形成和图案化蚀刻之间，该中间金属水平在集成电路中的其它位置形成导体。层间电介质层10c至10g的相对大的累积的厚度导致电容器7能够经受和吸收相对高的电压。
除形成在上板8a和下板8b之间的电容器7之外，在图1a中示出的结构限定寄生电容器。具体地，寄生平行板电容器7p在下板8a和衬底11之间，衬底11设置在下板8b下方，其中电容器电介质由层间电介质层10a、10b以及绝缘氧化物结构12形成，绝缘氧化物结构12在层间电介质层10a下方。绝缘氧化物结构12是形成到衬底11中的传统电介质结构，典型的用途是使得形成在衬底11的表面处的相邻晶体管彼此隔离。绝缘氧化物结构12可以由热氧化(例如，已知的LOCOS工艺)形成，或作为浅沟槽隔离(shallow trench isolation)形成。由于层间电介质层10a、10b以及绝缘氧化物结构12的累积的厚度能够是大幅小于层间电介质层10c至10g的累积的厚度，寄生电容器7p相比高压电容器7呈现的电容，能够呈现显著更大的电容。
寄生电容器7p的电气效应在图1b中进行说明。高压电容器7将集成电路的端子5(例如，图1a的接合线5)耦合到内部节点13，内部节点13通常耦合到集成电路的内部功能电路系统。但是，寄生电容器7p还将输入端5耦合到固定电压电平，诸如在集成电路的衬底11处的衬底电压Vsub(例如，接地电平)，这能够导致在输入端5处接收的信号电平从到达内部节点13的电平衰减。在其中高压电容器7在上板8a和下板8b之间具有累积电介质厚度(即，层间电介质层10c至10g累积的)为12.7μm并且寄生电容器7p在下板8b和衬底11具有之间具有累积电介质厚度(即，层间电介质层10a和10b以及绝缘电介质结构12累积的)为2.8μm的示例中，寄生电容器7p可呈现的电容是高压电容器7的电容的超过十倍(例如，400fF对比30fF)。基础电路分析显示寄生电容器7p导致在内部节点13处的信号电平仅是在输入端5处接收的信号电平的幅度的大约10％。
另一个传统的绝缘体结构类似于图1a的电容器7进行构造，但是包括在底板下方的掺杂阱。参考图1a的结构，该结构会具有代替绝缘电介质结构12的掺杂阱(虽然在较浅的深度处)，其中该阱的掺杂与衬底11的掺杂相反(例如，n阱形成到p型衬底11中)。
在这些传统结构的任一个中，降低寄生电容器7p的电容的传统的方法是有问题的。例如，在较高金属水平中形成下板8b会增加下板8b和衬底11之间的电介质厚度，降低其电容。但是，由于电容器7的电介质会变得更薄(即，在板之间更少的层间电介质层10)，这也会具有降低下板8b和上板8a之间的电介质厚度的效果。这种减少的电介质厚度进而会降低电容器7的高压绝缘能力。另一个方法是在较高金属水平中形成下板8b和上板8a两者，从而增加下板8b和衬底11之间的电介质厚度，同时维持电容器7的相同电介质厚度。但是，如图1a证明的，上板8a可能已经被构造在集成电路中的最高金属水平中，因此，该方法可能需要从金属导体水平的数量本来可以是这些数量的地方增加金属导体水平的数量，这增加了集成电路的制造成本。
如上所述，集成电感器也用作绝缘体结构，诸如以绝缘变压器的形式。传统的电感绝缘体结构类似于图1a中示出的结构，不同之处在于代替平行板结构，两个金属导体水平被图案化为一对足够长度的叠加线圈，以限定期望的电感并耦合至彼此。但是，类似于寄生电容器7p所示出的寄生电感，寄生电感会呈现在下线圈和下方衬底之间。这种寄生电容器能够类似地衰减通过绝缘体结构通信的信号幅度，如上所述。
发明内容
在描述的示例中，一种绝缘体结构形成在衬底的半导体表面附近，其以在所述表面上方彼此叠加的图案化金属导体元件对的形式形成，图案化金属导体元件对通过电介质材料彼此隔开，并且其中元件中的下部元件通过电介质材料与所述表面隔开。下部元件在第一导电类型的衬底的一部分上方，第一导电类型的衬底的一部分由第二导电类型的掺杂部分围绕并且在第二导电类型的掩埋掺杂部分上方。周围的掺杂部分和掩埋掺杂部分彼此物理接触，隔离下部元件下方的第一导电类型的部分。
在进一步的示例中，掺杂部分电气连接以接收偏置电压，以便使得掺杂区中的p-n结反向偏置。
附图说明
图1a是传统的绝缘体电容器结构的一部分的截面图。
图1b是图1a的传统结构的等效电路的示意形式的电气图。
图2是根据示例实施例构造的一种电子系统的框图形式的电气图。
图3a是根据示例实施例构造的一种绝缘体结构的一部分的截面图。
图3b是作为电容器的图3a的绝缘体结构的平面图。
图3c是图3a和图3b的绝缘体结构的等效电路的示意形式的电气图。
图3d是作为电感变压器的图3a的绝缘体结构的透视图。
图4是根据示例实施例的一种制造绝缘体结构的方法的流程图。
图5是根据另一个示例实施例构造的绝缘体结构的一部分的截面图。
具体实施方式
在本说明书中描述的一个或更多个实施例被实施到集成电路中的绝缘体结构中，其中这些实施方式是有利的。此外，这些实施例有益地应用于其它应用。
示例实施例提供一种绝缘体结构，其具有降低的寄生电容并且不降低高压绝缘性能。此外，示例实施例提供这样一种绝缘体结构，其可以容易地实施，而不需要附加的金属水平。进一步地，示例实施例提供一种在现有的制造工艺流中制造这种绝缘体结构的方法。另外，示例实施例提供一种电子系统，其包括在连接至其它集成电路的外部端子处具有这种绝缘体结构的集成电路。
一些电子系统利用单独的集成电路实施，这些单独的集成电路没有参考相同的接地电压，但是仍然必须彼此通信。这些集成电路到彼此的互连(诸如，通过将输入/输出端子彼此连接用于信号通信)也将在各自的接地电平之间耦合电压差。这种接地电压差能够足够高从而损坏集成电路，导致系统故障，并且在瞬时高压尖峰的情况下，能够耦合到更远的下游，包括耦合到人类用户。因此，预期用于这种应用的绝缘体结构通常被实施到集成电路中，其中，这些结构部署在输入/输出端子处。
图2说明了包括连接到彼此的集成电路14、16的电子系统的一部分。在该示例中，集成电路14用作信号到集成电路16(其为接收器)的发送器。在该示例中，集成电路14包括功能电路系统，诸如脉冲宽度调制器15a和线性功能15b，其每个都经由相应的输出驱动器17a、17b耦合到输出端子18。集成电路14的这些输出端子18直接连接到集成电路16的输入端子，在集成电路16的输入端子处部署根据这些实施例的绝缘体结构20。虽然没有示出，类似的绝缘体结构可以在集成电路14的输出端子18处实施。如图2证明的，绝缘体结构20将接收的信号通信给输入放大器21a、21b，在该示例中输入放大器21a、21b进而耦合到CPU 22。在该示例中，集成电路14的输出驱动器17a、17b参考一个接地电平GND14，而集成电路16的输入放大器21a、21b参考不同的接地电平GND 16。如上所述，这些接地电平GND14、GND16可以相对于某个外部参考，在彼此显著不同的电压处。相应地，该电压差将耦合在集成电路14、16之间。根据这些实施例，绝缘体结构20可以被构造为电容器或电感变压器，其足以吸收接地电平之间的差以及还有来自集成电路14的任何瞬时电压尖峰，同时最小化通信信号的衰减。
图3a和图3b分别以截面图和平面图显示了根据一个实施例的在集成电路16中的绝缘体结构20的构造。该示例将针对其中绝缘体结构20以由上板28a和下板28b形成的平行板电容器的形式的示例进行描述。替代性地，绝缘体结构20可以形成为具有与图3a的截面图类似的截面图，但是平行元件的形状不同的电感变压器，如下面将讨论的。如图3a中所示，接合线35被附接至上板28a；相应地，上板28a用作接合焊盘，直接连接到集成电路16的外部端子，并且形成在上部(如果不是最上)金属导体水平中。接合线35延伸通过以传统的方式在保护层29和层间电介层30h中蚀刻的开口。虽然在图3a中说明的是球形接合(ballbond)，但是上板28a的外部触点可以根据若干技术中的任何一种进行，取决于封装技术，包括针脚式接合(stitch bonding)、梁式引线(beam lead)触点和焊料凸点(solder bump)。
替代性地，绝缘体结构20可以直接耦合到外部端子，诸如通过上板28a和下板28b中的任一个通过中间导体连接到接收接合线35的接合焊盘。但是，绝缘体结构20通过将其直接实施在接合焊盘处或以其它方式直接与外部端子接触最高效地隔离集成电路16。
根据该实施例，集成电路16被构造为具有多个金属导体水平，其中上板28a在这些水平中的最上或至少较上层中，如上所述。相反，下板28b被实施在较下金属导体水平中，诸如第一或第二金属水平，如图3a中所示。替代性地，下板28b可以由多晶硅形成，诸如用于实现晶体管栅极元件。多晶硅水平通常形成在所有的金属导体水平下方，通常作为衬底的半导体表面上方的第一导电层。在图3a的示例中，其中若干金属导体水平用在集成电路16内，若干层间电介质层30b至30g将下板28b与上板28a垂直隔开。在该实施例中，这些层间电介质层30b至30g构成绝缘体结构20的电容器电介质。
在该实施例中，下板28a在n型阱32w上方，由此通过层间电介质层30a和任何剩余栅极电介质(未示出)隔开。对于互补金属氧化物半导体(CMOS)集成电路，n阱区32w通常是视情况而定形成到p型衬底或p型外延层的表面中的n掺杂区。如图3a中所示，n阱区32c被类似地设置在表面处，与n阱32w隔开并且围绕n阱32w，如图3b中证明的。在该示例中，n型阱32w在p型槽区(bank region)31t的表面处，p型槽区31t由p型外延单晶硅形成。p型槽区31t在n型掩埋层36上方，n型掩埋层36形成在p型衬底31s内。n型掩埋层36将p型衬底31s和p型槽区31t垂直隔开。如图3a证明的，n型掩埋层36横向延伸超过n阱32w的横向尺寸，并且与n型掩埋绝缘区34接触。
掩埋绝缘区34设置在n阱区32c下方，并在其长度上与n阱区32c接触。如上所述，n阱区32c围绕n阱32w；类似地，掩埋绝缘区34围绕n阱32w，并且在其长度上与n型掩埋层36在其长度上接触。相应地，n阱区32c、掩埋绝缘区34和n型掩埋层36的组合围绕并限定p型槽区31t为p型区，该p型区与硅结构(即，体(bulk))内的p型衬底31s电绝缘。图3b说明n阱区32w在下板28b的所有侧面上延伸，p型槽区31t围绕n阱区32w，并且n阱区32c围绕p型槽区31t。如图3a和图3b所示，p型衬底31s延伸到相对于下板28b在n阱区32c的外部的位置处的单晶硅的表面。
根据该实施例，n阱区32w和p型槽区31t之间的冶金结(metallurgical junction)(即，p-n结)以二极管的形式在电气上反映，如图3a中作为二极管D1示出的。类似地，p型槽区31t和n型掩埋层36(以及掩埋绝缘区34和n型阱区32c，就此而言)之间的p-n结建立二极管D2，并且n型掩埋层26和p型衬底31s之间的p-n结建立D3。如下面进一步详细描述的，这些p-n结(即，二极管)各自向结构呈现显著的结电容，并且具有降低呈现给绝缘体结构20的有效寄生电容的效果。
在该示例中，金属导体40被提供以施加偏置电压给绝缘体结构20的掺杂区的至少一些，具体用于反向偏置p-n结。在图3a示出的示例中，金属导体40w接触p+掺杂区38s，该p+掺杂区38s设置在衬底31s的一个或更多个表面位置处。p+掺杂区38s是形成到表面中的更重掺杂区，诸如具有类似于PMOS晶体管中的p型源极/漏极区的掺杂浓度，该PMOS晶体管在集成电路16中的其它位置形成，p+掺杂区38s辅助在上方的金属导体40s和衬底31s之间形成欧姆接触。这些金属导体40w包括在集成电路16的金属导体水平中的一个(在这个情况下是从最上开始的第二水平)中游走的金属线、在图3a中的视图中的进出页面游走的金属线两者，以及在该金属导体水平和P+掺杂区38s的表面之间的通过各个层间电介质层30的通孔(via)中形成的导电插塞(conductive plug)。类似地，金属导体40c接触周围的n阱区32c(其可以类似地具有在表面处的更重掺杂n型部分以提供欧姆接触，类似于p+掺杂区38s，取决于n阱区32c的掺杂浓度)中的一个或更多个，包括延伸到金属导体水平中的一个和在该水平处的金属线的插塞。类似地，金属导体40t在槽区31t的一个或更多个表面位置处接触p+掺杂区38t，并且金属导体40w在n阱区32w的一个或更多个表面位置处接触(如果期望，经由重掺杂n型接触区域)。
图3c是说明图3a和图3b的绝缘体结构20的等效电路的电气示意图。如图3c中所示，上板28a和下板28b形成电容器27，其中上板28a被示出为连接到接合线35(并且由此连接到集成电路16的外部端子)的节点，并且下板28b被示出为连接到(图2)的输入放大器21a、21b中的一个的节点。寄生电容器27p形成在下板28b和n阱区32w之间。
根据该实施例的绝缘体结构20的构造增加到下板28b下面的结构的p-n结和相应的结电容。如图3c的示意图所示，n阱区32w和槽区31t之间的p-n结呈现二极管D1和其结电容CD1。槽区31t以及n阱区32c、掩埋绝缘区34和n型掩埋层36的组合之间的p-n结呈现二极管D2和其结电容CD2，并且n阱区32c、掩埋绝缘区34和n型掩埋层36在一方，并且p型衬底31s在另一方之间的p-n结呈现二极管D3和其结电容CD3。这些结电容CD1、CD2、CD3的电容值取决于在冶金结处的接触区域的掺杂浓度以及该结的面积。
这些结电容CD1、CD2、CD3有效地与绝缘体结构20的电容器27和衬底31s之间寄生电容器27p串联。对该结构施加基础电路分析，在一个实施例方式中，这些串联电容CD1、CD2、CD3的效果是从会由寄生电容27P单独呈现的电容中减少在下板28b处的寄生电容，诸如减少大约20％。
如以上参考图3a所讨论的，导体40允许向绝缘体结构20的各个区施加偏置电压，特别是在p-n结中的每个上建立反向偏置条件的偏置电压。向p-n结施加反向偏置电压增加了在结处的空间电荷区(space-charge region)的宽度，由此增加了结呈现的有效结电容。例如，向n阱区32w和n型掩埋层36(经由区32c、34)施加电压Vbias+，向槽区31t和衬底31s施加电压Vbias-将增加结电容CD1、CD2、CD3的电容值，其中电压Vbias+大于电压Vbias-。在图3c的电路布置中的这些串联电容CD1、CD2、CD3的增加将进一步减少在下板28b处的有效的寄生电容。例如，已经观测到施加大约1.8伏(相对于接地处的偏置电压Vbias-)的偏置电压Vbias+从未偏置的情况中减少大约25％的总体寄生电容，或从总体上减少约40％。偏置电压Vbias+、Vbias-被可选地施加到绝缘体结构20以便获得寄生电容器27p呈现的寄生电容的显著减少。此外，施加这些偏置电压Vbias+、Vbias-进一步减少有效的寄生电容。
如图3c的电气示意图所示，偏置电压Vbias+、Vbias-经由电阻器42被施加到相应导体的每个实例。在该实施例中，电阻器42是相对大的电阻器，其中电阻大约在数十千欧姆(例如，30kΩ)。这些电阻器42确保施加偏置电压Vbias+、Vbias-的电压源不会建立低阻抗路径，该低阻抗路径会有效地使得二极管D1、D2、D3短路。虽然在图3a、图3b中没有示出，但是电阻器42可以针对高值电阻器的传统方式构造，诸如通过轻掺杂多晶硅结构或形成到体中的掺杂区。
如上所述，根据这些实施例的绝缘体结构可以被实现为电感变压器，而不是图3a和图3b中示出的电容器。根据一个实施例，如图3d中的透视图所示，绝缘体结构20’的电感变压器实施方式被构造为包括在不同金属导体水平中并且彼此通过层间电介质层30隔开的上部线圈28a’和下部线圈28b’，类似于图3a中所示，但是其中各自以线圈的形状形成电感器。由于该线圈形状，上部线圈28a’通常连接到接合焊盘以接收接合线35，而不是自身用作接合焊盘。绝缘体结构20’的下面结构对应于相对于图3a至图3c的电容实施方式在以上描述的结构。并且类似地，在寄生电容27p也呈现在该绝缘体结构20’的下部线圈28b’和n阱32之间的同时，以此方式包括串联二极管D1至D3和相应的结电容CD1至CD3的绝缘体结构20’的构造降低该寄生电容的效果，并且由此降低接收的信号上的衰减。
虽然以上描述将绝缘体结构20中的掺杂区域中的某些称为n型，并将其它称为p型，但是结构可以被替代性地使用相反导电类型(即，在图3a中示出的n型和p型区分别被替代为p型和n型，)的掺杂区和衬底构造。在该替代性构造中，施加的偏置电压Vbias+、Vbias-的相对极性会反转，以便通过确保较高电压被施加到n型区并且较低电压被施加到p型区来维持反向偏置的结。
绝缘体结构无论作为电容器还是电感变压器均可以使用现代集成电路中已经存在的工艺流根据这些实施例进行制造。特别是，这些绝缘体结构可以被实施到使用掩埋层的传统CMOS工艺流中，仅仅通过改变光掩膜，而不需要显著改变制造工艺。因此，参考本说明书，可以推导出可行的制造工艺流，而无需过度实验。例如，公开于2010年2月11日的共同受让的专利申请公开号US 2010/0032769A1通过引用并入本文，其公开了适于构造包括根据以上描述的实施例的绝缘体结构的集成电路的一种制造工艺。
参考图4(以及图3a)，将描述根据一个实施例的在集成电路中形成绝缘体结构20的过程的示例，其总体上遵循以上并入的专利申请公开中描述的方法。根据该实施例，制造过程开始于过程50，其中向p型衬底的选择位置执行n型掺杂物的掩膜离子注入，以限定n型掩埋层36的位置。如以上并入的专利申请公开号US 2010/0032769中描述的，注入过程50可以足以将期望量的掺杂物置于衬底内的期望深度的剂量和能量注入n型掺杂物，例如锑。在该实施例中，外延硅将在表面处生长；因此，可以在衬底的表面处通过传统离子注入执行过程50。过程50还可以包括高温退火，以将注入的掺杂物扩散到衬底中的至少一部分范围。类似地，注入过程52涉及在衬底的表面的位置处的n型掺杂物的掩膜离子注入，在衬底的表面的该位置处将注入n型掩埋绝缘区34，n型掺杂物诸如磷和可能地包括砷。在该实施例中，如图3b中所指示的，过程52中注入的位置包括包围电容器或变压器的最终位置的边界区域以用作绝缘体元件。
在根据本实施例的过程54中，接着执行硅的外延生长，以在p型衬底的表面处生长p型硅层。该外延层的厚度预期足以限定在n型掩埋层36上方的图3a的槽区31t和n型掩埋绝缘区34。如以上并入的专利申请公开号US2010/0032769中描述的，外延过程54的温度和持续时间足以扩散在过程52中注入的掺杂物并进一步扩散在过程50中注入的掺杂物，有效地形成图3a中所示的n型掩埋层36和n型掩埋绝缘区34的结构，其中p型外延硅在这些区域上方。这种扩散还用于使得n型掩埋绝缘区34生长进入并接触n型掩埋层36，并由此将p型槽区31t和衬底31s(其包括在原始衬底上方并接触原始衬底的p型外延材料)隔离。
在过程56中，n阱区32w和32c在选择位置处被注入到结构的表面，其现在是在过程54中形成的p型外延硅的表面。特别是，过程56的注入将n型掺杂物(例如，磷、砷)注入到在槽区31t内并且在下板28b的最终位置下方的位置处以形成n阱区32w，以及将n型掺杂物(例如，磷、砷)注入到在n型掩埋绝缘区34上方的位置处以形成n阱区32c。例如，以传统方式选择该阱区注入的剂量和能量，从而形成适于p沟道MOS晶体管的阱区，该p沟道MOS晶体管在集成电路中的其它位置处形成。过程56还包括合适的高温退火，用于将注入的掺杂物扩散到期望的深度和轮廓。出于该实施例的绝缘体结构20的目的，选择过程56的剂量、能量和退火条件以便n阱区32c到达并接触下方的n型掩埋绝缘区34，如图3a中所示。
在过程58中，诸如通过半导体表面的热氧化或通过期望电介质材料的沉积，总体上形成电介质层。通常，对于包括MOS晶体管的集成电路，过程58形成栅极电介质膜。遵循过程58，在该实施例中沉积多晶硅，之后是多晶硅的图案化和蚀刻以在集成电路中限定期望的结构，诸如晶体管栅极结构。该多晶硅可以是在其沉积期间原位掺杂的，或者替代性地可以是在沉积和蚀刻之后注入的。对于其中电阻器42被并入到绝缘体结构20中的实施例，过程60可以在过程58中沉积和限定的多晶硅中形成这些电阻器42，特别是利用相对轻掺杂(如果有掺杂)的多晶硅以具有高电阻并由此有效率地实施高电阻器值(例如，30kΩ)。
如果期望，下板28b可以在该多晶硅水平中形成，而不是在金属水平中形成。虽然这会增加传统绝缘体结构(诸如图1a中所示的绝缘体结构)的寄生电容，但是当根据该实施例实施时，在下方p-n结处的串联结电容CD1、CD2、CD3用于减少该寄生电容。在一些实施方式中，寄生电容中的这种减少可以允许在多晶硅中形成下板28b，而不是在较高金属水平中形成，由此改善了绝缘体的高压能力，或者在一些情况下，实现需要的金属水平的数量的减少，而不影响高压耐受力。
在过程62中，在限定MOS集成电路中的多晶硅元件之后，通过合适掺杂物种类的离子注入形成n型和p型源极/漏极区，之后是高温退火。在该实施例中，P+接触区38s、38t(图3a)也形成在该源极/漏极退火过程62中，如果期望，n阱区32w、32c中的对应的n+接触区也形成。
包括那些用于形成下板28b和上板28a的导体水平接着通过过程64、66、68的序列形成。在过程64中，通过传统工艺将层间电介质层30(诸如二氧化硅或氮化硅)沉积到期望厚度。在过程66中，图案化和蚀刻触点开口(用于金属到硅触点)或通孔(用于金属到金属触点)。根据情况，沉积触点插塞以填充在过程66中打开的通孔，以及接着在过程68中执行金属层的沉积。过程68还包括期望的光刻图案化和金属蚀刻以限定金属导体被形成在该特定金属水平中。如上所述，该集成电路16的至少一个版本利用多个金属导体水平构造；因此，过程64、66、68被重复的次数对应于要形成的金属水平的数量。如果之前不是如上所述形成在多晶硅中，下板28a可以形成在在该过程64、66、68序列中形成的较低金属水平中的一个中；上板28a将形成在这些金属水平的较高一个中，以实现绝缘体的期望的高压能力。
在最后的过程68的实例中形成和图案化最上金属层之后，接着执行过程70以总体上沉积保护层，诸如氮化硅。过程70还包括通过该保护层的开口的图案化蚀刻，诸如在上板28a上方蚀刻的那些，以允许接合线35接触，如图3a中所示。根据情况，可以接着执行用于完成、测试和封装集成电路16按需要用于其系统实施方式(诸如在图2中所示的)的这些其它的“后段(back end)”处理。
上述实施例以形成单个隔离槽(图3a中的p型槽区31t)的方式将绝缘体结构20并入到集成电路16中。但是，可以通过形成结构以具有多个串联隔离槽，本质上是通过形成嵌套在彼此内的多个槽区，以便额外串联二极管和结电容呈现在结构中，来获得寄生电容器的额外减少。图5说明了这种绝缘体结构20’的实施例，其中实施两个这种嵌套槽，如现在将描述的。
根据该实施例，图5的绝缘体结构20’包括以上相对于图3a和图3b的绝缘体结构20描述的相同组件中的很多；这些共同的元件在图5中用结合图3a和图3b使用的相同的附图标记进行指示。相应地，绝缘体结构20’通过平行板电容器实现，该平行板电容器由形成在单独导体水平中的上板28a和下板28b形成，该单独导体水平通过在一个或更多个层间电介质层30b至30g(其用做电容器电介质)中的电介质材料隔开。接合线(未示出)将以上所述方式直接或间接附接至上板28a，诸如通过在图5中所示的保护层29和层间电介质层30h中的开口。如在以上描述的实施例中的，绝缘体结构20’的下板28a在n型阱32w上方，其中层间电介质层和可能栅极电介质层将下板28a和阱32w隔开。p型槽区31t在n型阱区32w下方，在所有侧面上通过n型阱区32c和n型掩埋绝缘区隔离，并且n型掩埋层36在其下方。如以上相对于图3a所描述的以及如图5中所示，n型掩埋层36横向延伸超过n阱32w的横向尺寸，并且与n型掩埋绝缘区34接触。
根据该实施例，第二隔离p型槽区31t’围绕n阱区32c、掩埋绝缘区34和n型掩埋层36。该第二p型槽区31t’自身由第二n型掩埋层86、掩埋绝缘区84和n阱区32c的另一实例的n型材料包围。相比掩埋绝缘区34，掩埋绝缘区84延伸更深地进入结构，以便接触相应地更深的第二n型掩埋层86并完全隔离第二p型槽区31t’和p型衬底31s。p型衬底31s在更深的第二n型掩埋层86下方，并且延伸到n型掩埋绝缘区84和n阱区32c的第二实例的外部的表面。
如果从上观看绝缘体结构20’(即，类似于图3b的平面图)，第二p型槽区31t’会包围内部n阱区32w并且自身会在表面处由第二外部n阱区32c包围。
根据该实施例，一个附加p-n结(图5的二极管D4)位于第二槽区31t’和第二n型掩埋层86之间，并且另一个p-n结(二极管D5)位于第二n型掩埋层86和下方的衬底31s之间。这些二极管D4、D5与二极管D1至D3(其由n阱32w、第一p型槽区31t和第一n型掩埋层36的结构限定)(在这种情况下，二极管D3在n型掩埋层36和第二p型槽区31t’之间的p-n结处)串联。如上所述，建立二极管D4和D5的这些附加的p-n结各自向结构呈现显著的结电容。这些电容将与和二极管D1至D3相关联的结电容串联，并且与下板28b和n阱32w之间的寄生电容器串联。因此，由附加绝缘p槽区31t’提供的这些附加的p-n结将进一步减少绝缘体结构20’的有效寄生电容。
如果期望，金属导体40也可以类似地与绝缘体结构20’的各个掺杂区接触，从而在结构中的p-n结的每个处建立反向偏置条件。如上所述，施加到建立二极管D1至D5的p-n结处的反向偏置电压降增加在这些位置处的结电容，进一步减少绝缘体结构20’的寄生电容。以相对于图3a至图3d以上讨论的相同方式，该反向偏置条件能够被施加到由n型掩埋层86通过在第二槽32t’内的掺杂区38t’处的导体40t’、n阱区32c处(以及如果期望，在这些阱内的更重掺杂n型区处)的附加导体40c和在衬底31s的表面部分内的p型掺杂区38s处的导体40s建立的结，如图5中所示。导体40c和40w将接收相对于施加到导体40t、40t’、40s的电压(例如，接地电平处的偏置电压Vbias-)的正电压(例如，+1.8伏的偏置电压Vbias)。同样如上所述，电阻器(未示出)优选地被提供为与这些导体40和其相应的电压源串联，以在施加偏置电压时阻止结的短路。这些反向偏置电压是可选的，并且对于获得寄生电容的显著减少不是必不可少的，但是该偏置通过增加二极管D1至D5的结电容进一步减少有效寄生电容。
附加的n型掩埋层86和掩埋绝缘区84可以通过传统工艺形成到结构中，诸如以上相对于图4描述的工艺。例如，制造这些区的一个方法会涉及在这些过程的一个实例之后，重复注入过程50、52和外延过程54，如从过程54到过程50的虚线所指示的，如图4中所示。掩埋绝缘区注入过程52的两个实例在该示例中会在相同位置执行，以便形成掩埋绝缘结构84的延伸深度。用于形成这些嵌套隔离槽的其它过程是可能的。
根据这些实施例，一种绝缘体结构具有减少的有效寄生电容，但是无需减少高压绝缘能力。这种结构适于作为电容绝缘体或电感绝缘体(诸如变压器)使用，并且可以使用制造工艺(诸如以其它方式用于或适于绝缘体结构形成于其中的集成电路)有效率地制造。根据这些实施例中的一些，绝缘体结构能够在较低导体层(包括多晶硅水平)实现下板或下部线圈元件的制造，由于这些绝缘体构造，其具有可容忍的寄生电容，这能够实现改善的高压绝缘性能。
在所描述的实施例中，修改是可能的，并且在权利要求的范围内，其它实施例是可能的。

Claims (19)

1.一种集成电路中的绝缘体结构，包括：
第一导电类型的第一掩埋掺杂层，其设置在第二导电类型的衬底内，所述第一掩埋掺杂层位于所述衬底的表面下方；
所述第二导电类型的第一槽区，其位于所述第一掩埋掺杂层的一部分的上方；
所述第一导电类型的第一阱区，其设置在所述衬底的所述表面处并且位于所述第一槽区的一部分的上方；
所述第一导电类型的第一边界掺杂区，其设置在所述衬底的所述表面处并且横向围绕所述第一槽区，所述第一边界掺杂区延伸进入所述衬底的所述表面并且接触所述第一掩埋掺杂层；
第一导体元件，其设置在接近所述衬底的所述表面的所述第一阱区的上方的位置处，所述第一导体元件与所述第一阱区通过电介质材料隔开；以及
第二导体元件，其设置在接近所述衬底的所述表面的所述第一导体元件的上方的位置处，所述第二导体元件与所述第一导体元件通过电介质材料隔开。
2.根据权利要求1所述的结构，其中所述第一导体元件和所述第二导体元件各自包括电容器板。
3.根据权利要求1所述的结构，其中所述第一导体元件和所述第二导体元件各自包括电感器线圈。
4.根据权利要求1所述的结构，其中所述集成电路的外部端子电连接到所述第二导体元件。
5.根据权利要求1所述的结构，进一步包括：
所述第二导电类型的第一掺杂区，其形成在所述衬底的所述表面的位置处，并且在所述第一槽区内；
所述第二导电类型的第二掺杂区，其形成在所述衬底的所述表面的位置处，并且在相对于所述第一阱区的所述第一边界掺杂区的外部；
第三导体元件，其与所述第一掺杂区电接触，用于向所述槽区施加偏置电压；以及
第四导体元件，其与所述第二掺杂区电接触，用于向所述衬底施加偏置电压。
6.根据权利要求5所述的结构，进一步包括：
第五导体元件，其与所述第一阱区电接触，用于向所述第一阱区施加偏置电压；以及
第六导体元件，其与所述第一边界掺杂区电接触，用于向所述第一边界掺杂区施加偏置电压。
7.根据权利要求6所述的结构，进一步包括：
多个电阻器，其形成到所述集成电路中，各自与所述第三导体元件、所述第四导体元件、所述第五导体元件和所述第六导体元件中的一个串联耦合。
8.根据权利要求6所述的结构，其中：所述第一导电类型是n型并且所述第二导电类型是p型；并且由所述第五导体元件和所述第六导体元件向所述第一阱区和所述第一边界掺杂区施加的所述偏置电压高于由所述第三导体元件和所述第四导体元件向所述第一槽区和所述衬底施加的所述偏置电压。
9.根据权利要求1所述的结构，其中所述第一边界掺杂区包括：
第一掩埋绝缘掺杂区，其形成到所述衬底中，在所述衬底的所述表面下方的一定深度处并且接触所述第一掩埋掺杂层；以及
第二阱区，其设置在所述衬底的所述表面处，并且在所述第一掩埋绝缘掺杂区的上方并与其接触。
10.根据权利要求1所述的结构，进一步包括：
所述第二导电类型的第二槽区，其在所述第一掩埋掺杂层的下方并且围绕所述第一边界掺杂区；
所述第一导电类型的第二掩埋掺杂层，其在所述第二槽区的下方；以及
所述第一导电类型的第二边界掺杂区，其设置在所述衬底的所述表面处并且横向围绕所述第二槽区，所述第二边界掺杂区延伸进入所述衬底的所述表面并且接触所述第二掩埋掺杂层。
11.一种形成集成电路的方法，包括：
在半导体衬底中形成第一导电类型的掩埋掺杂层，所述衬底具有第二导电类型；
在所述衬底中形成所述第一导电类型的掩埋绝缘区，以便接触所述掩埋掺杂层；
在所述衬底的表面处形成所述第一导电类型的多个阱区，所述阱区中的第一阱区被形成到所述第二导电类型的槽区中，所述第二导电类型的槽区设置在所述掩埋掺杂层上方并且由所述掩埋绝缘区围绕，并且所述阱区中的第二阱区在所述掩埋绝缘区上方并且接触所述掩埋绝缘区；
接着在所述表面上方形成第一电介质层；
在所述第一阱区的上方的位置处，在所述第一电介质层上方形成第一导体元件；
在所述表面上方形成第二电介质层；以及
在所述第一导体元件的上方的位置处，在所述第二电介质层的上方形成第二导体元件。
12.根据权利要求11所述的方法，其中形成所述第一导体元件的步骤包括：
在所述第一电介质层的上方沉积第一导电层；以及图案化所述第一导电层以在所述第一阱区的上方的位置处限定第一电容器板；
并且其中形成所述第二导体元件的步骤包括：
在所述第二电介质层的上方沉积第二导电层；以及
图案化所述第二导电层以在所述第一电容器板上方的位置处限定第二电容器板。
13.根据权利要求11所述方法，其中形成所述第一导体元件的步骤包括：
在所述第一电介质层的上方沉积第一导电层；以及图案化所述第一导电层以在所述第一阱区的上方的位置处限定第一电感器线圈；
并且其中形成所述第二导体元件的步骤包括：
在所述第二电介质层的上方沉积第二导电层；以及
图案化所述第二导电层以在所述第一电感器线圈上方的位置处限定第二电感器线圈。
14.根据权利要求11所述的方法，进一步包括：
在所述表面处形成所述第二导电类型的第一接触区域和第二接触区域，所述第一接触区域设置在所述第一阱区和所述第二阱区之间的所述表面的位置处，并且与所述槽区接触，并且所述第二接触区域设置在相对于所述槽区的所述第二阱区的外部的所述表面的位置处，并且与所述衬底接触。
15.根据权利要求14所述的方法，进一步包括：
在所述表面上方形成多个金属导体，所述多个金属导体中的相应金属导体与所述第一接触区域、所述第二接触区域、所述第一阱区和所述第二阱区进行欧姆接触。
16.根据权利要求15所述的方法，进一步包括：
在所述表面附近形成多个电阻器，所述电阻器中的相应电阻器与所述多个金属导体中的相应金属导体接触。
17.根据权利要求15所述的方法，其中形成所述掩埋掺杂层和形成所述掩埋绝缘区的步骤各自包括：
将所述第一导电类型的掺杂物注入到所述表面中，
并且所述方法进一步包括：
在注入步骤后，在被注入的区域上方外延生长所述第二导电类型的硅，以在所述掩埋掺杂层上方形成所述槽区。
18.根据权利要求11所述的方法，进一步包括：
接着在所述第二导体元件上方形成第三电介质层；
在所述第三电介质层中蚀刻开口，以暴露所述第二导体元件的一部分；以及
利用与所述集成电路的外部端子接触的导体，接触所述第二导体元件的暴露部分。
19.根据权利要求11所述的方法，其中形成掩埋掺杂层的步骤包括：
将所述第一导电类型的第一掩埋掺杂层和第二掩埋掺杂层形成到所述衬底中，所述第一掩埋掺杂层在所述第二掩埋掺杂层上方，并且所述第一掩埋掺杂层与所述第二掩埋掺杂层通过所述第二导电类型的半导体材料隔开；
其中形成掩埋绝缘区的步骤包括：
将所述第一导电类型的第一掩埋绝缘区形成到所述衬底中以接触所述第一掩埋掺杂层；以及
将所述第一导电类型的第二掩埋绝缘区形成到所述衬底中以接触所述第二掩埋掺杂层；
其中所述阱区中的所述第二阱区在所述第一掩埋绝缘区上方并且与其接触；以及
其中形成多个阱区的步骤还形成所述阱区中的第三阱区，所述第三阱区在所述第二掩埋绝缘区上方并且与其接触。
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