KR20050007781A - 반도체 소자의 트렌치 ｍｏｓ 커패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트렌치 MOS 커패시터 및 그 제조 방법에 관한 것으로, 특히 트렌치가 형성된 기판에 제 1도전형 불순물을 주입하여 제 1접합층을 형성하고, 제 1접합층을 갖는 트렌치 기판 상부에 절연박막 및 트렌치가 매립되도록 도전막을 형성하고 이들을 패터닝하고, 제 1접합층과 소정 거리 이격된 반도체 기판내에 제 2도전형 불순물을 주입하여 제 2접합층을 형성한 후에, 제 1접합층에 연결되는 배선을 형성함과 동시에 도전막과 제 2접합층을 서로 연결시키는 배선을 형성한다. 그러므로 본 발명은 고집적 반도체 소자의 디자인 룰에 따라 한정된 면적에서도 트렌치형 MOS 커패시터와 다이오드 정션 커패시터(제 2접합층)에 의해 높은 커패시턴스를 확보할 수 있다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 고집적 반도체 소자에서 커패시턴스를 증가시키기 위한 반도체 소자의 트렌치 MOS 커패시터 및 그 제조 방법에 관한 것이다.
현재, 디지털 또는 아날로그 회로(예컨대 CMOS 로직)에서 사용되는 커패시터는 MOS(Metal Oxide of Silicon) 커패시터, 공핍(depletion) 커패시터 그리고 VCC(Voltage Coefficient Capacitor) 뛰어난 PIP(Polysilicon/Insulator/Polysilicon)커패시터와 MIM(Metal/Insulator/Metal) 커패시터가 주로 사용되고 있다.
이러한 MOS 커패시터는 VCC 특성이 PIP 커패시터와 공핍 커패시터에 대해 뛰어나지 않지만 추가 공정이 필요없기 때문에 가장 일반적으로 많이 사용되는 구조이다.
그러나 MOS 커패시터는 크기가 한정이 있기 때문에 원하는 커패시턴스를 확보하는데 한계가 있다. 즉 MOS 커패시터 또는 공핍 커패시터는 게이트 절연막의 두께에 의해 그 커패시턴스가 결정되므로 큰 커패시턴스를 필요로 하는 경우에는 전체 면적이 늘어날 수밖에 없다. 따라서 고집적 반도체 소자에서 MOS 커패시터를 채택하기 위해서는 한정된 면적에서도 높은 커패시턴스를 확보하기 위한 기술이 요구된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 트렌치 기판에 형성된 MOS 커패시터의 상부 도전막을 다이오드 정션 커패시터(제 2접합층)에 병렬로 배선을 통해 추가 연결함으로써 고집적 반도체 소자의 디자인 룰에 따라 한정된 면적에서도 높은 커패시턴스를 확보할 수 있는 반도체 소자의 트렌치 MOS 커패시터를 제공하는데 있다.
본 발명의 다른 목적은 MOS 트랜지스터의 소자 분리막 제조 공정시 트렌치 식각 공정을 이용하여 커패시터 영역에도 트렌치를 형성하고 트렌치 기판에 MOS 커패시터를 형성한 후에 커패시터의 상부 도전막과 다이오드 정션 커패시터(제 2접합층)를 병렬로 연결하는 배선을 형성함으로써 고집적 반도체 소자의 디자인 룰에 따라 한정된 면적에서도 높은 커패시턴스를 확보할 수 있는 반도체 소자의 트렌치 MOS 커패시터의 제조 방법을 제공하는데 있다.
도 1은 본 발명에 따른 반도체 소자의 트렌치 MOS 커패시터의 구조를 나타낸 수직 단면도,
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 트렌치 MOS 커패시터 제조 공정을 순차적으로 나타낸 공정 순서도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 기판 12 : 트렌치
14, 22 : 포토레지스트 패턴 16 : 제 1접합층
18 : 절연박막 18a : 절연막 패턴
20 : 도전막 20a : 도전막 패턴
24 : 제 2접합층 26 : 콘택 전극
28 : 배선
상기 목적을 달성하기 위하여 본 발명은 커패시터를 갖는 반도체 소자에 있어서, 반도체 기판의 일정 부분이 소정 깊이로 식각된 트렌치에 제 1도전형 불순물이 주입된 제 1접합층과, 제 1접합층을 갖는 트렌치 기판 상부에 형성된 절연박막과, 절연박막 상부에 트렌치가 매립되도록 형성된 도전막과, 제 1접합층과 소정 거리 이격된 반도체 기판내에 제 2도전형 불순물이 주입된 제 2접합층과, 도전막과 제 2접합층을 서로 연결시키는 배선을 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은 커패시터를 갖는 반도체 소자의 제조 방법에 있어서, 반도체 기판의 일정 부분이 소정 깊이로 식각된 트렌치를 형성하는 단계와, 트렌치가 형성된 기판에 제 1도전형 불순물을 주입하여 제 1접합층을 형성하는 단계와, 제 1접합층을 갖는 트렌치 기판 상부에 절연박막 및 트렌치가 매립되도록 도전막을 형성하고 이들을 패터닝하는 단계와, 제 1접합층과 소정 거리 이격된 반도체 기판내에 제 2도전형 불순물을 주입하여 제 2접합층을 형성하는 단계와, 제 1접합층에 연결되는 배선을 형성함과 동시에 도전막과 제 2접합층을 서로 연결시키는 배선을 형성하는 단계를 포함하여 이루어진다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 1은 본 발명에 따른 반도체 소자의 트렌치 MOS 커패시터의 구조를 나타낸 수직 단면도로서, 이를 참조하면 본 발명의 반도체 소자는 다음과 커패시터 구조를 갖는다.
반도체 기판(10)으로서 p-형 실리콘 기판의 일정 부분, 커패시터 영역이 소정 깊이로 식각된 트렌치에 제 1도전형 불순물, 예컨대 n형 불순물(N+)이 주입된 제 1접합층(16)이 형성되어 있다. 제 1접합층(16)을 갖는 트렌치 기판 상부에 절연박막 패턴(18a)으로서 실리콘 산화막(SiO2)이 형성되어 있다. 절연박막 패턴(18a) 상부에 트렌치가 완전히 매립되도록 도전막 패턴(20a)이 형성된다. 본 발명에 따른 트렌치 MOS 커패시터는 트렌치 기판내에 형성된 제 1접합층(16)이 하부전극(bottom electrode)으로 절연박막 패턴(18a)을 내재하여 트렌치에 매립된 도전막 패턴(20a)이 상부 전극(upper electrode)으로 이루어진다. 그리고 하부의 제 1접합층(16)에는 배선을 통해 전원 전압(Vcc)이 공급되며 상부의 도전막 패턴(20a)은 배선을 통해 접지와 연결된다. 여기서 도전막 패턴(20a)은 도프트 폴리 실리콘, 금속, 또는 금속 실리사이드 등의 도전 물질로 이루어진다.
본 발명의 MOS 커패시터는 트렌치 바닥 부분의 도전막 패턴(20a)과 제 1접합층(16) 사이의 커패시턴스(C2)와 트렌치 측면 부분의 도전막 패턴(20a)과 제 1접합층(16) 사이의 커패시턴스(C1)가 합쳐져 전체 커패시턴스가 결정된다.
또한 본 발명의 반도체 소자는 제 1접합층(16a)과 소정 거리 이격된 반도체 기판(10)의 활성 영역내에 제 2도전형 불순물, 예컨대 p형 불순물(P+)이 주입된 제 2접합층(24)이 형성되어 있으며 이 제 2접합층(24)은 배선을 통해 MOS 커패시터의 상부 전극인 도전막 패턴(20a)과 연결되며 접지 라인과도 연결되어 다이오드 정션 커패시터(diode junction capacitor)로 작용하게 된다. 이때 MOS 커패시터의 하부 전극인 제 1접합층(16)이 p형 불순물로 이루어졌을 경우 제 2접합층(24)은 n형 불순물이 주입된다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 트렌치 MOS 커패시터 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하여 본 발명의 일 실시예에 따른 트렌치 MOS 커패시터를 갖는 반도체 소자의 제조 공정에 대해 설명한다.
우선 도 2a에 도시된 바와 같이, 반도체 기판(10)으로서 p-형 실리콘 기판의MOS 커패시터 영역에 소정 깊이로 식각된 트렌치(12)를 형성하여 커패시터 면적을 정의한다. 이때 트렌치(12) 식각 공정은 반도체 기판(10)의 다른 영역에 셀로우 트렌치 소자 분리(STI : Shallow Trench Isolation) 공정의 트렌치 식각 공정과 함께 진행되는 것이 바람직하다.
도 2b에 도시된 바와 같이, 트렌치가 형성된 기판에 사진 공정을 진행하여 MOS 커패시터 영역을 오픈(open)하는 포토레지스트 패턴(14)을 형성한다. 그리고 제 1도전형 불순물, 예컨대 n형 불순물인 As을 고농도로 이온 주입하여 MOS 커패시터의 하부 전극인 제 1접합층(16)을 형성한 후에 포토레지스트 패턴(14)을 제거한다.
그 다음 도 2c에 도시된 바와 같이, 제 1접합층(16)을 갖는 트렌치 기판 상부전면에 절연박막(18)으로서 실리콘 산화막(SiO2)(18)을 얇게 증착한다. 이로 인해 트렌치 측면 및 바닥 부분에도 모두 절연박막(18)이 형성된다. 이때 절연박막(18)의 증착 공정은 반도체 기판(10)의 다른 영역에 형성되는 MOS 트랜지스터의 게이트 절연막 제조 공정과 함께 진행되는 것이 바람직하다.
이어서 도 2d에 도시된 바와 같이, 절연박막(18)이 형성된 트렌치 내부에 도전막(20)으로서 도프트 폴리실콘을 증착하되, 트렌치가 완전히 매립되도록 한다. 이때도 도전막(20)의 증착 공정은 반도체 기판(10)의 다른 영역에 형성되는 MOS 트랜지스터의 게이트 전극 증착 공정과 함께 진행되는 것이 바람직하다.
그리고 도 2e에 도시된 바와 같이, MOS 커패시터 마스크 패턴을 이용한 사진 및 식각 공정을 진행하여 도전막 및 절연박막을 식각한다. 이로 인해 상부 전극역할을 하는 도전막 패턴(20a)이 형성되며 그 아래 커패시터의 절연체 역할인 절연박막 패턴(18a)이 형성되어 본 발명의 트렌치 MOS 커패시터가 완성된다.
그 다음 도 2f에 도시된 바와 같이, 반도체 기판에 사진 공정을 진행하여 MOS 커패시터 및 트랜지스터 영역을 마스킹하며 기판의 일부를 오픈하는 포토레지스트 패턴(22)을 형성한다. 그리고 제 2도전형 불순물, 예컨대 p형 불순물인 BF2를 고농도로 이온 주입하여 다이오드 정션 커패시터 역할을 하는 접지용 웰인 제 2접합층(24)을 형성한 후에 포토레지스트 패턴(22)을 제거한다. 이때 제 2접합층(24)은 이후 MOS 커패시터의 상부 전극인 도전막 패턴(20a)과의 연결을 위해서 MOS 커패시터 영역으로부터 가까운 거리에 형성되는 것이 바람직하다.
그리고나서 상기 결과물 전면에 층간 절연막(미도시됨)을 두껍게 증착하고 배선 공정을 진행하여 층간 절연막의 콘택홀을 통해서 하부의 제 1접합층(16)과 연결되는 콘택 전극(26) 및 전원용 배선(28)을 형성함과 동시에 상부의 도전막 패턴(20a)과 제 2접합층(24)을 상호 연결하는 콘택 전극(26) 및 접지용 배선(28)을 형성한다.
이상 설명한 바와 같이, 본 발명은 MOS 트랜지스터의 소자 분리막 제조 공정시 트렌치 식각 공정을 이용하여 커패시터 영역에도 트렌치를 형성하고 트렌치 기판에 MOS 커패시터를 형성하고 접지용 웰 이온 주입으로 제 2접합층을 형성한 후에 커패시터의 상부 도전막과 다이오드 정션 커패시터(제 2접합층)를 병렬로 연결하는배선을 형성함으로써 고집적 반도체 소자의 디자인 룰에 따라 한정된 면적에서도 트렌치형 MOS 커패시터와 다이오드 정션 커패시터에 의해 높은 커패시턴스를 확보할 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (12)
- 커패시터를 갖는 반도체 소자에 있어서,반도체 기판의 일정 부분이 소정 깊이로 식각된 트렌치에 제 1도전형 불순물이 주입된 제 1접합층;상기 제 1접합층을 갖는 트렌치 기판 상부에 형성된 절연박막;상기 절연박막 상부에 상기 트렌치가 매립되도록 형성된 도전막;상기 제 1접합층과 소정 거리 이격된 반도체 기판내에 제 2도전형 불순물이 주입된 제 2접합층; 및상기 도전막과 상기 제 2접합층을 서로 연결시키는 배선을 구비한 것을 특징으로 하는 반도체 소자의 트렌치 MOS 커패시터.
- 제 1항에 있어서, 상기 제 1도전형 불순물은 n형 불순물이며 제 2도전형 불순물은 p형 불순물인 것을 특징으로 하는 반도체 소자의 트렌치 MOS 커패시터.
- 제 1항에 있어서, 상기 제 1도전형 불순물은 p형 불순물이며 제 2도전형 불순물은 n형 불순물인 것을 특징으로 하는 반도체 소자의 트렌치 MOS 커패시터.
- 제 1항에 있어서, 상기 도전막은 도프트 폴리 실리콘, 금속, 또는 금속 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 MOS 커패시터.
- 제 1항에 있어서, 상기 제 1접합층은 전원 전압이 공급되며 상기 도전막과 제 2접합층을 서로 연결시키는 배선에는 접지가 연결되는 것을 특징으로 하는 반도체 소자의 트렌치 MOS 커패시터.
- 커패시터를 갖는 반도체 소자의 제조 방법에 있어서,반도체 기판의 일정 부분이 소정 깊이로 식각된 트렌치를 형성하는 단계;상기 트렌치가 형성된 기판에 제 1도전형 불순물을 주입하여 제 1접합층을 형성하는 단계;상기 제 1접합층을 갖는 트렌치 기판 상부에 절연박막 및 상기 트렌치가 매립되도록 도전막을 형성하고 이들을 패터닝하는 단계;상기 제 1접합층과 소정 거리 이격된 반도체 기판내에 제 2도전형 불순물을 주입하여 제 2접합층을 형성하는 단계; 및상기 제 1접합층에 연결되는 배선을 형성함과 동시에 도전막과 상기 제 2접합층을 서로 연결시키는 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로하는 반도체 소자의 트렌치 MOS 커패시터의 제조 방법.
- 제 6항에 있어서, 상기 제 1도전형 불순물은 n형 불순물이며 제 2도전형 불순물은 p형 불순물인 것을 특징으로 하는 반도체 소자의 트렌치 MOS 커패시터의 제조 방법.
- 제 6항에 있어서, 상기 제 1도전형 불순물은 p형 불순물이며 제 2도전형 불순물은 n형 불순물인 것을 특징으로 하는 반도체 소자의 트렌치 MOS 커패시터의 제조 방법.
- 제 6항에 있어서, 상기 트렌치를 형성하는 단계는 반도체 기판의 다른 영역에 트렌치형 소자 분리막의 트렌치 식각 공정시 함께 진행되는 것을 특징으로 하는 반도체 소자의 트렌치 MOS 커패시터의 제조 방법.
- 제 6항에 있어서, 상기 절연박막 및 도전막을 형성하는 단계는 반도체 기판의 다른 영역에 게이트 절연막 및 게이트 전극을 형성할 때 함께 진행되는 것을 특징으로 하는 반도체 소자의 트렌치 MOS 커패시터의 제조 방법.
- 제 6항에 있어서, 상기 도전막은 도프트 폴리 실리콘, 금속, 또는 금속 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 MOS 커패시터의 제조 방법.
- 제 1항에 있어서, 상기 제 1접합층에 연결된 배선에는 전원 전압이 공급되며 상기 도전막과 제 2접합층을 서로 연결시키는 배선에는 접지가 공급되는 것을 특징으로 하는 반도체 소자의 트렌치 MOS 커패시터의 제조 방법.
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