JP5885586B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5885586B2 JP5885586B2 JP2012116228A JP2012116228A JP5885586B2 JP 5885586 B2 JP5885586 B2 JP 5885586B2 JP 2012116228 A JP2012116228 A JP 2012116228A JP 2012116228 A JP2012116228 A JP 2012116228A JP 5885586 B2 JP5885586 B2 JP 5885586B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- channel
- circuit
- semiconductor chip
- photodiode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 134
- 239000003990 capacitor Substances 0.000 claims description 67
- 230000015572 biosynthetic process Effects 0.000 claims description 39
- 238000003786 synthesis reaction Methods 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 5
- 230000008054 signal transmission Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 12
- 230000005540 biological transmission Effects 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000006854 communication Effects 0.000 description 8
- 238000004891 communication Methods 0.000 description 8
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 238000009413 insulation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000001939 inductive effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 238000010292 electrical insulation Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/80—Optical aspects relating to the use of optical transmission for specific applications, not provided for in groups H04B10/03 - H04B10/70, e.g. optical power feeding or optical transmission through water
- H04B10/801—Optical aspects relating to the use of optical transmission for specific applications, not provided for in groups H04B10/03 - H04B10/70, e.g. optical power feeding or optical transmission through water using optical interconnects, e.g. light coupled isolators, circuit board interconnections
- H04B10/802—Optical aspects relating to the use of optical transmission for specific applications, not provided for in groups H04B10/03 - H04B10/70, e.g. optical power feeding or optical transmission through water using optical interconnects, e.g. light coupled isolators, circuit board interconnections for isolation, e.g. using optocouplers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/02016—Circuit arrangements of general character for the devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Noise Elimination (AREA)
Description
本発明は、半導体装置に関し、例えば、電気的な絶縁を確保しつつ信号を伝達するアイソレータに関する。
アイソレータは、信号を送信する送信側と、送信側から送信された信号を受信する受信側とが電気的に絶縁された半導体装置である。特許文献１には、送信側と受信側が、キャパシタを備えた絶縁バリア（Isolation Barrier）によって絶縁された半導体装置が記載されている。
特許文献１に記載された半導体装置では、送信側において、伝送レートに応じて信号をＤＣ信号伝送経路（DC Channel）およびＡＣ信号伝送経路（AC Channel）に振り分けて伝達する。ＤＣ信号伝送経路およびＡＣ信号伝送経路は、いずれも、キャパシタを備えた容量結合型のアイソレータを有する。ＤＣ信号伝送経路は100Kbps以下の信号を伝達し、ＡＣ信号伝送経路は100Kbps以上の信号を伝達する。かかる半導体装置によると、送信側と受信側との間で絶縁性を確保しつつ、ＡＣ信号のみならずＤＣ信号も伝送可能なアイソレータを実現することができる。
また、特許文献２には、インダクタを備えた誘導結合型のアイソレータが記載されている。
以下の分析は、本発明者によってなされたものである。
特許文献１に記載された半導体装置では、信号伝送ラインが、約100Kbpsの信号伝送レートを境として、高速側の信号を伝達するＡＣ信号伝送ラインと、低速側の信号を伝達するＤＣ信号伝送ラインに分離されている。ＤＣ信号伝送ラインにおいては、容量結合に基づいてＤＣ信号を伝送する。したがって、特許文献１に記載された半導体装置のＤＣ信号伝送ラインにおいては、ＤＣ信号を伝送するために、変調回路および復調回路を設ける必要があり、回路構成が複雑化するという問題がある。
また、アイソレータは、産業用機械のマイコン側とモーター駆動側との電気的な絶縁（アイソレーション）のために用いられることがある。したがって、アイソレータ自体のノイズ耐性が重要となる。しかしながら、特許文献１に記載された半導体装置では、構成要素に含まれる変復調回路自身（例えば、オシレータ）がノイズ源となり、信号伝達に影響を及ぼしたり、外来ノイズを受けて誤動作するなどの問題がある。
以上のように、特許文献１に記載された半導体装置は、容量結合型のアイソレータを用いてＤＣ信号を伝送する構成を有するため、ＤＣ信号伝送経路において変調回路と復調回路を設ける必要があり、回路構成が複雑化するとともに、ノイズ耐性が低いという問題がある。
そこで、ＤＣ信号およびＡＣ信号を伝達するアイソレータの回路構成を簡便化するとともにノイズ耐性を向上させることが課題となる。特に、ＤＣ信号を通す信号ラインをアイソレーションの機能を損うことなく、簡易な構造で実現することが課題となる。なお、その他の課題および新規な特徴は、本明細書の記載および添付図面から明らかにされる。
一実施の形態によれば、半導体装置は、
受信した信号を相対的に周波数が低い第１の信号と相対的に周波数が高い第２の信号に分割して出力するフィルタ回路と、
前記フィルタ回路から出力された前記第１の信号を伝達するフォトカプラを有する第１のチャネルと、
前記フィルタ回路から出力された前記第２の信号を伝達するアイソレータを有する第２のチャネルと、
前記第１のチャネルを介して伝達された前記第１の信号と前記第２のチャネルを介して伝達された前記第２の信号を足し合わせて出力する信号合成回路と、を備える。
前記半導体装置は、前記第１のチャネルに設けられたフォトカプラは、前記第１の信号に応じて発光する発光ダイオードと、前記発光ダイオードの光を受光するフォトダイオードとを有し、
前記第２のチャネルに設けられたアイソレータは、キャパシタを有し、
前記フィルタ回路を有する第１の半導体チップと、
前記発光ダイオードを有する第２の半導体チップと、
前記フォトダイオード、前記キャパシタおよび前記信号合成回路を有する第３の半導体チップとして構成されている。
受信した信号を相対的に周波数が低い第１の信号と相対的に周波数が高い第２の信号に分割して出力するフィルタ回路と、
前記フィルタ回路から出力された前記第１の信号を伝達するフォトカプラを有する第１のチャネルと、
前記フィルタ回路から出力された前記第２の信号を伝達するアイソレータを有する第２のチャネルと、
前記第１のチャネルを介して伝達された前記第１の信号と前記第２のチャネルを介して伝達された前記第２の信号を足し合わせて出力する信号合成回路と、を備える。
前記半導体装置は、前記第１のチャネルに設けられたフォトカプラは、前記第１の信号に応じて発光する発光ダイオードと、前記発光ダイオードの光を受光するフォトダイオードとを有し、
前記第２のチャネルに設けられたアイソレータは、キャパシタを有し、
前記フィルタ回路を有する第１の半導体チップと、
前記発光ダイオードを有する第２の半導体チップと、
前記フォトダイオード、前記キャパシタおよび前記信号合成回路を有する第３の半導体チップとして構成されている。
他の実施の形態によれば、半導体装置は、
第１の入力端子から受信した信号を相対的に周波数が低い第１の信号と相対的に周波数が高い第２の信号に分割して出力する第１のフィルタ回路と、
第２の入力端子から受信した信号を相対的に周波数が低い第３の信号と相対的に周波数が高い第４の信号に分割して出力する第２のフィルタ回路と、
前記第１のフィルタ回路から出力された前記第１の信号を伝達する第１のフォトカプラを有する第１のチャネルと、
前記第１のフィルタ回路から出力された前記第２の信号を伝達する第１のアイソレータを有する第２のチャネルと、
前記第２のフィルタ回路から出力された前記第３の信号を伝達する第２のフォトカプラを有する第３のチャネルと、
前記第２のフィルタ回路から出力された前記第４の信号を伝達する第２のアイソレータを有する第４のチャネルと、
前記第１のチャネルを介して伝達された前記第１の信号と前記第２のチャネルを介して伝達された前記第２の信号を足し合わせて出力する第１の信号合成回路と、
前記第３のチャネルを介して伝達された前記第３の信号と前記第４のチャネルを介して伝達された前記第４の信号を足し合わせて出力する第２の信号合成回路と、を備える。 前記半導体装置は、前記第１のチャネルに設けられた第１のフォトカプラは、前記第１の信号に応じて発光する第１の発光ダイオードと、前記第１の発光ダイオードの光を受光する第１のフォトダイオードとを有し、
前記第２のチャネルに設けられた第１のアイソレータは、第１のキャパシタを有し、
前記第３のチャネルに設けられた第３のフォトカプラは、前記第３の信号に応じて発光する第２の発光ダイオードと、前記第２の発光ダイオードの光を受光する第２のフォトダイオードとを有し、
前記第４のチャネルに設けられた第２のアイソレータは、第２のキャパシタを有し、
前記第１のフィルタ回路、前記第２の信号合成回路、前記第２のフォトダイオード、および、前記第２のキャパシタを有する第１の半導体チップと、
前記第１の発光ダイオードを有する第２の半導体チップと、
前記第２のフィルタ回路、前記第１の信号合成回路、前記第１のフォトダイオード、および、前記第１のキャパシタを有する第３の半導体チップと、
前記第２の発光ダイオードを有する第４の半導体チップとして構成されている。
第１の入力端子から受信した信号を相対的に周波数が低い第１の信号と相対的に周波数が高い第２の信号に分割して出力する第１のフィルタ回路と、
第２の入力端子から受信した信号を相対的に周波数が低い第３の信号と相対的に周波数が高い第４の信号に分割して出力する第２のフィルタ回路と、
前記第１のフィルタ回路から出力された前記第１の信号を伝達する第１のフォトカプラを有する第１のチャネルと、
前記第１のフィルタ回路から出力された前記第２の信号を伝達する第１のアイソレータを有する第２のチャネルと、
前記第２のフィルタ回路から出力された前記第３の信号を伝達する第２のフォトカプラを有する第３のチャネルと、
前記第２のフィルタ回路から出力された前記第４の信号を伝達する第２のアイソレータを有する第４のチャネルと、
前記第１のチャネルを介して伝達された前記第１の信号と前記第２のチャネルを介して伝達された前記第２の信号を足し合わせて出力する第１の信号合成回路と、
前記第３のチャネルを介して伝達された前記第３の信号と前記第４のチャネルを介して伝達された前記第４の信号を足し合わせて出力する第２の信号合成回路と、を備える。 前記半導体装置は、前記第１のチャネルに設けられた第１のフォトカプラは、前記第１の信号に応じて発光する第１の発光ダイオードと、前記第１の発光ダイオードの光を受光する第１のフォトダイオードとを有し、
前記第２のチャネルに設けられた第１のアイソレータは、第１のキャパシタを有し、
前記第３のチャネルに設けられた第３のフォトカプラは、前記第３の信号に応じて発光する第２の発光ダイオードと、前記第２の発光ダイオードの光を受光する第２のフォトダイオードとを有し、
前記第４のチャネルに設けられた第２のアイソレータは、第２のキャパシタを有し、
前記第１のフィルタ回路、前記第２の信号合成回路、前記第２のフォトダイオード、および、前記第２のキャパシタを有する第１の半導体チップと、
前記第１の発光ダイオードを有する第２の半導体チップと、
前記第２のフィルタ回路、前記第１の信号合成回路、前記第１のフォトダイオード、および、前記第１のキャパシタを有する第３の半導体チップと、
前記第２の発光ダイオードを有する第４の半導体チップとして構成されている。
前記実施の形態に係る半導体装置によると、ＤＣ信号およびＡＣ信号を伝達するアイソレータの回路構成を簡便化するとともにノイズ耐性を向上させることが可能となる。
はじめに、一実施形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
図１は、一実施形態の半導体装置の構成を示すブロック図である。一実施形態においては、ＤＣ信号ラインをフォトカプラとし、特許文献１における容量結合型のアイソレータを、発光素子および受光素子によって置き換える。
図１を参照すると、半導体装置（１０）は、受信した信号を相対的に周波数が低い第１の信号と相対的に周波数が高い第２の信号に分割して出力するフィルタ回路（１１）と、フィルタ回路（１１）から出力された第１の信号を伝達するフォトカプラ（１３）を有する第１のチャネル（ＤＣチャネル１２）と、フィルタ回路（１１）から出力された第２の信号を伝達するアイソレータ（１５）を有する第２のチャネル（ＡＣチャネル１４）と、第１のチャネル（１２）を介して伝達された第１の信号と第２のチャネル（１４）を介して伝達された第２の信号を足し合わせて出力する信号合成回路（１６）と、を備える。
かかる半導体装置によると、ＤＣ信号およびＡＣ信号を伝達するアイソレータの回路構成を簡便化するとともにノイズ耐性を向上させることが可能となる。なぜなら、ＤＣ信号を伝送するＤＣチャネルにフォトカプラを設けたことにより、ＤＣ信号伝送経路において変調回路および復調回路を設ける必要がなくなるため、回路構成を簡便化することができ、変調回路および復調回路がノイズ源となるおそれもないからである。
（実施形態１）
第１の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態に係る半導体装置１０の構成を一例として示すブロック図である。
第１の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態に係る半導体装置１０の構成を一例として示すブロック図である。
図１を参照すると、半導体装置１０は、フィルタ回路１１、ＤＣチャネル１２、ＡＣチャネル１４、および、信号合成回路１６を備える。フィルタ回路１１は、受信した入力信号を相対的に周波数が低い第１の信号（例えば100Kbps未満の信号、以下「ＤＣ信号」という。）と相対的に周波数が高い第２の信号（例えば100Kbps以上の信号、以下「ＡＣ信号」という。）に分割し、第１の信号をＤＣチャネル１２に出力するとともに、第２の信号をＡＣチャネル１４に出力する。ＤＣチャネル１２は、フィルタ回路１１から出力されたＤＣ信号を伝達するフォトカプラ１３を有する。ＡＣチャネル１４は、フィルタ回路１１から出力されたＡＣ信号を伝達するアイソレータ１５を有する。信号合成回路１６は、ＤＣチャネル１２を介して伝達されたＤＣ信号と、ＡＣチャネル１４を介して伝達されたＡＣ信号を足し合わせて出力する。
図２は、本実施形態に係る半導体装置１０の回路構成を一例として示す図である。図２を参照すると、半導体装置１０は、１次側と２次側とが、フォトカプラおよび容量結合型のアイソレータによって電気的に絶縁されている。半導体装置１０は、伝達信号速度に応じて、低周波側（低速）の信号（例えば、100Kbps未満の信号）を伝達するＤＣチャネル１２と、高周波側（高速）の信号（例えば、100Kbps以上の信号）を伝達するＡＣチャネル１４を備える。なお、低周波側と高周波側の信号伝達速度（ないし信号の周波数）の上限値および下限値は、これらの値に限定されない。
ＤＣチャネル１２に設けられたフォトカプラ１３は、発光ダイオード（ＬＥＤ：Light Emitting Diode）２２と、ＤＣ信号に応じて発光ダイオード２２を駆動するＬＥＤドライバ２１と、発光ダイオード２２の光を受光するフォトダイオード（ＰＤ：Photo Diode）２３と、フォトダイオード２３からの出力信号を増幅するアンプ２４を備える。また、ＡＣチャネル１４に設けられたアイソレータ１５は、キャパシタ２７Ａ、２７Ｂを備える。すなわち、アイソレータ１５は、キャパシタ２７Ａ、２７Ｂを備えた容量結合型のアイソレータである。
なお、アイソレータ１５の絶縁方式は、図２に示した容量結合型に限定されず、特許文献２に記載されているようにインダクタを備えた誘導結合型のアイソレータとしてもよい。
図２を参照すると、ＡＣチャネル１４は、バッファ／インバータ（Buffer/Inverter）回路２６、キャパシタ２７Ａ、２７Ｂ、コンパレータ２８Ａ、２８Ｂ、および、ＲＳラッチ回路２９を備える。バッファ／インバータ回路２６は、フィルタ回路１１から出力された高周波側の信号を受信する。バッファ／インバータ回路２６のインバータ側から出力された信号は、キャパシタ２７Ａに供給される。一方、バッファ／インバータ回路２６のバッファ側から出力された信号は、キャパシタ２７Ｂに供給される。キャパシタ２７Ａ、２７Ｂからの出力は、参照電圧ＶｒｅｆによってＤＣバイアスされた後、ウィンドウコンパレータ（Window Comparator）を構成するコンパレータ２８Ａ、２８Ｂに供給される。ウィンドウコンパレータ２８Ａ、２８Ｂの出力は、ＲＳラッチ回路２９に供給される。ＲＳラッチ回路２９の出力は、信号合成回路１６に供給される。
図３は、本実施形態に係る半導体装置１０のレイアウト（断面図）を一例として示す図である。一方、図４は、本実施形態に係る半導体装置１０のレイアウト（平面図）を一例として示す図である。図４は、モールド内平面のチップ配置を示す。
図３および図４を参照すると、半導体装置１０は、フィルタ回路１１を有する第１の半導体チップ３１と、発光ダイオード２２を有する第２の半導体チップ３２と、フォトダイオード２３、キャパシタ２７Ａ、２７Ｂおよび信号合成回路１６を有する第３の半導体チップ３３と、を備える。
図３を参照すると、モールド樹脂３９内において、１次側リードフレーム上に、送信側ＩＣ（Integration Circuit）を内蔵した半導体チップ３１と発光ダイオード２２を内蔵した半導体チップ３２が搭載されている。一方、２次側リードフレーム上には、受信側ＩＣを内蔵した半導体チップ３３のみが搭載されている。半導体チップ３３には、受信側ＩＣとして、ＡＣ信号用の絶縁素子（キャパシタ２７Ａ、２７Ｂ）およびフォトダイオード２２が内蔵されている。１次側から２次側にＡＣ信号を伝送するために、半導体チップ３１のパッド部３７と半導体チップ３３のキャパシタ２７Ａ、２７Ｂとが、ボンディングワイヤ３５で接続されている。
半導体チップ３１は、複数のパッド部３７を備えている。これらのパット部３７は、それぞれ、高電位電源ＶＤＤ、低電位電源ＶＥＥ、入力端子ＩＮ、ボンディングワイヤ３５の一端、半導体チップ３２への配線の一端が接続されている。一方、半導体チップ３３は、複数のパッド部３８を備えている。これらのパット部３８は、それぞれ、高電位電源ＶＤＤ、低電位電源ＶＥＥ、出力端子ＯＵＴ、ボンディングワイヤ３５の他端が接続されている。なお、キャパシタ２７Ａ、２７Ｂの上部電極は、パッド部３８としても機能する。
図３および図４に示した構成によると、ＤＣ信号の受信手段（フォトダイオード２３）と、ＡＣ信号の受信手段と、ＡＣ信号およびＤＣ信号を合成する信号合成回路１６を単一の半導体チップ３３上に設けることが可能となる。このとき、２次側（受信側）に設ける半導体チップを単一の半導体チップ３３とすることができ、ＤＣ信号およびＡＣ信号を伝達するアイソレータを低コストで実現することが可能となる。
図５は、半導体チップ３３の素子構造を一例として示す断面図である。図５を参照すると、半導体チップ３３において、フォトダイオード２３およびキャパシタ２７Ａ、２７Ｂは、単一の基板（例えば、ｐ型シリコン基板４０）上に形成することが好ましい。また、半導体チップ３３において、フォトダイオード２３およびキャパシタ２７Ａ、２７Ｂのみならず、信号合成回路１６等のＩＣ部４９も、単一の基板上に形成することが好ましい。図５においては、簡単のため、キャパシタおよびトランジスタをそれぞれ１個だけ図示した。
図５を参照すると、ｐ型シリコン（Si）基板４０上に、トランジスタを含むＩＣ部４９、キャパシタ２７Ａ、２７Ｂおよび、フォトダイオード２３が形成される。トランジスタは、ゲート電極４５、ゲート酸化膜４６、ソース拡散層４７およびドレイン拡散層４８を備える。キャパシタ２７Ａ、２７Ｂの上部電極４３および下部電極４４は、アルミニウム（Al）などの金属で構成される。また、上部電極４３は、送信側に設けられた半導体チップ３１からＡＣ信号を受信するためのボンディング用のパッド部３８として兼用される。フォトダイオード２３は、ｐ型シリコン基板４０の上部に形成されたｎ型拡散層４２と、ｎ型拡散層４２の上部に形成されたｐ型拡散層４１を備える。
図５に示した半導体チップ３３は、一例として、次のようにして製造される。まず、ｐ型シリコン基板４０に対してｐ型およびｎ型のイオン注入を行って拡散層を形成し、フォトダイオード２３、トランジスタのソース拡散層４７およびドレイン拡散層４８を形成する。次に、ｐ型シリコン基板４０に対して一般的な半導体ＩＣ製造プロセスの配線工程を実施し、キャパシタ２７Ａ、２７Ｂの上部電極４３および下部電極４４を形成する。なお、送信側ＩＣを内蔵する半導体チップ３１においては、フォトダイオードおよびキャパシタを設ける必要がないため、半導体チップ３１は通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor）などのＩＣで実現することができる。
半導体チップ３３において、フォトダイオード２３、キャパシタ２７Ａ、２７Ｂ、および、ＩＣ部４９を単一のシリコン基板４０上に同時に形成することで、半導体チップ３３を低コストで製造することが可能となる。
次に、本実施形態の半導体装置の動作について、図２を参照して説明する。フィルタ回路１１は、入力信号を周波数に応じて分割し、低周波側の信号（ＤＣ信号）をＤＣチャネル１２供給し、高周波側の信号（ＡＣ信号）をＡＣチャネル１４に供給する。フィルタ回路１１は、一例として、ローパスフィルタおよびハイパスフィルタの両機能を備えた回路として実現することができる。フィルタ回路１１は、所定の周波数（ないし信号伝送レート）を境として、入力信号を高周波の信号と低周波の信号に分離するようにしてもよい。
フィルタ回路１１から出力されたＤＣ信号は、発光ダイオード２２を駆動するＬＥＤドライバ２１により、発光ダイオード２２を発光させる。フォトダイオード２３は、発光ダイオード２２からの光信号を受光し、光信号を電流信号へと変換する。アンプ２４は、フォトダイオード２３から出力された電流信号を増幅して信号合成回路１６に出力する。
一方、フィルタ回路１１から出力されたＡＣ信号は、バッファ／インバータ回路２６で増幅されて、該当する信号帯域を有するキャパシタ２７Ａ、２７Ｂ、および、信号処理回路（例えば、ウィンドウコンパレータ２８Ａ、２９Ｂ、ＲＳラッチ回路２９）を経由して、信号合成回路１６に出力される。
半導体装置の出力は１つであるため、最終回路部に相当する信号合成回路１６は、ＡＣチャネル１４およびＤＣチャネル１２の両チャネル（信号ライン）を経由した信号を合成する。信号合成回路１６は、アンプ２４から出力されたＤＣ信号とラッチ回路２９から出力されたＡＣ信号とを合成して出力する。
特許文献１に記載された半導体装置によると、ＤＣ信号は絶縁素子（キャパシタ）を通過することができないため、絶縁素子（キャパシタ）を跨いで通信させるために複雑な信号処理回路（例えば、変調回路、復調回路など）を設ける必要がある。しかしながら、図２に示した本実施形態の半導体装置のように、ＤＣ信号を伝送するＤＣチャネル１２において、発光ダイオード２２およびフォトダイオード２３を備えたフォトカプラを採用した場合、光信号をそのまま受光素子にて受光電流に変換することができる。したがって、本実施形態の半導体装置によると、特許文献１に記載された半導体装置と比較して回路構成を大幅に簡素化することができる。
また、特許文献１に記載された半導体装置を実現するために採用される信号処理回路は、自身から発生するノイズや外来ノイズに影響されないように、ノイズ防止回路を設ける必要がある。一方、図２に示した本実施形態の半導体装置によると、ノイズを防ぐためには、フォトダイオード２３に電気シールド膜を追加するだけでよい。したがって、本実施形態の半導体装置によると、高いノイズ耐性を容易に確保することができる。
（実施形態２）
第２の実施形態に係る半導体装置について、図面を参照して説明する。本実施形態の半導体装置は、１次側と２次側との間で絶縁（アイソレーション）を確保しつつ双方向通信を実現する。図６は、本実施形態に係る半導体装置５０の構成を一例として示すブロック図である。
第２の実施形態に係る半導体装置について、図面を参照して説明する。本実施形態の半導体装置は、１次側と２次側との間で絶縁（アイソレーション）を確保しつつ双方向通信を実現する。図６は、本実施形態に係る半導体装置５０の構成を一例として示すブロック図である。
図６を参照すると、半導体装置５０は、１次側から２次側への通信を実現するために、フィルタ回路５１、ＤＣチャネル５２、ＡＣチャネル５４、および、信号合成回路５６を備える。また、半導体装置５０は、２次側から１次側への通信を実現するための、フィルタ回路６１、ＤＣチャネル６２、ＡＣチャネル６４、および、信号合成回路６６を備える。
フィルタ回路５１は、１次側に設けられた第１の入力端子から受信した信号を相対的に周波数が低い第１の信号（例えば、100Kbps未満の信号、以下「ＤＣ信号」という。）と相対的に周波数が高い第２の信号（例えば100Kbps以上の信号、以下「ＡＣ信号」という。）に分割して出力する。同様に、フィルタ回路６１は、２次側に設けられた第２の入力端子から受信した信号を相対的に周波数が低い第３の信号（例えば、100Kbps未満の信号、以下「ＤＣ信号」という。）と相対的に周波数が高い第４の信号（例えば100Kbps以上の信号、以下「ＡＣ信号」という。）に分割して出力する。
なお、１次側から２次側への通信、および、２次側から１次側への通信における、低周波側と高周波側の信号伝達速度（ないし信号の周波数）の上限値および下限値は、これらの値に限定されない。また、１次側から２次側への通信と、２次側から１次側への通信との間で、これらの上限値および下限値を異なる値としてもよい。
ＤＣチャネル５２は、フィルタ回路５１から出力されたＤＣ信号を伝達するフォトカプラ５３を有する。一方、ＡＣチャネル５４は、フィルタ回路５１から出力されたＡＣ信号を伝達するアイソレータ５５を有する。ＤＣチャネル６２は、フィルタ回路６１から出力されたＤＣ信号を伝達するフォトカプラ６３を有する。一方、ＡＣチャネル６４は、フィルタ回路６１から出力されたＡＣ信号を伝達するアイソレータ６５を有する。
信号合成回路５６は、ＤＣチャネル５２を介して伝達されたＤＣ信号とＡＣチャネル５４を介して伝達されたＡＣ信号を足し合わせて出力する。同様に、信号合成回路６６は、ＤＣチャネル６２を介して伝達されたＤＣ信号とＡＣチャネル６４を介して伝達されたＡＣ信号を足し合わせて出力する。
かかる半導体装置によると、ＤＣ信号およびＡＣ信号を双方向に伝達するアイソレータの回路構成を簡便化するとともにノイズ耐性を向上させることが可能となる。なぜなら、ＤＣ信号を伝送するＤＣチャネル５２、６２にフォトカプラ５３、６３を設けたことにより、ＤＣ信号伝送経路において変調回路および復調回路を設ける必要がなくなるため、回路構成が簡便化することができ、変調回路および復調回路がノイズ源となるおそれもなくなるからである。
図７は、本実施形態に係る半導体装置の回路構成を一例として示す図である。図７を参照すると、半導体装置は、１次側と２次側とがフォトカプラおよび容量結合型のアイソレータによって電気的に絶縁されている。半導体装置は、伝達信号速度に応じて、低周波側（低速）の信号（例えば、100Kbps未満の信号）を伝達するＤＣチャネル５２、６２と、高周波側（高速）の信号（例えば、100Kbps以上の信号）を伝達するＡＣチャネル５４、６４を備える。
ＤＣチャネル５２に設けられたフォトカプラ５３は、発光ダイオード７２と、ＤＣ信号に応じて発光ダイオード７２を駆動するＬＥＤドライバ７１と、発光ダイオード７２の光を受光するフォトダイオード７３と、アンプ７４を備える。また、ＡＣチャネル５４に設けられたアイソレータ５５は、キャパシタ７７Ａ、７７Ｂを備える。すなわち、アイソレータ５５は、キャパシタ７７Ａ、７７Ｂを備えた容量結合型のアイソレータである。なお、アイソレータ５５の絶縁方式は容量結合型に限定されず、特許文献２に記載されているようにインダクタを備えた誘導結合型のアイソレータとしてもよい。
ＡＣチャネル５４は、バッファ／インバータ（Buffer/Inverter）回路７６、キャパシタ７７Ａ、７７Ｂ、コンパレータ７８Ａ、７８Ｂ、および、ＲＳラッチ回路７９を備える。バッファ／インバータ回路７６は、フィルタ回路５１から出力された高周波側の信号（ＡＣ信号）を受信する。バッファ／インバータ回路７６のインバータ側から出力された信号は、キャパシタ７７Ａに供給される。一方、バッファ／インバータ回路７６のバッファ側から出力された信号は、キャパシタ７７Ｂに供給される。キャパシタ７７Ａ、７７Ｂからの出力は、参照電圧ＶｒｅｆによってＤＣバイアスされた後、ウィンドウコンパレータ（Window Comparator）を構成するコンパレータ７８Ａ、７８Ｂに供給される。ウィンドウコンパレータ７８Ａ、７８Ｂの出力は、ＲＳラッチ回路７９に供給される。ＲＳラッチ回路７９の出力は、信号合成回路５６に供給される。
ＤＣチャネル６２に設けられたフォトカプラ６３は、発光ダイオード８２と、ＤＣ信号に応じて発光ダイオード８２を駆動するＬＥＤドライバ８１と、発光ダイオード８２の光を受光するフォトダイオード８３と、アンプ８４を備える。また、ＡＣチャネル６４に設けられたアイソレータ６５は、キャパシタ８７Ａ、８７Ｂを備える。すなわち、アイソレータ６５は、キャパシタ８７Ａ、８７Ｂを備えた容量結合型のアイソレータである。なお、アイソレータ６５の絶縁方式は、図７に示すような容量結合型に限定されず、特許文献２に記載されているようにインダクタを備えた誘導結合型のアイソレータとしてもよい。
ＡＣチャネル６４は、バッファ／インバータ（Buffer/Inverter）回路８６、キャパシタ８７Ａ、８７Ｂ、コンパレータ８８Ａ、８８Ｂ、および、ＲＳラッチ回路８９を備える。バッファ／インバータ回路８６は、フィルタ回路６１から出力された高周波側の信号（ＡＣ信号）を受信する。バッファ／インバータ回路８６のインバータ側から出力された信号は、キャパシタ８７Ａに供給される。一方、バッファ／インバータ回路８６のバッファ側から出力された信号は、キャパシタ８７Ｂに供給される。キャパシタ８７Ａ、８７Ｂからの出力は、参照電圧ＶｒｅｆによってＤＣバイアスされた後、ウィンドウコンパレータ（Window Comparator）を構成するコンパレータ８８Ａ、８８Ｂに供給される。ウィンドウコンパレータ８８Ａ、８８Ｂの出力は、ＲＳラッチ回路８９に供給される。ＲＳラッチ回路８９の出力は、信号合成回路６６に供給される。
図８は、本実施形態に係る半導体装置のレイアウト（平面図）を一例として示す図である。図８は、モールド内平面のチップ配置を示す。
図８を参照すると、破線の下部が１次側から２次側への通信を行うモジュールに相当し、破線の上部が２次側から１次側への通信を行うモジュールに相当する。１次側および２次側の両方の半導体チップ９１、９３に対して、第１の実施形態における半導体チップ（受信側ＩＣ）３３と同様に、キャパシタ、フォトダイオードを内蔵するとともに、送信機能ブロックを内蔵し、図３に示したように、モールド樹脂３９内にチップを配置する。
図８を参照すると、半導体装置５０は、１次側リードフレーム上に、半導体チップ９１および半導体チップ９２が搭載されている。一方、２次側リードフレーム上に、半導体チップ９３および半導体チップ９４が搭載されている。半導体チップ９１は、フィルタ回路５１、信号合成回路６６、フォトダイオード８３、および、キャパシタ８７Ａ、８７Ｂを備える。半導体チップ９２は、発光ダイオード７２を備える。半導体チップ９３は、フィルタ回路６１、信号合成回路５６、フォトダイオード７３、および、キャパシタ７７Ａ、７７Ｂを備える。半導体チップ９４は、発光ダイオード８２を備える。
半導体チップ９１は、複数のパッド部９７を備えている。これらのパット部９７は、それぞれ、高電位電源ＶＤＤ、低電位電源ＶＥＥ、入力端子ＩＮ１、出力端子ＯＵＴ２、ボンディングワイヤ９５、９６の一端、半導体チップ９２への配線の一端が接続されている。キャパシタ８７Ａ、８７Ｂの上部電極は、パッド部９７としても機能する。一方、半導体チップ９３は、複数のパッド部９８を備えている。これらのパット部９８は、それぞれ、高電位電源ＶＤＤ、低電位電源ＶＥＥ、出力端子ＯＵＴ１、入力端子ＩＮ２、ボンディングワイヤ９５、９６の他端が接続されている。キャパシタ７７Ａ、７７Ｂの上部電極は、パッド部９８としても機能する。
図８に示した構成によると、１次側から２次側へ信号に対するフィルタ回路５２、ならびに、２次側から１次側へのＤＣ信号の受信手段（フォトダイオード８３）、ＡＣ信号の絶縁手段（キャパシタ８７Ａ、８７Ｂ）および信号合成回路６６を単一の半導体チップ９１上に設けることが可能となる。また、１次側から２次側へのＤＣ信号の受信手段（フォトダイオード７３）、ＡＣ信号の絶縁手段（キャパシタ７７Ａ、７７Ｂ）および信号合成回路５６、ならびに、２次側から１次側へ信号に対するフィルタ回路６１を単一の半導体チップ９３上に設けることが可能となる。このとき、１次側および２次側に設ける半導体チップの個数をそれぞれ２個ずつとすることができ、ＤＣ信号およびＡＣ信号を双方向に伝達するアイソレータを低コストで実現することが可能となる。
なお、図示しないが、半導体チップ９１において、フォトダイオード８３およびキャパシタ８７Ａ、８７Ｂは、単一の基板（例えば、ｐ型シリコン基板）上に形成することが好ましい。また、半導体チップ９３において、フォトダイオード７３およびキャパシタ７７Ａ、７７Ｂは、単一の基板上に形成することが好ましい。さらに、半導体チップ９１において、フォトダイオード８３、および、キャパシタ８７Ａ、８７Ｂのみならず、フィルタ回路５１および信号合成回路６６も単一の基板上に形成することが好ましい。また、半導体チップ９３において、フォトダイオード７３、および、キャパシタ７７Ａ、７７Ｂのみならず、フィルタ回路６１および信号合成回路５６も、単一の基板上に形成することが好ましい。
半導体チップ９１において、フォトダイオード８３、キャパシタ８７Ａ、８７Ｂ、および、ＩＣ部を単一のシリコン基板上に同時に形成することで、半導体チップ９１を低コストで製造することが可能となる。同様に、半導体チップ９３において、フォトダイオード７３、キャパシタ７７Ａ、７７Ｂ、および、ＩＣ部を単一のシリコン基板上に同時に形成することで、半導体チップ９３を低コストで製造することが可能となる
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０、５０ 半導体装置
１１、５１、６１ フィルタ回路
１２、５２、６２ ＤＣチャネル
１４、５４、６４ ＡＣチャネル
１３、５３、６３ フォトカプラ
１５、５５、６５ アイソレータ
１６、５６、６６ 信号合成回路
２１、７１、８１ ＬＥＤドライバ
２２、７２、８２ 発光ダイオード
２３、７３、８３ フォトダイオード
２４、７４、８４ アンプ
２６、７６、８６ バッファ／インバータ回路
２７Ａ、２７Ｂ、７７Ａ、７７Ｂ、８７Ａ、８７Ｂ キャパシタ
２８Ａ、２８Ｂ、７８Ａ、７８Ｂ、８８Ａ、８８Ｂ コンパレータ
２９、７９、８９ ＲＳラッチ回路
３１〜３３、９１〜９４ 半導体チップ
３５、９５、９６ ボンディングワイヤ
３７、３８、９７、９８ パッド部
３９、９９ モールド樹脂
４０ ｐ型シリコン基板
４１ ｐ型拡散層
４２ ｎ型拡散層
４３ 上部電極
４４ 下部電極
４５ ゲート電極
４６ ゲート酸化膜
４７ ソース拡散層
４８ ドレイン拡散層
４９ ＩＣ部
ＩＮ、ＩＮ１、ＩＮ２ 入力端子
ＯＵＴ、ＯＵＴ１、ＯＵＴ２ 出力端子
ＶＤＤ 高電位電源
ＶＥＥ 低電位電源
１１、５１、６１ フィルタ回路
１２、５２、６２ ＤＣチャネル
１４、５４、６４ ＡＣチャネル
１３、５３、６３ フォトカプラ
１５、５５、６５ アイソレータ
１６、５６、６６ 信号合成回路
２１、７１、８１ ＬＥＤドライバ
２２、７２、８２ 発光ダイオード
２３、７３、８３ フォトダイオード
２４、７４、８４ アンプ
２６、７６、８６ バッファ／インバータ回路
２７Ａ、２７Ｂ、７７Ａ、７７Ｂ、８７Ａ、８７Ｂ キャパシタ
２８Ａ、２８Ｂ、７８Ａ、７８Ｂ、８８Ａ、８８Ｂ コンパレータ
２９、７９、８９ ＲＳラッチ回路
３１〜３３、９１〜９４ 半導体チップ
３５、９５、９６ ボンディングワイヤ
３７、３８、９７、９８ パッド部
３９、９９ モールド樹脂
４０ ｐ型シリコン基板
４１ ｐ型拡散層
４２ ｎ型拡散層
４３ 上部電極
４４ 下部電極
４５ ゲート電極
４６ ゲート酸化膜
４７ ソース拡散層
４８ ドレイン拡散層
４９ ＩＣ部
ＩＮ、ＩＮ１、ＩＮ２ 入力端子
ＯＵＴ、ＯＵＴ１、ＯＵＴ２ 出力端子
ＶＤＤ 高電位電源
ＶＥＥ 低電位電源
Claims (6)
- 受信した信号を相対的に周波数が低い第１の信号と相対的に周波数が高い第２の信号に分割して出力するフィルタ回路と、
前記フィルタ回路から出力された前記第１の信号を伝達するフォトカプラを有する第１のチャネルと、
前記フィルタ回路から出力された前記第２の信号を伝達するアイソレータを有する第２のチャネルと、
前記第１のチャネルを介して伝達された前記第１の信号と前記第２のチャネルを介して伝達された前記第２の信号を足し合わせて出力する信号合成回路と、を備え、
前記第１のチャネルに設けられたフォトカプラは、前記第１の信号に応じて発光する発光ダイオードと、前記発光ダイオードの光を受光するフォトダイオードとを有し、
前記第２のチャネルに設けられたアイソレータは、キャパシタを有し、
前記フィルタ回路を有する第１の半導体チップと、
前記発光ダイオードを有する第２の半導体チップと、
前記フォトダイオード、前記キャパシタおよび前記信号合成回路を有する第３の半導体チップとして構成された、
ことを特徴とする、半導体装置。 - 前記第３の半導体チップにおいて、前記フォトダイオードおよび前記キャパシタは単一の基板上に形成されている、請求項１に記載の半導体装置。
- 前記第３の半導体チップにおいて、前記フォトダイオード、前記キャパシタおよび前記信号合成回路は単一の基板上に形成されている、請求項２に記載の半導体装置。
- 第１の入力端子から受信した信号を相対的に周波数が低い第１の信号と相対的に周波数が高い第２の信号に分割して出力する第１のフィルタ回路と、
第２の入力端子から受信した信号を相対的に周波数が低い第３の信号と相対的に周波数が高い第４の信号に分割して出力する第２のフィルタ回路と、
前記第１のフィルタ回路から出力された前記第１の信号を伝達する第１のフォトカプラを有する第１のチャネルと、
前記第１のフィルタ回路から出力された前記第２の信号を伝達する第１のアイソレータを有する第２のチャネルと、
前記第２のフィルタ回路から出力された前記第３の信号を伝達する第２のフォトカプラを有する第３のチャネルと、
前記第２のフィルタ回路から出力された前記第４の信号を伝達する第２のアイソレータを有する第４のチャネルと、
前記第１のチャネルを介して伝達された前記第１の信号と前記第２のチャネルを介して伝達された前記第２の信号を足し合わせて出力する第１の信号合成回路と、
前記第３のチャネルを介して伝達された前記第３の信号と前記第４のチャネルを介して伝達された前記第４の信号を足し合わせて出力する第２の信号合成回路と、を備え、
前記第１のチャネルに設けられた第１のフォトカプラは、前記第１の信号に応じて発光する第１の発光ダイオードと、前記第１の発光ダイオードの光を受光する第１のフォトダイオードとを有し、
前記第２のチャネルに設けられた第１のアイソレータは、第１のキャパシタを有し、
前記第３のチャネルに設けられた第３のフォトカプラは、前記第３の信号に応じて発光する第２の発光ダイオードと、前記第２の発光ダイオードの光を受光する第２のフォトダイオードとを有し、
前記第４のチャネルに設けられた第２のアイソレータは、第２のキャパシタを有し、
前記第１のフィルタ回路、前記第２の信号合成回路、前記第２のフォトダイオード、および、前記第２のキャパシタを有する第１の半導体チップと、
前記第１の発光ダイオードを有する第２の半導体チップと、
前記第２のフィルタ回路、前記第１の信号合成回路、前記第１のフォトダイオード、および、前記第１のキャパシタを有する第３の半導体チップと、
前記第２の発光ダイオードを有する第４の半導体チップとして構成された、
ことを特徴とする、半導体装置。 - 前記第１の半導体チップにおいて、前記第２のフォトダイオードおよび前記第２のキャパシタは単一の基板上に形成され、
前記第３の半導体チップにおいて、前記第１のフォトダイオードおよび前記第１のキャパシタは単一の基板上に形成されている、請求項４に記載の半導体装置。 - 前記第１の半導体チップにおいて、前記第１のフィルタ回路、前記第２の信号合成回路、前記第２のフォトダイオード、および、前記第２のキャパシタは、単一の基板上に形成され、
前記第３の半導体チップにおいて、前記第２のフィルタ回路、前記第１の信号合成回路、前記第１のフォトダイオード、および、前記第１のキャパシタは、単一の基板上に形成されている、請求項５に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012116228A JP5885586B2 (ja) | 2012-05-22 | 2012-05-22 | 半導体装置 |
| US13/861,287 US9363023B2 (en) | 2012-05-22 | 2013-04-11 | Semiconductor device for electrical isolation using a photocoupler and isolator to convey a signal |
| US14/974,925 US20160111557A1 (en) | 2012-05-22 | 2015-12-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012116228A JP5885586B2 (ja) | 2012-05-22 | 2012-05-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013243571A JP2013243571A (ja) | 2013-12-05 |
| JP5885586B2 true JP5885586B2 (ja) | 2016-03-15 |
Family
ID=49620862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012116228A Expired - Fee Related JP5885586B2 (ja) | 2012-05-22 | 2012-05-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9363023B2 (ja) |
| JP (1) | JP5885586B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10015744B2 (en) * | 2015-01-05 | 2018-07-03 | Qualcomm Incorporated | Low power operations in a wireless tunneling transceiver |
| US9806148B2 (en) | 2015-04-07 | 2017-10-31 | Texas Instruments Incorporated | Device isolator with reduced parasitic capacitance |
| JP2019087938A (ja) * | 2017-11-09 | 2019-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体システム及び半導体装置の制御方法 |
| CN110098156B (zh) * | 2018-01-29 | 2023-04-18 | 光宝新加坡有限公司 | 用于电容耦合隔离器的电容耦合封装结构 |
| GB2592786A (en) * | 2018-09-21 | 2021-09-08 | Skyworks Solutions Inc | Low frequency shield solutions with sputtered/sprayed absorber materials and/or absorber materials mixed in mold compound |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220000A (ja) * | 1985-07-19 | 1987-01-28 | 富士電機株式会社 | 絶縁伝送回路 |
| US5834973A (en) * | 1997-05-01 | 1998-11-10 | Fluke Corporation | Voltage isolation circuit for a measurement channel |
| EP1618712A2 (en) | 2003-04-30 | 2006-01-25 | Analog Devices, Inc. | Signal isolators using micro-transformers |
| US7755400B2 (en) * | 2008-05-29 | 2010-07-13 | Texas Instruments Incorporated | Systems and methods of digital isolation with AC/DC channel merging |
| JP5238562B2 (ja) * | 2009-03-13 | 2013-07-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2012
- 2012-05-22 JP JP2012116228A patent/JP5885586B2/ja not_active Expired - Fee Related
-
2013
- 2013-04-11 US US13/861,287 patent/US9363023B2/en not_active Expired - Fee Related
-
2015
- 2015-12-18 US US14/974,925 patent/US20160111557A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20160111557A1 (en) | 2016-04-21 |
| US20130313446A1 (en) | 2013-11-28 |
| US9363023B2 (en) | 2016-06-07 |
| JP2013243571A (ja) | 2013-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5885586B2 (ja) | 半導体装置 | |
| JP5375952B2 (ja) | 半導体装置 | |
| US7421028B2 (en) | Transformer isolator for digital power supply | |
| US20200066619A1 (en) | Semiconductor device | |
| US8064872B2 (en) | On chip transformer isolator | |
| US9379095B2 (en) | Photocoupler | |
| US20100328902A1 (en) | Coil Transducer Isolator Packages | |
| JP3759233B2 (ja) | 光通信用デバイス | |
| US20190006550A1 (en) | Semiconductor device | |
| WO2019225440A1 (ja) | 光通信機 | |
| CN105075116A (zh) | 光接收电路 | |
| US8644365B2 (en) | Providing voltage isolation on a single semiconductor die | |
| JP6216418B2 (ja) | 半導体装置 | |
| EP2611033B1 (en) | Gate driver with digital ground | |
| TWI521879B (zh) | 具有校正電路之光隔離器 | |
| JP2016171235A (ja) | 半導体モジュール | |
| CN105990328A (zh) | 光耦合型绝缘装置 | |
| JP5390246B2 (ja) | 半導体装置 | |
| US7763966B2 (en) | Resin molded semiconductor device and differential amplifier circuit | |
| JP6226393B2 (ja) | 光結合装置 | |
| TW202236801A (zh) | 切換模組 | |
| US10090936B2 (en) | Integrated circuitry systems | |
| TWI539871B (zh) | 光纖連接器電路基板 | |
| JP7002424B2 (ja) | 半導体装置 | |
| JP2005085994A (ja) | 半導体集積回路及びその半導体集積回路を使用した光ディスク記録装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150204 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160119 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160209 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5885586 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |