CN107527922B - 半导体装置以及半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种能够比以往缩小尺寸的半导体装置及其制造方法。在蓝宝石基板(10)上的第一区域(R1)设置有硅层(20)，在硅层(20)形成有硅器件(200)。在蓝宝石基板(10)上的第二区域(R2)设置有氧化物半导体层(30)，在氧化物半导体层(30)形成有氧化物半导体器件(300)。硅器件(200)和氧化物半导体器件(300)通过形成于布线层(50)的布线(51)以及(52)连接。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
已知有将耐压不同的多个半导体元件形成于一个半导体基板的技术。例如，在专利文献1中，记载有一种半导体装置，该半导体装置将构成以第一电位为基准电位而动作的低电位基准电路部的低电压元件和构成以比第一电位高电位的第二电位为基准电位而动作的高电位基准电路部的高电压元件混合安装于SOI(Silicon on insulator：硅绝缘体)基板的活性层。
专利文献1：日本特开2011－238760号公报
虽然由硅构成的MOSFET(metal-oxide-semiconductor field-effecttransistor：金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate BipolarTransistor：绝缘栅双极晶体管)等功率器件的电能转换效率不断提高，但今后包括尺寸的缩小在内，大幅度的改善变得极其困难。另外，在将由硅构成的功率器件和控制电路收容于1个芯片的以往的功率模块中，芯片内的功率器件的面积占有率高达6～9成，通过缩小芯片尺寸来降低成本变得困难。
近年来，也开发出使用了超过硅的性能极限的SiC、GaN等宽禁带材料的功率器件，性能显著改善。由这些宽禁带材料构成的功率器件的导通电阻比由硅构成的功率器件的导通电阻低，通过利用宽禁带材料构成功率器件能够大幅缩小芯片尺寸。然而，使用了SiC、GaN等宽禁带材料的功率器件是所谓的分立式器件，将功率器件和控制电路混合安装于1个芯片内的技术尚未确立。也考虑利用分立的芯片来构成由宽禁带材料构成的分立的功率器件和由硅构成的控制电路的方法，但在该情况下，不能使装置小型化，且部件件数增加，制造工序和管理变得复杂。
发明内容
本发明是鉴于上述的点而完成的，目的在于提供一种能够比以往缩小尺寸的半导体装置及其制造方法。
本发明的半导体装置包括：基板；硅层，其设置于上述基板的表面的第一区域；以及氧化物半导体层，其设置于上述基板的表面的与上述第一区域邻接的第二区域。
本发明的半导体装置的制造方法包括：在设置于基板的表面的硅层的第一区域形成硅器件的工序；除去上述硅层的与上述第一区域邻接的第二区域来使上述基板的表面部分露出的工序；在上述基板的露出部分形成氧化物半导体层的工序；以及在上述氧化物半导体层形成氧化物半导体器件的工序。
根据本发明，提供能够比以往缩小尺寸的半导体装置及其制造方法。
附图说明
图1是表示本发明的实施方式的半导体装置的结构的剖视图。
图2是表示本发明的实施方式的形成于硅层的硅器件的具体例的剖视图。
图3A是表示本发明的实施方式的形成于氧化物半导体层的氧化物半导体器件的具体例的剖视图。
图3B是表示本发明的实施方式的形成于氧化物半导体层的氧化物半导体器件的具体例的剖视图。
图3C是表示本发明的实施方式的形成于氧化物半导体层的氧化物半导体器件的具体例的剖视图。
图4是表示包含本发明的实施方式的半导体装置而构成的系统的一个例子的图。
图5是表示本发明的实施方式的半导体装置的制造方法的工序流程图。
图6A是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6B是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6C是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6D是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6E是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6F是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6G是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6H是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6I是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6J是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6K是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6L是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6M是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6N是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6O是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6P是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6Q是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6R是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图6S是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图7A是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图7B是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图7C是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图7D是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图7E是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图7F是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图7G是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图7H是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图8A是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图8B是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图8C是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图9A是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图9B是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图9C是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图9D是表示本发明的实施方式的半导体装置的制造方法的剖视图。
图10是表示本发明的实施方式的露出部的配置的一个例子的俯视图。
图11A是表示本发明的其他实施方式的半导体装置的结构的俯视图。
图11B是表示本发明的其他实施方式的半导体装置的结构的剖视图。
附图标记说明
1、2…半导体装置；10…蓝宝石基板；20…硅层；30…氧化物半导体层；40…绝缘分离膜；51、52…布线；200…硅器件；220…控制电路；230…露出部；300…氧化物半导体器件；300a…MESFET；300b…SBD；300c…MOSFET；330…功率晶体管；601…第一受光元件；602…第二受光元件；R1…第一区域；R2…第二区域。
具体实施方式
以下，参照附图对本发明的实施方式的一个例子进行说明。此外，在各附图中对相同或者等同的构成要素以及部分标注相同的参照附图标记。
[第一实施方式]
图1是表示本发明的实施方式的半导体装置1的结构的剖视图。半导体装置1具有设置于蓝宝石基板10上的第一区域R1的硅层20、和设置于蓝宝石基板10上的与第一区域R1邻接的第二区域R2的氧化物半导体层30。硅层20主要由硅构成，氧化物半导体层30主要由氧化物半导体构成。
作为构成氧化物半导体层30的氧化物半导体的例子，可举出氧化镓(Ga2O3)、氧化铟(In2O3)、氧化铝(Al2O3)。另外，也可以使用向氧化镓(Ga2O3)中添加铟(In)或者铝(Al)所得到的材料、向氧化铟(In2O3)中添加镓(Ga)或者铝(Al)所得到的材料、向氧化铝(Al2O3)中添加镓(Ga)或者铟(In)所得到的材料。在本实施方式的半导体装置1中，氧化物半导体层30的构成材料的典型例是氧化镓(Ga2O3)。
蓝宝石基板10以及氧化物半导体层30都具有刚玉型的晶体结构。刚玉型的晶体结构是具有A2B3型离子晶体的代表性的结构，呈以氧原子的六方最密填装结构为基础，金属原子进入处于氧原子之间的八面体配位的孔的三分之二处的形状，三分之一处为空穴。蓝宝石基板10以及氧化物半导体层30具有相同的晶体结构，从而能够使用基于雾化CVD(Chemical Vapor Deposition：化学气相沉积)法等的结晶生长的成膜方法在蓝宝石基板10上形成氧化物半导体层30。
硅层20和氧化物半导体层30被设置于它们之间的由氧化硅(SiO2)等绝缘体构成的绝缘分离膜40绝缘分离。在氧化物半导体层30设置有包含氧化物半导体而构成的氧化物半导体器件300。氧化物半导体器件300例如也可以是功率晶体管等功率器件。另一方面，在硅层20设置有包含硅而构成的硅器件200。硅器件200例如也可以是构成控制氧化物半导体器件300的控制电路的晶体管、电阻元件、电容器等电路元件。
半导体装置1具有布线层50，该布线层50设置有与硅器件200连接的布线51以及与氧化物半导体器件300连接的布线52。布线层50形成在覆盖硅器件200以及氧化物半导体器件300的绝缘膜60上。布线层50也可以具有遍及多个层而形成的多层布线结构。布线51通过贯通绝缘膜60而到达硅器件200的导通孔54与硅器件200连接。布线52通过贯通绝缘膜60而到达氧化物半导体器件300的导通孔55与氧化物半导体器件300连接。通过连接布线51和布线52，能够将硅器件200和氧化物半导体器件300电连接。因此，例如，也能够通过由硅器件200构成的控制电路控制氧化物半导体器件300的动作。另外，在将氧化物半导体器件300作为功率器件构成的情况下，也能够利用1个芯片构成包括功率器件以及控制该功率器件的控制电路的功率模块。
图2是表示在蓝宝石基板10上的第一区域R1，形成于硅层20的硅器件的具体例的剖视图。蓝宝石基板10是厚度为600μm左右的c面蓝宝石基板。在蓝宝石基板的表面，设置有由＜100＞取向的单晶硅构成的厚度为150nm左右的硅层20。此外，也可以在蓝宝石基板10与硅层20之间设置氧化硅膜(SiO2膜)，该氧化硅膜作为用于缓和它们之间的晶格失配的缓冲层发挥功能。图2中作为硅器件的一个例子，例示有构成CMOS电路的n沟道型的MOSFET200n以及p沟道型的MOSFET200p。
n沟道型的MOSFET200n具有载流子浓度为1×1015/cm3～1×1016/cm3左右的p型的主体(body)201a和经由栅极绝缘膜202a形成于主体部201a上的栅极203a。栅极绝缘膜202a例如由氧化硅(SiO2)构成，栅极203a例如由掺杂有n型杂质的多晶硅构成。栅极203a的侧面被由氮化硅(Si3N4)等绝缘体构成的侧壁204a覆盖。在主体部201a的表层部分以将栅极203a夹在中间的方式设置有n型的源极205a以及n型的漏极205b。源极205a以及漏极205b的载流子浓度例如为1×1020/cm3左右。与源极205a邻接地设置有n型的LDD(Lightly DopedDrain：轻掺杂漏极)206a，与漏极205b邻接地设置有n型的LDD206b。LDD206a以及206b的载流子浓度比源极205a以及漏极205b的载流子浓度低，且配置于侧壁204a的正下方。
p沟道型的MOSFET200p具有载流子浓度比p型的主体部201a稍高的n型的主体部201b和经由栅极绝缘膜202b形成在主体部201b上的栅极203b。栅极绝缘膜202b例如由氧化硅(SiO2)构成，栅极203b例如由掺杂有n型杂质所形成的多晶硅构成。栅极203b的侧面被由氮化硅(Si3N4)等绝缘体构成的侧壁204b覆盖。在主体部201b的表层部分以将栅极203b夹在中间的方式设置有p型的源极205c以及p型的漏极205d。与源极205c邻接地设置有p型的LDD206c，与漏极205d邻接地设置有p型的LDD206d。LDD206c以及206d的载流子浓度分别比源极205c以及漏极205d的载流子浓度低，且配置在侧壁204b的正下方。
n沟道型的MOSFET200n以及p沟道的型MOSFET200p通过绝缘分离膜40与邻接的其他元件绝缘分离。n沟道型的MOSFET200n以及p沟道型的MOSFET200p被由氧化硅(SiO2)等绝缘体构成的绝缘膜208覆盖。虽然在图2中未图示，但n沟道型的MOSFET200n的栅极203a、源极205a、漏极205b以及p沟道型的MOSFET200p的栅极203b、源极205c、漏极205d分别与布线连接。
在蓝宝石基板10上的第一区域R1，作为形成于硅层20的硅器件的其他例子，可举出PNP晶体管及NPN晶体管等横向双极晶体管、二极管等有源元件，以及电阻元件、电容器等无源元件。作为二极管，能够形成利用了载流子浓度较高的区域以及较低的区域的N+/P二极管、N/P+二极管、N/P二极管以及N+/P+齐纳二极管。作为电阻元件，能够形成N+电阻、P+电阻、N阱电阻、P阱电阻。另外，作为电阻元件，能够形成以高剂量向多晶硅注入杂质而形成的薄膜电阻值相对较小的LR电阻、以低剂量向多晶硅注入杂质而形成的薄膜电阻值相对较大的HR电阻。作为电容器能够形成NMOS电容器、PMOS电容器。
这样，能够在设置于蓝宝石基板10上的第一区域R1的硅层20作为硅器件形成各种有源元件以及无源元件，也能够对它们进行组合而构成包括逻辑电路以及模拟电路的集成电路。假设在硅层20典型地形成低耐压(～5V)的电路元件，在需要中耐压(7V～30V)的电路元件的情况下，也可以对各区域的杂质浓度、尺寸进行调整。在该情况下，也可以根据需要追加并导入专用的光刻工序以及离子注入工序。
图3A是表示在蓝宝石基板10上的第二区域R2中，形成于氧化物半导体层30的氧化物半导体器件的具体例的剖视图。图3A中作为氧化物半导体器件的一个例子，例示有n沟道型的MESFET(Metal-Semiconductor Field Effect Transistor：金属半导体场效应晶体管)300a。
MESFET300a具有形成于氧化物半导体层30的主体部301。主体部301例如由以1×1017/cm3左右的浓度掺杂了作为n型杂质的锡(Sn)的刚玉构造的氧化镓半导体的单晶构成。在主体部301的表面设置有由氧化硅(SiO2)等绝缘体构成的厚度为200nm左右的绝缘膜302。绝缘膜302以形成开口的方式进行光刻化，在该开口填充由AgOx等导电体构成的栅极303。栅极303与主体部301接触，并在栅极303与主体部301之间形成有肖特基结。栅极303的表面被由氮化硅(Si3N4)等绝缘体构成的绝缘膜304覆盖。由绝缘膜302、栅极303以及绝缘膜304构成的层叠体的侧面被由氮化硅(Si3N4)等绝缘体构成的侧壁305覆盖。在主体部301的表面以将栅极303夹在中间的方式设置有源极306a以及漏极306b。源极306a以及漏极306b由能够在与氧化物半导体层30之间形成欧姆结的钛(Ti)等金属材料构成。
被绝缘膜304覆盖的栅极303、源极306a以及漏极306b被由氧化硅(SiO2)等绝缘体构成的绝缘膜60覆盖。在形成在绝缘膜60上的布线层50，形成有经由导通孔309a与源极306a连接的源极布线310a、经由导通孔309b与漏极306b连接的漏极布线310b、经由导通孔309c与栅极303连接的栅极布线310c。源极布线310a、漏极布线310b以及栅极布线310c例如由铝(Al)或者铝合金等导电体构成。导通孔309a、309b以及309c例如利用钛(Ti)以及钨(W)的层叠膜填充形成于绝缘膜60的接触孔的内部而形成。
MESFET300a是常开型的器件，能够利用通过对栅极303施加电压而使形成于主体部301的耗尽区的大小变化来控制流入源极306a与漏极306b之间的电流的大小。MESFET300a与MOSFET相比较栅极输入阻抗低，栅极漏电电流较大，但高速动作特性良好。
图3B是表示在蓝宝石基板10上的第二区域R2，形成于氧化物半导体层30的氧化物半导体器件的其他例子的剖视图。在图3B中，作为氧化物半导体器件的其他例子，例示有SBD(Schottky Barrier Diode：肖特基势垒二极管)300b。SBD300b利用形成于如图3A所示的MESFET300a的栅极303与主体部301之间的肖特基结，能够将栅极303作为阳极、将源极306a或者漏极306b作为阴极来使用。
图3C是表示在蓝宝石基板10上的第二区域R2中，形成于氧化物半导体层30的氧化物半导体器件的其他例子的剖视图。在图3B中，作为氧化物半导体器件的其他例子，例示出MOSFET300c。
MOSFET300c具有形成于氧化物半导体层30的主体部311。主体部311例如由作为n型杂质的锡(Sn)具有1×1015/cm3以下的载流子浓度的刚玉构造的氧化镓半导体的单晶构成。在主体部301的表面经由由Al2O3等绝缘体构成的栅极绝缘膜312设置有由AgOx等导电体构成的栅极313。
栅极313的表面被由氧化硅(SiO2)等绝缘体构成的绝缘膜314覆盖。由栅极绝缘膜312、栅极313以及绝缘膜314构成的层叠体的侧面被由氮化硅(Si3N4)等绝缘体构成的侧壁315覆盖。在主体部311的表面以将栅极313夹在中间的方式设置有源极316a以及漏极316b。源极316a以及漏极316b由能够在与氧化物半导体层30之间形成欧姆结的Ti等金属材料构成。
被绝缘膜314覆盖的栅极313、源极316a以及漏极316b被由氧化硅(SiO2)等绝缘体构成的绝缘膜60覆盖。在形成于绝缘膜60上的布线层50，形成有经由导通孔319a与源极316a连接的源极布线320a、经由导通孔319b与漏极316b连接的漏极布线320b、经由导通孔319c与栅极313连接的栅极布线320c。源极布线320a、漏极布线320b以及栅极布线320c例如由铝(Al)或者铝合金等导电体构成。导通孔319a、319b以及319c例如通过利用钛(Ti)以及钨(W)的层叠膜填充形成于绝缘膜60的接触孔的内部而形成。
MOSFET300c通过对栅极313施加电压而在源极316a与漏极316b之间形成电流路径，而成为导通状态。MOSFET300c与MESFET相比，栅极输入阻抗高，栅极漏电电流小。
也能够删除MOSFET300c的栅极绝缘膜312使栅极313与主体部311相接触，而在栅极313与主体部311之间形成肖特基结，从而构成将栅极313作为阳极，将源极316a或者漏极316b作为阴极的SBD。在该情况下，优选由Au或者AuPt构成栅极313。
以上，虽然分别独立地示出形成于氧化物半导体层30的氧化物半导体器件的具体例，但也可以将多个氧化物半导体器件形成于氧化物半导体层30，也可以通过形成于布线层50的布线连接多个氧化物半导体器件。
图4是表示包含本发明的实施方式的半导体装置1而构成的系统的一个例子的图。图4中，作为包括半导体装置1而构成的系统的一个例子例示出降压型的DC－DC转换器400。DC－DC转换器400包含半导体装置1、电感器L以及电容器C而构成。DC－DC转换器400使被输入至输入端子IN的直流电压下降到规定的电压等级，并将其从输出端子OUT输出。
半导体装置1具备由形成于硅层20的硅器件构成的控制电路220、和作为形成于氧化物半导体层30的氧化物半导体器件的功率晶体管330以及二极管340。作为功率晶体管330，能够应用图3A所示的MESFET300a或者图3C所示的MOSFET300c。另外，作为二极管340，能够应用图3B所示的SBD300b。控制电路220、功率晶体管330以及二极管340通过形成于布线层50(参照图1)的布线相互连接。
控制电路220通过对功率晶体管330的栅极供给PWM(Pulse Width Modulation：脉冲宽度调制)信号来控制功率晶体管330的导通截止。根据PWM信号的占空比来调整从输出端子OUT输出的输出电压。二极管340形成功率晶体管330截止时流入电感器L的电流的路径。
根据本实施方式的半导体装置1，如图4中所例示的那样，能够利用1个芯片构成包含形成于氧化物半导体层30的功率器件和形成于硅层20的控制电路的功率模块。在图4中，例示有使用半导体装置1构成DC－DC转换器的情况，例如，也能够使用半导体装置1构成马达驱动器、LED驱动器。
以下，对本发明的实施方式的半导体装置1的制造方法进行说明。首先，参照图5所示的工序流程图对本发明的实施方式的半导体装置1的制造方法的大致流程进行说明。
在步骤S1中，准备在表面设置有硅层的蓝宝石基板。在步骤S2中，在硅层的第一区域中，形成例如图2所示的CMOS电路等硅器件。在步骤S3中，除去硅层的与第一区域邻接的第二区域来使蓝宝石基板的表面部分露出。在步骤S4中，在蓝宝石基板的露出部分形成氧化物半导体层。在步骤S5中，在氧化物半导体层，形成例如图3A～图3C所示的氧化物半导体器件。在步骤S6中，形成分别与硅器件以及氧化物半导体器件连接的布线。
以下，参照图6A～图6S对半导体装置1的制造方法的具体例进行说明。在以下的说明中，例示在硅层形成n沟道型的MOSFET，在氧化物半导体层形成n沟道型的MESFET的情况。
首先，准备在具有c面取向的厚度为600μm左右的蓝宝石基板10上形成有由单晶硅构成的厚度为150nm左右的硅层20的SOS(Silicon on Sapphire：蓝宝石硅)基板(图6A)。硅层20具有p型的导电型，载流子浓度为1×1015/cm3～1×1016/cm3左右。在蓝宝石基板10与硅层20之间夹有由氧化硅(SiO2)构成的厚度为50nm左右的缓冲层(未图示)。在本实施方式中，将该SOS基板作为起始材料。此外，SOS基板能够使用公知的晶片键合技术以及研磨技术、智能切割技术等制成。
接下来，使用公知的LOCOS(Local Oxidation of Silicon：硅的局部氧化)法，在硅层20的规定位置形成由氧化硅(SiO2)等绝缘体构成的绝缘分离膜40(图6B)。绝缘分离膜40形成于在蓝宝石基板10上的第一区域R1中进行硅器件间的绝缘分离的区域以及形成氧化物半导体层的蓝宝石基板10上的第二区域R2。LOCOS法是在硅层20的表面层叠焊盘热氧化膜和氮化硅膜，并使用光刻技术以及蚀刻技术对氮化硅膜进行光刻化，并在焊盘热氧化膜的露出部分，选择性地对硅区域进行热氧化的方法。
接下来，通过对硅层20的表面进行热氧化来形成厚度为15nm左右的栅极绝缘膜202。接下来，根据需要进行用于调整硅层20表面的载流子浓度的离子注入，来调整MOSFET的阈值电压Vt。接着，使用公知的CVD法，形成覆盖硅层20以及绝缘分离膜40的表面整体的厚度为200nm左右的多晶硅膜203A(图6C)。
之后，使用公知的离子注入技术，以低剂量对多晶硅膜203A的整个面注入磷。接着，使用光刻技术，在多晶硅膜203A上形成抗蚀剂图案，将其作为掩模以高剂量对多晶硅膜203A注入磷或者砷。通过这些处理，在多晶硅膜203A形成薄膜电阻值100Ω/sq左右的低电阻区域以及薄膜电阻值2000Ω/sq左右的高电阻区域。
接下来，通过公知的光刻技术以及蚀刻技术，对多晶硅膜203A进行光刻化，形成由多晶硅膜203A的低电阻区域构成的栅极203a(图6D)。另外，多晶硅膜203A的低电阻区域以及高电阻区域适当地作为电阻元件来使用。
接下来，使用公知的光刻技术以及离子注入技术以低剂量对硅层20的表层部分注入砷而形成LDD206a、206b。接下来，使用公知的CVD法，形成覆盖硅层20以及绝缘分离膜40的表面整体的厚度为100nm左右的由氮化硅(Si3N4)等绝缘体构成的绝缘膜，并使用公知的各向异性蚀刻技术对该绝缘膜进行蚀刻，从而形成覆盖栅极203a的侧面的侧壁204a。接下来，使用公知的光刻技术以及离子注入技术，以高剂量对硅层20的表层部分注入砷，形成源极205a以及漏极205b。在该离子注入中，栅极203a以及侧壁204a作为掩模的一部分发挥功能，从而相对于栅极203a以及LDD206a、206b自对准地形成源极205a以及漏极205b(图6E)。
接下来，使用公知的CVD法，以整体覆盖硅层20、绝缘分离膜40以及栅极203a的方式形成由氧化硅(SiO2)等绝缘体构成的厚度为150nm左右的第一绝缘膜208(图6F)。
通过经由以上的各工序，在蓝宝石基板10上的硅层20形成硅器件。此外，也可以适当地追加用于进行结晶层的活性化、缺陷恢复、杂质分布的最佳化的热处理工序。另外，在上述的说明中，例示出作为硅器件形成n沟道型的MOSFET的情况，但作为形成于硅层20的硅器件也能够形成p沟道型的MOSFET、NPN晶体管及PNP晶体管等其他有源元件以及电阻元件以及电容器等无源元件。
在硅层20形成了硅器件之后，在蓝宝石基板10上形成氧化物半导体层之前，在第一绝缘膜208上形成阻挡膜501以及牺牲膜502(图6G)。如后所述，在使蓝宝石基板10的表面部分露出后，通过使氧化镓(Ga2O3)等氧化物半导体的结晶在蓝宝石基板10的露出部分生长来形成氧化物半导体层。此时，具有在覆盖硅层20的第一绝缘膜208的表面也堆积氧化物半导体的可能性。在第一绝缘膜208的表面堆积有氧化物半导体的情况下，在后面的工序中在第一绝缘膜208形成接触孔时，存在产生开口不良的可能性，由此存在引起硅器件的动作不良的可能性。在本实施方式的制造方法中，通过使用了阻挡膜501以及牺牲膜502的剥离法，防止向第一绝缘膜208上的氧化物半导体的堆积。阻挡膜501例如由氮化硅(Si3N4)构成，牺牲膜502例如由氧化硅(SiO2)构成，这些膜使用公知的CVD法来形成。
接下来，使用公知的蚀刻技术，在蓝宝石基板10上的第二区域R2，除去牺牲膜502、阻挡膜501、第一绝缘膜208以及绝缘分离膜40，使蓝宝石基板10的表面部分露出(图6H)。
接下来，使用公知的雾化CVD法，在蓝宝石基板10的露出部分形成由刚玉型的氧化镓单晶构成的氧化物半导体层30(图6I)。雾化CVD法是使用超声波振动等使成膜材料的溶液成为雾状，使用氧气、氮气或者空气等载体气体将该雾导入反应炉内，并通过产生热分解反应以及化学反应在被成膜材料上形成薄膜的方法。从抑制形成于硅层20的硅器件的特性变动的观点来考虑，优选将反应炉内的温度设为500℃以下。另外，通过向成膜材料作为杂质添加Sn，使氧化物半导体层30的载流子浓度成为1×1017/cm3左右。在反应炉内利用多余的氧化物半导体的成膜材料在覆盖硅层20(硅器件)的牺牲膜502上堆积氧化物半导体X。
接下来，使用公知的蚀刻技术将牺牲膜502和堆积于其表面的氧化物半导体X一并除去。作为蚀刻由氧化硅(SiO2)构成的牺牲膜502时的蚀刻剂，例如能够使用氟化氢(HF)。由于由氮化硅(Si3N4)构成的阻挡膜501对于氟化氢的蚀刻速率比牺牲膜502充分低，所以阻挡膜501不被蚀刻，而保护阻挡膜501的下层的第一绝缘膜208。接着，使用公知的蚀刻技术除去阻挡膜501。作为蚀刻由氮化硅(Si3N4)构成的阻挡膜501时的蚀刻剂，例如能够使用热磷酸(H3PO4)(图6J)。
接下来，使用公知的CVD法，以覆盖第一绝缘膜208以及氧化物半导体层30的表面整体的方式形成由氧化硅(SiO2)等绝缘体构成的厚度为500nm左右的绝缘膜302A。此外，也能够由通过雾化CVD法形成的Al2O3构成绝缘膜302A(图6K)。
接下来，使用公知的光刻技术以及蚀刻技术，部分除去绝缘膜302A形成开口部302B，在开口部302B使氧化物半导体层30的表面露出(图6L)。开口部302B的形成位置与MESFET的栅极形成位置对应。
接下来，使用公知的蒸镀法或者溅射法，以覆盖绝缘膜302A的表面整体的方式形成由AgOX等导电体构成的厚度为400nm左右的导电膜303A。导电膜303A填充绝缘膜302A的开口部302B，在开口部302B的形成位置与氧化物半导体层30接触。在导电膜303A与氧化物半导体层30之间形成肖特基结(图6M)。
接着，使用公知的CVD法，以覆盖导电膜303A的表面整体的方式形成由氮化硅(Si3N4)等绝缘体构成的绝缘膜304，并对其进行光刻化，从而在MESFET的栅极形成位置形成由绝缘膜304形成的硬掩模(图6N)。此外，从抑制形成于硅层20的硅器件的特性变动的观点来考虑，优选绝缘膜304的成膜温度为500℃以下。
接下来，通过将绝缘膜304作为掩模依次蚀刻导电膜303A以及绝缘膜302A，在氧化物半导体层30上形成由导电膜303A形成的栅极303(图6O)。
接下来，通过公知的CVD法，形成覆盖蓝宝石基板10的表面整体的厚度为150nm左右的由氮化硅(Si3N4)等绝缘体构成的绝缘膜。接着，利用各向异性蚀刻对该绝缘膜进行蚀刻，形成覆盖由绝缘膜302A、栅极303以及绝缘膜304构成的层叠体的侧面的侧壁305(图6P)。
接下来，使用公知的溅射法，在将氧化物半导体层30的表面的栅极303夹在中间的位置，堆积能够在与氧化物半导体层30之间形成欧姆结的钛(Ti)等金属而形成源极306a以及漏极306b(图6Q)。
接下来，通过公知的CVD法，在蓝宝石基板10的表面整体形成由氧化硅(SiO2)等绝缘体构成的厚度为1200nm左右的第二绝缘膜60。接着，使用公知的CMP技术使第二绝缘膜60的表面平坦化。平坦化后的第二绝缘膜60的厚度例如为800nm左右。
接下来，使用公知的光刻技术以及蚀刻技术，形成从第二绝缘膜60的表面分别到达形成于硅层20的MOSFET的源极205a、漏极205b以及栅极203a的接触孔并且形成从第二绝缘膜60的表面分别到达形成于氧化物半导体层30的MESFET的源极306a、漏极306b以及栅极303的接触孔。
接下来，使用公知的CVD法，以覆盖第二绝缘膜60的表面整体的方式依次形成厚度为50nm左右的钛(Ti)膜以及厚度为1μm左右的钨(W)膜。由此，通过之前的工序形成的接触孔分别被由钛膜和钨膜构成的层叠膜填充。接下来，使用公知的蚀刻技术或者CMP技术，除去堆积在第二绝缘膜60上的钛膜以及钨膜。由此，形成分别与形成于硅层20的MOSFET的源极205a、漏极205b以及栅极203a连接的导通孔209a、209b、209c并且形成分别与形成于氧化物半导体层30的MESFET的源极306a、漏极306b以及栅极303连接的导通孔309a、309b、309c(图6R)。
接下来，使用公知的溅射法，以覆盖第二绝缘膜60的表面整体的方式形成由铝(Al)或者铝合金构成的厚度为1μm左右的导电膜。接着，使用公知的光刻技术以及蚀刻技术对该导电膜进行光刻化。由此，形成形了成于硅层20的MOSFET的源极布线210a、漏极布线210b以及栅极布线210c并且形成了形成于氧化物半导体层30的MESFET的源极布线310a、漏极布线310b以及栅极布线310c(图6S)。通过这些布线，也可以将形成于硅层20的硅器件和形成于氧化物半导体层30的氧化物半导体器件电连接。
在以上的说明中，例示出在氧化物半导体层30形成MESFET的情况。以下，对在氧化物半导体层30形成MOSFET的情况进行说明。图7A～7H是表示在氧化物半导体层30形成MOSFET的情况下的制造方法的一个例子的剖视图。此外，图7A～图7H中省略了形成于硅层20的硅器件的图示。
在硅层20形成了硅器件之后，与形成MESFET的情况相同，在蓝宝石基板10上的第二区域R2使蓝宝石基板10的表面露出，并使用公知的雾化CVD法，在蓝宝石基板10的露出部分形成由刚玉型的氧化镓单晶构成的厚度为150nm以下的氧化物半导体层30(图7A)。
接着，通过雾化CVD法在氧化物半导体层30的表面形成由氧化铝(Al2O3)等绝缘体构成的栅极绝缘膜312(图7B)。此外，也可以由使用公知的CVD法形成的氧化硅(SiO2)构成栅极绝缘膜312。在该情况下，从抑制形成于硅层20的硅器件的特性变动的观点来考虑，优选将氧化硅(SiO2)的成膜温度抑制在500℃以下。
接下来，使用公知的光刻技术在栅极绝缘膜312上形成了在与栅电极对应的区域设置有开口部的抗蚀掩模之后，通过公知的蒸镀法在抗蚀掩模上以及栅极绝缘膜312上形成由作为栅极313的材料的金(Au)等导电体构成的厚度为250nm左右的导电膜。接着，使用公知的低温CVD法在上述导电膜上形成由氧化硅(SiO2)等绝缘体构成的厚度为150nm左右的绝缘膜314。接下来，使用剥离法对绝缘膜314以及导电膜进行光刻化而在氧化物半导体层30上形成由栅极绝缘膜312、栅极313以及绝缘膜314构成的层叠体(图7C)。
接下来，以覆盖由栅极绝缘膜312、栅极313以及绝缘膜314构成的层叠体的方式，在氧化物半导体层30上形成厚度为150nm左右的氮化硅膜。之后，通过使用公知的各向异性蚀刻技术对该氮化硅膜进行蚀刻，形成覆盖由栅极绝缘膜312、栅极313以及绝缘膜314构成的层叠体的侧面的侧壁315(图7D)。
接下来，使用公知的溅射法，在将氧化物半导体层30的表面的栅极313夹在中间的位置，堆积能够在与氧化物半导体层30之间形成欧姆接触的钛(Ti)等金属而形成源极316a以及漏极316b(图7E)。
接下来，通过公知的CVD法，在包含硅层20的形成区域以及氧化物半导体层30的形成区域的蓝宝石基板10的表面整体形成由氧化硅(SiO2)等绝缘体构成的厚度为1200nm左右的绝缘膜60。接着，使用公知的CMP技术使绝缘膜60的表面平坦化。平坦化后的绝缘膜60的厚度例如为800nm左右(图7F)。
接下来，使用公知的光刻技术以及蚀刻技术，形成分别到达MOSFET的源极316a、漏极316b以及栅极313的接触孔。接下来，使用公知的CVD法，以覆盖绝缘膜60的表面全体的方式依次形成厚度为50nm左右的钛(Ti)膜以及厚度为1μm左右的钨(W)膜。由此，通过之前的工序形成的接触孔分别被由钛膜和钨膜构成的层叠膜填充。接下来，使用公知的蚀刻技术或者CMP技术，除去堆积在绝缘膜60上的钛膜以及钨膜。由此，形成分别与形成于氧化物半导体层30的MOSFET的源极316a、漏极316b以及栅极313连接的导通孔319a、319b以及319c(图7G)。
接下来，使用公知的溅射法，以覆盖绝缘膜60的表面整体的方式形成由铝(Al)或者铝合金构成的厚度为1μm左右的导电膜。接着。使用公知的光刻技术以及蚀刻技术对该导电膜进行光刻化。由此，形成了形成于氧化物半导体层30的MOSFET的源极布线320a、漏极布线320b以及栅极布线320c(图7H)。
此外，在上述的实施方式中，例示出了使用在与氧化物半导体层30之间形成欧姆结的金属来形成MOSFET的源极和漏极的情况，但也能够以下述的方式形成MOSFET的源极和漏极。图8A～图8C是表示MOSFET的源极和漏极的形成方法的其他例子的剖视图。
在由栅极绝缘膜312、栅极313以及绝缘膜314构成的层叠体的侧面形成了侧壁315之后，将上述的层叠体以及侧壁315作为掩模，通过蚀刻除去氧化物半导体层30，使蓝宝石基板10的表面露出。此外，根据需要，通过抗蚀剂来保护MOSFET以外的区域(图8A)。
接下来，使用公知的雾化CVD法在蓝宝石基板10的露出部分形成由刚玉型的氧化镓单晶构成的源极316a以及漏极316b。通过将Sn作为杂质添加至成膜材料，使源极316a以及漏极316b的载流子浓度成为比栅极313的正下方的主体部充分高的1×1019/cm3以上。
以下，利用与上述相同的方法，形成绝缘膜60、导通孔319a、319b、319c、源极布线320a、漏极布线320b以及栅极布线320c。
此外，作为形成MOSFET的源极和漏极的方法的另一其他例子，也能够使用公知的离子注入法。即，也可以在由栅极绝缘膜312、栅极313以及绝缘膜314构成的层叠体的侧面形成了侧壁315后，通过将上述的层叠体以及侧壁315作为掩模，对氧化物半导体层30的表层部分注入杂质离子，来形成MOSFET的源极和漏极。在该情况下，也可以在上述氧化膜半导体Ga203的生长时添加微量的Al。由此，即使是600℃以上，也能够抑制α型的Ga203相转移至最稳定的β型。由此，能够使离子注入后的Sn更加活性化。
根据以上的说明可知，本发明的实施方式的半导体装置1具有设置于蓝宝石基板10的表面的第一区域R1的硅层20和设置于蓝宝石基板10的表面的与第一区域R1邻接的第二区域R2的氧化物半导体层30。在硅层20，作为硅器件能够形成MOSFET以及双极晶体管等有源元件、电阻元件以及电容器等无源元件，对它们进行组合，例如也能够构成包含CMOS电路、模拟电路的集成电路。另一方面，在氧化物半导体层30，例如作为由氧化镓(Ga2O3)形成氧化物半导体器件，能够形成MESFET、MOSFET以及SBD等，并能够将这些元件例如作为高耐压并且大电流容量的功率器件来构成。
根据Ga2O3等氧化物半导体，能够将每单位面积的导通电阻设为硅器件的千分之一以下。根据本实施方式的半导体装置1，具有与硅器件不同的物性的氧化物半导体器件与硅器件一起混合安装于相同的蓝宝石基板上。
根据本发明的实施方式的半导体装置1，能够将包括形成于氧化物半导体层30的功率器件和形成于硅层20的控制电路的功率模块收容于1个芯片，例如，也能够构成图4所示的DC－DC转换器400所使用的功率模块。
根据本发明的实施方式的半导体装置1的功率模块，对于将功率器件以及控制电路双方形成于硅层的以往的功率模块，能够维持同等以上的性能并且使功率器件区域的面积缩小到几十分之一以下。在将功率器件以及控制电路双方形成于硅层的以往的功率模块中，芯片内的功率器件的面积占有率高达6～9成。因此，通过利用氧化物半导体构成功率器件，相对于仅由硅器件构成的以往的功率模块，能够维持同等以上的性能，并且将芯片尺寸缩小到几十分之一。另外，由于大幅减小功率器件区域的面积，各种寄生电容成分也被大幅度减少，也能够大幅改善总的能量损失。
在成本方面，蓝宝石基板的低价格化显著，若是6英寸则比SOI基板价格低。另外，预计贴合蓝宝石基板和硅衬底而成的SOS基板的价格今后还会降低。因此，根据本发明的实施方式的半导体装置1，由于芯片尺寸大幅缩小，所以能够实现功率模块的低成本化。
另外，根据本发明的实施方式的半导体装置1，形成于硅层20的硅器件以及形成于氧化物半导体层30的氧化物半导体器件形成于作为绝缘体的蓝宝石基板10上。根据该结构，能够减小设置于布线层50的布线与蓝宝石基板10之间的寄生电容，并能够较大地抑制由该寄生电容引起的能量损失、信号延迟。另外，由于减小布线与蓝宝石基板10之间的寄生电容，所以也能够大幅减少混入布线的噪声以及从基板进入的噪声，且电路设计变得容易。
[第二实施方式]
上述的第一实施方式的半导体装置的制造方法包括通过使用了阻挡膜501以及牺牲膜502的剥离法除去堆积在覆盖硅层20的第一绝缘膜208上的氧化物半导体X的工序。与此相对，本发明的第二实施方式的制造方法包含用于抑制向覆盖硅层20的第一绝缘膜208上的氧化物半导体X的堆积的工序。
图9A～图9D是表示本发明的第二实施方式的半导体装置的制造方法的一个例子的图，且是表示形成硅层(硅器件)的第一区域R1的剖视图。在图9A～图9D中，对于形成氧化物半导体层(氧化物半导体器件)的第二区域R2(参照图1)省略图示。
如图9A所示，在蓝宝石基板10上的第一区域R1形成硅器件200a以及200b，之后，形成覆盖硅器件200a以及200b的第一绝缘膜208。在硅器件200a与硅器件200b之间设置有绝缘分离膜40。
接下来，通过蚀刻除去在硅器件200a与硅器件200b之间延伸的第一绝缘膜208以及绝缘分离膜40。由此，在硅器件200a与硅器件200b之间的区域形成露出蓝宝石基板10的表面的露出部230(图9B)。此外，本蚀刻处理在用于在形成氧化物半导体层(氧化物半导体器件)的第二区域R2(参照图1)，使蓝宝石基板10的表面露出的蚀刻工序(参照图6H)中实施。
接下来，使用公知的雾化CVD法在蓝宝石基板10的第二区域R2(参照图1)形成氧化物半导体层。此时，在形成于蓝宝石基板10的第一区域R1内的露出部230也堆积氧化物半导体240(图9C)。即，被导入雾化CVD装置的反应炉内的氧化物半导体的成膜材料的生成物在形成硅层(硅器件)的第一区域R1，选择性地堆积于露出蓝宝石基板10的露出部230。由此，能够抑制向覆盖硅器件200a以及200b的第一绝缘膜208上的氧化物半导体的堆积。
在第二区域R2形成了氧化物半导体器件之后，形成覆盖硅器件200a、200b以及氧化物半导体器件的绝缘膜60。接下来，形成与硅器件200a、200b连接的导通孔209以及布线210并且形成与氧化物半导体器件连接的导通孔以及布线(图9D)。堆积于露出部230的氧化物半导体240作为未形成晶体管等电路的所谓虚拟部残存于第一区域R1内。即，氧化物半导体240不与电极连接，其整个面被绝缘膜60覆盖。
图10是表示堆积于形成于第一区域R1内的露出部230(参照图9B)的表面的氧化物半导体240的配置的一个例子的俯视图。此外，在图10中，例示出了在蓝宝石基板上的第一区域R1作为硅器件形成有MOSFET270A、270B、270C以及270D，在蓝宝石基板上的第二区域R2作为氧化物半导体器件形成有MOSFET370的情况。作为硅器件的MOSFET270A～270D分别具有源极271、漏极272以及栅极273，源极271与源极布线274连接，漏极272与漏极布线275连接，栅极273与栅极布线276连接。作为氧化物半导体器件的MOSFET370具有源极371、漏极372以及栅极373，源极371与源极布线374连接，漏极372与漏极布线375连接，栅极373与栅极布线376连接。图10中例示出了在设置于相互邻接的硅器件彼此之间的区域的各露出部230的表面堆积有氧化物半导体240的情况。即，堆积于各露出部230的表面的氧化物半导体240分别设置于MOSFET270A与MOSFET270B之间的区域、MOSFET270A与MOSFET270C之间的区域、MOSFET270B与MOSFET270D之间的区域、MOSFET270C与MOSFET270D之间的区域。此外，在图10中，未图示覆盖MOSFET270A～270D以及MOSFET370的绝缘膜，并将源极布线274、374、漏极布线275、375以及栅极布线276、376描绘为透视图。
在第二区域R2中的氧化物半导体层30的成膜时，在第一区域R1中，氧化物半导体选择性地堆积于设置于相互邻接的硅器件彼此之间的各区域的露出部230，来抑制向覆盖MOSFET270A～270D的绝缘膜(在图10中未图示)上的氧化物半导体的堆积。
此外，露出部230的配置、大小、形状、形成范围能够适当地改变。另外，本实施方式的制造方法也可以代替在上述的第一实施方式的制造方法中所应用的使用了阻挡膜501以及牺牲膜502的剥离法来实施，也可以与剥离法并用。
[第三实施方式]
图11A以及图11B分别是表示本发明的第三实施方式的半导体装置2的结构的俯视图以及剖视图。半导体装置2作为在蓝宝石基板10上的第一区域R1形成于硅层20的硅器件，包括集成电路600以及第一受光元件601。另外，半导体装置2作为在蓝宝石基板10上的第二区域R2形成于氧化物半导体层30的氧化物半导体器件，包括第二受光元件602。
第一受光元件601是具有由单晶硅构成的高浓度p区域281、低浓度p区域282以及高浓度n区域283，生成与所照射的光的量相应的光电流的光电二极管。如图11A所示，高浓度p区域281以及高浓度n区域283的平面形状为梳齿状，具有在一方的梳齿彼此之间的区域供另一方的梳齿突出的图案。根据这样的图案能够增大pn接合面积。低浓度p型区域282被设置在高浓度p区域281与高浓度n区域283之间。高浓度p区域281经由导通孔284与阳极布线286连接，高浓度n区域283经由导通孔285与阴极布线287连接。由单晶硅构成的第一受光元件601主要在可见光区域具有灵敏度。
第二受光元件602具有由刚玉型的氧化镓(Ga2O3)半导体构成并且n型的氧化物半导体区域350和局部覆盖氧化物半导体区域350的表面的透明电极360。第二受光元件602是在氧化物半导体区域350与透明电极360之间形成肖特基结，生成与所照射的光的量相应的光电流的光电二极管。透明电极360例如由PEDOT-PSS:poly(3,4-ethylence-dioxythiopherene-poly)等具有透光性的有机导电膜构成。透明电极360经由导通孔371与阳极布线373连接，氧化物半导体区域350经由导通孔372与阴极布线374连接。由禁带约为5eV的氧化镓(Ga2O3)半导体构成的第二受光元件602主要对紫外线以及深紫外线具有灵敏度。
集成电路600包括检测由第一受光元件601生成的光电流的大小以及由第二受光元件602生成的光电流的大小的检测电路以及存储光电流的检测值的存储电路等而构成。在图11A以及图11B中，作为构成集成电路600的电路元件例示有MOSFET。MOSFET具有设置于硅层20的源极291以及漏极292、和经由栅极绝缘膜293A设置于硅层20的表面的栅极293B。源极291经由导通孔294与源极布线297连接，漏极292经由导通孔295与漏极布线298连接，栅极293B经由导通孔296与栅极布线299连接。
第一受光元件601和第二受光元件602通过设置于它们之间的绝缘分离膜40绝缘分离。另外，第一受光元件601和集成电路600通过设置于它们之间的绝缘分离膜40绝缘分离。绝缘膜80覆盖硅层20以及氧化物半导体层30。此外，在图11A中未对绝缘膜80进行图示，并将阳极布线286、373、阴极布线287、374、源极布线297、漏极布线298以及栅极布线299描绘为透视图。
在本实施方式的半导体装置2中，由于第一受光元件601和第二受光元件602由相互具有不同的物性的半导体材料构成，所以对相互不同的波长区域具有灵敏度。因此，根据本实施方式的半导体装置2，能够通过这两个受光元件检测宽带域的光。特别是，由于由氧化镓(Ga2O3)半导体构成的第二受光元件602对于紫外线以及深紫外线具有灵敏度，所以本实施方式的半导体装置2适用于火焰检测器、火灾警报器等用途。

Claims (16)

1.一种半导体装置，包括：
具有刚玉型的晶体结构的基板；
硅层，其设置于上述基板的表面的第一区域；以及
氧化物半导体层，其设置于上述基板的表面的与上述第一区域邻接的第二区域，且具有刚玉型的晶体结构。
2.根据权利要求1所述的半导体装置，其中，
上述基板是蓝宝石基板，
上述氧化物半导体层包含氧化镓。
3.根据权利要求1或2所述的半导体装置，其中，
上述硅层和上述氧化物半导体层经由绝缘体连接。
4.根据权利要求1～或2所述的半导体装置，其中，包括：
硅器件，其形成于上述硅层；
氧化物半导体器件，其形成于上述氧化物半导体层；以及
布线，其连接上述硅器件和上述氧化物半导体器件。
5.根据权利要求4所述的半导体装置，其中，
上述硅器件构成控制上述氧化物半导体器件的控制电路。
6.根据权利要求4所述的半导体装置，其中，
上述氧化物半导体器件是场效应晶体管，上述场效应晶体管包括在与上述氧化物半导体层之间形成肖特基结的栅极。
7.根据权利要求4所述的半导体装置，其中，
上述氧化物半导体器件是场效应晶体管，上述场效应晶体管包括设置于上述氧化物半导体层的表面的栅极,上述栅极与上述氧化物半导体层的表面将栅极绝缘膜夹在中间。
8.根据权利要求1或2所述的半导体装置，其中，
在上述第一区域中，具有由与构成上述氧化物半导体层的氧化物半导体相同的氧化物半导体堆积在上述基板上而成的虚拟部。
9.根据权利要求8所述的半导体装置，其中，
包括设置于上述硅层的多个硅器件，
在上述硅器件彼此之间的区域设置有上述虚拟部。
10.根据权利要求1或2所述的半导体装置，其中，包括：
第一受光元件，其形成于上述硅层；以及
第二受光元件，其形成于上述氧化物半导体层。
11.根据权利要求10所述的半导体装置，其中，
还包括检测电路，上述检测电路形成于上述硅层并且检测由上述第一受光元件生成的光电流以及由上述第二受光元件生成的光电流。
12.一种半导体装置的制造方法，包括：
在设置于具有刚玉型的晶体结构的基板的表面的硅层的第一区域形成硅器件的工序；
除去上述硅层的与上述第一区域邻接的第二区域来使上述基板的表面部分露出的工序；
在上述基板的露出部分形成具有刚玉型的晶体结构的氧化物半导体层的工序；以及
在上述氧化物半导体层形成氧化物半导体器件的工序。
13.根据权利要求12所述的半导体装置的制造方法，其中，
还包括通过布线连接上述硅器件和上述氧化物半导体器件的工序。
14.根据权利要求12或者13所述的半导体装置的制造方法，其中，
还包括在形成上述氧化物半导体层之前，在上述硅层的上述第一区域内形成使上述基板的表面部分露出而成的露出部的工序。
15.根据权利要求12或者13所述的半导体装置的制造方法，其中，包括：
在形成上述氧化物半导体层之前，形成由覆盖上述硅层的至少1层构成的膜的工序；以及
在形成上述氧化物半导体层之后，除去上述膜的工序。
16.根据权利要求15所述的半导体装置的制造方法，其中，
上述膜构成为包括阻挡膜以及牺牲膜，
除去上述膜的工序包括蚀刻上述牺牲膜的第一蚀刻工序和蚀刻上述阻挡膜的第二工序，
上述阻挡膜对于上述牺牲膜的蚀刻所使用的蚀刻剂的蚀刻速率比上述牺牲膜低。
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