WO2021095474A1 - 結晶性酸化物のエッチング方法およびトレンチ形成方法ならびに半導体装置の製造方法 - Google Patents

結晶性酸化物のエッチング方法およびトレンチ形成方法ならびに半導体装置の製造方法 Download PDF

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etching
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crystalline oxide
oxide semiconductor
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耕史 雨堤
和良 則松
沖川　満
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株式会社Flosfia
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Definitions

  • the present invention relates to a method for etching a crystalline oxide.
  • the present invention also relates to a method for forming a trench in a crystalline oxide semiconductor layer.
  • the present invention relates to a method for manufacturing a semiconductor device including a method for forming a trench.
  • Gallium oxide is attracting attention as a next-generation semiconductor material.
  • Gallium oxide is expected as a material capable of realizing a high withstand voltage and large current semiconductor device with a large band gap, and has been studied in various ways for the purpose of increasing the reverse withstand voltage and further reducing the forward rising voltage. ing.
  • trench type semiconductor device of ⁇ -Ga 2 O 3 for example, the semiconductor devices described in Patent Documents 1 to 3 are disclosed. Further, as a trench type semiconductor device of ⁇ -Ga 2 O 3 , for example, the semiconductor devices described in Patent Documents 4 and 5 are disclosed.
  • An object of the present invention is to provide a method capable of forming a trench having excellent semiconductor characteristics in an industrially advantageous manner.
  • the present inventors have formed a trench in the crystalline oxide semiconductor layer by using a specific high-pressure dry etching to form a crystalline oxide semiconductor containing at least one trench. It includes a layer and at least one electrode electrically connected to the crystalline oxide semiconductor layer, and has at least one arc portion between the bottom surface and the side surface of the trench. Succeeded in creating a semiconductor device in which the radius of curvature of the semiconductor device is in the range of 100 nm to 500 nm and the angle between the side surface and the first surface of the crystalline oxide semiconductor layer is 90 ° or more.
  • the present inventors have further studied and completed the present invention.
  • a method for etching a crystalline oxide which comprises etching at least the crystalline oxide, and the etching is carried out under a pressure of 1 Pa or more and 10 Pa or less with respect to the crystalline oxide.
  • the etching method of the present invention can form a trench having excellent semiconductor characteristics in an industrially advantageous manner.
  • JBS junction barrier Schottky diode
  • FIG. It is a figure which shows the cross-sectional photograph of the trench of Example 2.
  • the semiconductor device obtained in the present invention it is a figure which shows typically one aspect of the Schottky barrier diode (SBD).
  • SBD Schottky barrier diode
  • the semiconductor device obtained in the present invention it is a figure which shows typically one aspect of the trench MOS type Schottky barrier diode (SBD).
  • SBD trench MOS type Schottky barrier diode
  • JBS junction barrier Schottky diode
  • MOSFET typically one aspect of MOSFET.
  • MOSFET typically one aspect of MOSFET.
  • FIG. 1 It is a figure explaining the angle formed by the side surface of a trench and the first surface of a crystalline oxide semiconductor layer in embodiment of the semiconductor device obtained in this invention. It is a figure explaining the taper angle when the side surface of the trench in the embodiment of the semiconductor device obtained in this invention is tapered. It is a figure which shows the cross-sectional photograph of the trench of Example 3. FIG. It is explanatory drawing which shows the structure of the trench of Example 3. FIG.
  • the method for etching a crystalline oxide of the present invention includes at least etching a crystalline oxide, and is characterized in that the etching is performed under a pressure of 1 Pa or more and 10 Pa or less with respect to the crystalline oxide. And. Further, the method for forming a trench of a crystalline oxide semiconductor layer of the present invention includes etching the crystalline oxide semiconductor layer to form at least one trench in the crystalline oxide semiconductor layer, and the etching is performed. It is characterized in that it is performed under a pressure of 1 Pa or more and 10 Pa or less with respect to the crystalline oxide semiconductor layer.
  • the etching may be dry etching or wet etching, but the etching is made into plasma. It is preferably performed using gas, and more preferably an ICP-RIE apparatus is used. Further, in the present invention, the pressure is preferably 2 Pa or more, and most preferably 5 Pa or more. Further, in the present invention, the etching is preferably performed using at least halogen, and more preferably chlorine. Further, in the present invention, the etching is preferably performed in an atmosphere of an inert gas, more preferably in an Ar atmosphere.
  • the etching in a halogen gas atmosphere, and it is more easy to perform the etching in a chlorine gas atmosphere because a trench more suitable for a semiconductor device such as a power device can be formed more easily.
  • the plasma bias of the etching gas is 25 W or more.
  • the crystalline oxide contains at least gallium.
  • the crystalline oxide has a ⁇ -gallia structure or a corundum structure, and even when the crystalline oxide has a metastable phase crystal structure, etching can be performed satisfactorily.
  • the crystalline oxide is layered.
  • the crystalline oxide is a crystalline oxide semiconductor.
  • a crystalline oxide semiconductor layer including at least one trench and at least one electrode electrically connected to the crystalline oxide semiconductor layer are included, and the bottom surface of the trench is included. It has at least one arc portion between the side surface and the side surface, and the radius of curvature of the arc portion is in the range of 100 nm to 500 nm, and forms between the side surface and the first surface of the crystalline oxide semiconductor layer.
  • a semiconductor device having an angle of 90 ° or more can be easily obtained.
  • the "radius of curvature” refers to the radius of the osculating circle with respect to the curve of the arc portion in the trench cross section.
  • the "arc portion” may include not only a part of a perfect circle but also a part of an ellipse and have an arc shape as a whole. For example, a part of a shape in which the corners of a polygon are rounded. It may be. That is, the arc portion may be a portion having a curved shape in the cross section of the trench, and may be provided at least in a part between the side surface and the bottom surface. For example, an example of an arc portion is shown in FIG.
  • the crystalline oxide semiconductor shown in FIG. 2 includes an arc portion 7c having two radii of curvature.
  • both R1 and R2 have a radius of curvature in the range of 100 nm to 500 nm.
  • the trench may have an arc portion in the entire space between the bottom surface 7b and the side surface 7a of the trench.
  • the radius of curvature R1 of the first arc portion 7 ca between the bottom surface 7b of the trench 7 and the first side surface 7aa, and the bottom surface 7b and the second side surface 7ab of the trench.
  • the difference between the second arc portion 7cc and the radius of curvature R2 is preferably in the range of 0 to 200 nm, and more preferably in the range of 0 to 50 nm. In the embodiment of the present invention, it is most preferable that the radius of curvature R1 of the first arc portion 7ca and the radius of curvature R2 of the second arc portion 7cc are equal.
  • the "angle formed by the side surface and the first surface of the crystalline oxide semiconductor layer” is the side surface of the trench provided on the first surface 3a side of the crystalline oxide semiconductor layer 3 in the trench 7 cross section.
  • the angle formed by 7a and the first surface 3a of the crystalline oxide semiconductor layer 3 is usually about 90 ° or more in the embodiment of the present invention.
  • Examples of such an "angle formed by the side surface and the first surface of the crystalline oxide semiconductor layer” include an angle represented by ⁇ ( ⁇ 1, ⁇ 2) in FIGS. 14 and 16-b. ..
  • the angle ⁇ 1 formed by the first side surface 7aa of the trench 7 and the first surface 3a of the crystalline oxide semiconductor layer, the second side surface 7ab of the trench 7, and the crystalline oxidation By having the angle ⁇ 2 formed by the first surface 3a of the physical semiconductor layer 3, an excellent electric field relaxation effect can be realized and the on-resistance can be lowered. Further, the upper limit of the above-mentioned "angle formed by the side surface and the first surface of the crystalline oxide semiconductor layer" is not limited as long as the object of the present invention is not impaired, but is preferably 150 °.
  • the angle ( ⁇ 1) formed by the first side surface 7aa of the trench 7 and the first surface 3a of the crystalline oxide semiconductor layer and the trench 7 It is preferable that the angle ( ⁇ 2) formed by the second side surface 7ab is equal.
  • the trench is formed in the crystalline oxide semiconductor layer, and is not particularly limited as long as the object of the present invention is not impaired.
  • the depth of the trench is not particularly limited, but in the present invention, the depth of the trench in the cross section of the trench is usually 200 nm or more, preferably 500 nm or more, and more preferably 1 ⁇ m or more.
  • the upper limit of the depth of the trench is not particularly limited, but is preferably 100 ⁇ m, and more preferably 10 ⁇ m.
  • the width of the trench in the cross section of the trench is also not particularly limited, but is usually 200 nm or more, preferably 500 nm or more.
  • the upper limit of the width of the trench is not particularly limited, but is preferably 100 ⁇ m, and more preferably 10 ⁇ m.
  • the trench in such a preferable range, it is possible to exhibit more excellent semiconductor characteristics as a semiconductor device such as a power device.
  • a semiconductor device such as a power device.
  • the width of the trench is narrowed toward the bottom surface is given as a preferable example, and according to such a preferable example, It is preferable because a good interface can be formed and better electrical characteristics can be obtained.
  • the side surface of the trench is tapered and the side surface has a taper angle with respect to the first surface of the crystalline oxide semiconductor layer.
  • the taper angle was defined as a virtual surface (taper angle 0 ° because it does not have a taper shape) perpendicular to the first surface of the crystalline oxide semiconductor layer and the first surface in the trench cross section. In some cases, it refers to the angle formed by the virtual surface and the side surface (having a tapered shape) of the trench. Examples of the taper angle include an angle represented by ⁇ ( ⁇ 3, ⁇ 4) in FIG. In the present invention, the taper angle is preferably in the range of more than 0 ° and 45 ° or less. That is, the angle formed by the side surface and the first surface of the crystalline oxide semiconductor layer (for example, ⁇ 1 and ⁇ 2 shown in FIGS.
  • the electrode may be a known one, and may be any of, for example, a Schottky electrode, an ohmic electrode, a gate electrode, a drain electrode, a source electrode, and the like.
  • the electrode may be a known electrode that is appropriately set depending on the type of the semiconductor device or the like, and examples of the electrode material include D block metal and the like.
  • the electrode may be referred to as a barrier electrode, for example.
  • the barrier electrode is not particularly limited as long as it forms a Schottky barrier having a predetermined barrier height at the interface with the semiconductor region.
  • the electrode material of the barrier electrode is not particularly limited as long as it can be used as a barrier electrode, and may be a conductive inorganic material or a conductive organic material.
  • the electrode material is preferably metal.
  • the metal is not particularly limited, but preferably, for example, at least one metal selected from the 4th to 11th groups of the periodic table can be mentioned.
  • the metal of Group 4 of the periodic table include titanium (Ti), zirconium (Zr), hafnium (Hf), and the like, and Ti is preferable.
  • the metal of Group 5 of the periodic table include vanadium (V), niobium (Nb), and tantalum (Ta).
  • Examples of the metal of Group 6 of the periodic table include one or more metals selected from chromium (Cr), molybdenum (Mo), tungsten (W) and the like. Cr is preferable because the semiconductor characteristics such as switching characteristics become better.
  • Examples of the metal of Group 7 of the periodic table include manganese (Mn), technetium (Tc), and rhenium (Re).
  • Examples of the metal of Group 8 of the periodic table include iron (Fe), ruthenium (Ru), and osmium (Os).
  • Examples of the metal of Group 9 of the periodic table include cobalt (Co), rhodium (Rh), and iridium (Ir).
  • Examples of the metal of Group 10 of the periodic table include nickel (Ni), palladium (Pd), platinum (Pt), and the like, and Pt is preferable.
  • Examples of the metal of Group 11 of the periodic table include copper (Cu), silver (Ag), and gold (Au).
  • Examples of the means for forming the barrier electrode include known means, and more specifically, examples include a dry method and a wet method.
  • Examples of the dry method include known means such as sputtering, vacuum deposition, and CVD.
  • Examples of the wet method include screen printing and die coating.
  • the crystalline oxide semiconductor layer is not particularly limited as long as it forms a semiconductor region in the semiconductor device.
  • the crystalline oxide semiconductor layer (hereinafter, also simply referred to as “semiconductor region”) is not particularly limited as long as it contains a semiconductor as a main component, but in the present invention, the semiconductor region is a crystalline oxide semiconductor. Is preferably contained as a main component, and more preferably an n-type semiconductor region containing an n-type semiconductor as a main component.
  • the crystalline oxide semiconductor preferably has a ⁇ -gaul structure or a corundum structure, and more preferably has a corundum structure.
  • the semiconductor region preferably contains at least gallium, more preferably contains a gallium compound as a main component, more preferably contains an InAlGaO-based semiconductor as a main component, and ⁇ -Ga 2 O 3 or a mixed crystal thereof. Is most preferable to be contained as a main component.
  • the "main component" is, for example, when the crystalline oxide semiconductor is ⁇ -Ga 2 O 3 , the atomic ratio of gallium in the metal element in the semiconductor region is 0.5 or more, and ⁇ -Ga. It is sufficient if 2 O 3 is included.
  • the atomic ratio of gallium in the metal element in the semiconductor region is preferably 0.7 or more, more preferably 0.8 or more.
  • the semiconductor region is usually a single-phase region, but may have a second semiconductor region or another phase composed of a different semiconductor phase as long as the object of the present invention is not impaired.
  • the semiconductor region is usually in the form of a film, and may be a semiconductor film.
  • the thickness of the semiconductor film in the semiconductor region is not particularly limited and may be 1 ⁇ m or less or 1 ⁇ m or more, but in the present invention, it is preferably 1 ⁇ m to 40 ⁇ m, and 1 ⁇ m to 1 ⁇ m. It is more preferably 25 ⁇ m.
  • the withstand voltage of the crystalline oxide semiconductor layer is increased by, for example, making it a thick film or lowering the carrier concentration.
  • the gallium oxide-based crystalline oxide semiconductor layer containing ⁇ -Ga 2 O 3 and ⁇ -Ga 2 O 3 has an arc portion having a radius of curvature in the range of 100 nm to 500 nm.
  • the electric field relaxation effect is obtained by having a trench including the trench and having an angle formed by the side surface of the trench and the first surface of the crystalline oxide semiconductor layer within a range of more than 90 ° and not more than 135 °. Sufficiently obtained.
  • the thickness of the gallium oxide-based crystalline oxide semiconductor layer (including the drift region) is reduced (for example, 10 ⁇ m or less). Even with such a thickness, a semiconductor device having a high withstand voltage (for example, 3000 V or more) can be realized. Further, according to the embodiment of the present invention, the thickness of the gallium oxide-based crystalline oxide semiconductor layer (including the drift region) can be further reduced (for example, 2.0 ⁇ m or less). Even with a thickness, a semiconductor device having a high withstand voltage (for example, 600 V or more) can be realized.
  • the carrier concentration of the gallium oxide-based crystalline oxide semiconductor layer can be 5.0 ⁇ 10 16 / cm 3 or more, which is preferable. , 3.0 ⁇ 10 17 / cm 3 or more.
  • the thickness of the crystalline oxide layer and the carrier concentration are appropriately adjusted according to the required pressure resistance, but in the embodiment of the present invention, as described above, even if the thickness is thinner or the carrier concentration is higher than before, the pressure resistance is high. As a result, the on-resistance can be lowered.
  • the surface area of the semiconductor film is not particularly limited, and may be 1 mm 2 or more, may be 1 mm 2 or less.
  • the crystalline oxide semiconductor is usually a single crystal, but may be a polycrystal. Further, the semiconductor film may be a single-layer film or a multilayer film. When the semiconductor film is a multilayer film, the multilayer film preferably has a thickness of 40 ⁇ m or less, and is a multilayer film including at least a first semiconductor layer and a second semiconductor layer. When the Schottky electrode is provided on the first semiconductor layer, it is also preferable that the carrier concentration of the first semiconductor layer is smaller than the carrier concentration of the second semiconductor layer.
  • the second semiconductor layer usually contains a dopant, and the carrier concentration of the semiconductor layer (including the first semiconductor layer and the second semiconductor layer) adjusts the doping amount. By doing so, it can be set as appropriate.
  • the semiconductor film preferably contains a dopant.
  • the dopant is not particularly limited and may be a known one. Examples of the dopant include n-type dopants such as tin, germanium, silicon, titanium, zirconium, vanadium and niobium, and p-type dopants. In the present invention, the dopant is preferably Sn, Ge or Si.
  • the content of the dopant is preferably 0.00001 atomic% or more, more preferably 0.00001 atomic% to 20 atomic%, and 0.00001 atomic% to 10 atomic% in the composition of the semiconductor film. Is most preferable.
  • the dopant used for the first semiconductor layer is germanium, silicon, titanium, zirconium, vanadium or niobium
  • the dopant used for the second semiconductor layer is tin, which provides adhesion. It is preferable because the semiconductor characteristics are further improved without impairing.
  • the semiconductor film is formed by, for example, a means such as a mist CVD method, and more specifically, for example, the raw material solution is atomized (atomization step), and the obtained atomized droplets (including mist) are carried.
  • a semiconductor film containing a crystalline oxide semiconductor as a main component is laminated on the substrate by transporting the atomized droplets to the substrate with gas (transportation step) and then thermally reacting the atomized droplets in the film forming chamber (conveying step). It is suitably formed by the film forming step).
  • the raw material solution is atomized, the atomized droplets are suspended, and atomized droplets are generated.
  • the method for atomizing the raw material solution is not particularly limited as long as the raw material solution can be atomized, and may be a known means, but in the present invention, the atomization method using ultrasonic waves is preferable.
  • Atomized droplets obtained using ultrasonic waves have a zero initial velocity and are preferable because they float in the air. For example, instead of spraying them like a spray, they float in space and are transported as gas. Since it is possible, it is not damaged by collision energy, so it is very suitable.
  • the droplet size is not particularly limited and may be a droplet of about several mm, but is preferably 50 ⁇ m or less, and more preferably 100 nm to 10 ⁇ m.
  • the raw material solution is not particularly limited as long as it contains a raw material capable of atomizing and forming a semiconductor region, and may be an inorganic material or an organic material, but in the present invention, it may be an inorganic material or an organic material.
  • the raw material is preferably a metal or a metal compound, and is selected from gallium, iron, indium, aluminum, vanadium, titanium, chromium, rhodium, nickel, cobalt, zinc, magnesium, calcium, silicon, yttrium, strontium and barium. More preferably, it contains one or more metals.
  • a solution in which the metal is dissolved or dispersed in an organic solvent or water in the form of a complex or a salt can be preferably used.
  • the form of the complex include an acetylacetonate complex, a carbonyl complex, an ammine complex, and a hydride complex.
  • the salt form include organic metal salts (for example, metal acetate, metal oxalate, metal citrate, etc.), metal sulfide salts, nitrified metal salts, phosphor oxide metal salts, and metal halide metal salts (for example, metal chloride). Salts, metal bromide salts, metal iodide salts, etc.) and the like.
  • an additive such as a hydrohalic acid or an oxidizing agent with the raw material solution.
  • the hydrohalic acid include hydrobromic acid, hydrochloric acid, and hydroiodic acid. Among them, hydrobromic acid or hydroiodic acid because a better quality film can be obtained. Is preferable.
  • the oxidizing agent include hydrogen peroxide (H 2 O 2 ), sodium peroxide (Na 2 O 2 ), barium peroxide (BaO 2 ), benzoyl peroxide (C 6 H 5 CO) 2 O 2 and the like. Examples include hydrogen peroxide, hypochlorous acid (HClO), perchloric acid, nitric acid, ozone water, and organic peroxides such as peracetic acid and nitrobenzene.
  • the raw material solution may contain a dopant. Doping can be performed satisfactorily by including the dopant in the raw material solution.
  • the dopant is not particularly limited as long as it does not interfere with the object of the present invention.
  • Examples of the dopant include n-type dopants such as tin, germanium, silicon, titanium, zirconium, vanadium and niobium, and p-type dopants.
  • the concentration of the dopant may usually be about 1 ⁇ 10 16 / cm 3 to 1 ⁇ 10 22 / cm 3 , and the concentration of the dopant should be as low as about 1 ⁇ 10 17 / cm 3 or less, for example. You may.
  • the dopant may be contained in a high concentration of about 1 ⁇ 10 20 / cm 3 or more. In the embodiment of the present invention, it is preferably contained at a carrier concentration of 1 ⁇ 10 17 / cm 3 or more. Further, as one of the embodiments of the present invention, in a semiconductor device having a withstand voltage of 600 V, the carrier concentration of the gallium oxide-based crystalline oxide semiconductor layer is 1 ⁇ 10 17 / cm 3 or more and 3 ⁇ 10 17 / cm 3 It can be as follows.
  • the solvent of the raw material solution is not particularly limited, and may be an inorganic solvent such as water, an organic solvent such as alcohol, or a mixed solvent of an inorganic solvent and an organic solvent.
  • the solvent preferably contains water, and more preferably water or a mixed solvent of water and alcohol.
  • the atomized droplets are transported into the film forming chamber by using a carrier gas.
  • the carrier gas is not particularly limited as long as the object of the present invention is not impaired, and for example, an inert gas such as oxygen, ozone, nitrogen or argon, or a reducing gas such as hydrogen gas or forming gas is a suitable example. Can be mentioned.
  • the type of the carrier gas may be one type, but may be two or more types, and a diluted gas having a reduced flow rate (for example, a 10-fold diluted gas) or the like is further used as the second carrier gas. May be good.
  • the carrier gas may be supplied not only at one location but also at two or more locations.
  • the flow rate of the carrier gas is not particularly limited, but is preferably 0.01 to 20 L / min, and more preferably 1 to 10 L / min.
  • the flow rate of the diluting gas is preferably 0.001 to 2 L / min, more preferably 0.1 to 1 L / min.
  • the semiconductor film is formed on the substrate by thermally reacting the atomized droplets in the film forming chamber.
  • the thermal reaction may be such that the atomized droplets react with heat, and the reaction conditions and the like are not particularly limited as long as the object of the present invention is not impaired.
  • the thermal reaction is usually carried out at a temperature equal to or higher than the evaporation temperature of the solvent, but is preferably not too high (for example, 1000 ° C.) or lower, more preferably 650 ° C. or lower, and most preferably 300 ° C. to 650 ° C. preferable.
  • the thermal reaction may be carried out in any of vacuum, non-oxygen atmosphere, reducing gas atmosphere and oxygen atmosphere as long as the object of the present invention is not impaired, but the thermal reaction may be carried out in a non-oxygen atmosphere or oxygen. It is preferably performed in an atmosphere. Further, it may be carried out under any conditions of atmospheric pressure, pressurization and depressurization, but in the present invention, it is preferably carried out under atmospheric pressure.
  • the film thickness can be set by adjusting the film formation time.
  • the substrate is not particularly limited as long as it can support the semiconductor film.
  • the material of the substrate is not particularly limited as long as it does not impair the object of the present invention, and may be a known substrate, an organic compound, or an inorganic compound.
  • the shape of the substrate may be any shape and is effective for any shape, for example, plate-like, fibrous, rod-like, columnar, prismatic, such as a flat plate or a disk. Cylindrical, spiral, spherical, ring-shaped and the like can be mentioned, but in the embodiment of the present invention, a substrate is preferable.
  • the thickness of the substrate is not particularly limited in the present invention.
  • the substrate is not particularly limited as long as it has a plate shape and serves as a support for the semiconductor film. It may be an insulator substrate, a semiconductor substrate, a metal substrate or a conductive substrate, but the substrate is preferably an insulator substrate, and the surface is made of metal. A substrate having a film is also preferable.
  • the substrate includes, for example, a base substrate containing a substrate material having a corundum structure as a main component, a substrate substrate containing a substrate material having a ⁇ -gaul structure as a main component, and a substrate material having a hexagonal structure as a main component. Examples include a base substrate.
  • the “main component” means that the substrate material having the specific crystal structure is preferably 50% or more, more preferably 70% or more, still more preferably 90% or more, in terms of atomic ratio, with respect to all the components of the substrate material. It means that it is contained in% or more, and may be 100%.
  • the substrate material is not particularly limited and may be a known one as long as the object of the present invention is not impaired.
  • Examples of the substrate material having the corundum structure are ⁇ -Al 2 O 3 (sapphire substrate) or ⁇ -Ga 2 O 3 , and a-plane sapphire substrate, m-plane sapphire substrate, and r-plane sapphire substrate are preferable.
  • C-plane sapphire substrate, ⁇ -type gallium oxide substrate (a-plane, m-plane or r-plane) and the like are more preferable examples.
  • the base substrate containing the substrate material having a ⁇ -gaul structure as a main component for example, ⁇ -Ga 2 O 3 substrate or Ga 2 O 3 and Al 2 O 3 are included, and Al 2 O 3 is more than 0 wt%.
  • Examples thereof include a mixed crystal substrate having a content of 60 wt% or less.
  • Examples of the base substrate containing a substrate material having a hexagonal structure as a main component include a SiC substrate, a ZnO substrate, and a GaN substrate.
  • an annealing treatment may be performed after the film forming step.
  • the annealing treatment temperature is not particularly limited as long as the object of the present invention is not impaired, and is usually 300 ° C. to 650 ° C., preferably 350 ° C. to 550 ° C.
  • the annealing treatment time is usually 1 minute to 48 hours, preferably 10 minutes to 24 hours, and more preferably 30 minutes to 12 hours.
  • the annealing treatment may be carried out in any atmosphere as long as the object of the present invention is not impaired, but it is preferably in a non-oxygen atmosphere, and more preferably in a nitrogen atmosphere.
  • the semiconductor film may be provided directly on the substrate, or the semiconductor film may be provided via another layer such as a buffer layer (buffer layer) or a stress relaxation layer. You may.
  • the means for forming each layer is not particularly limited and may be a known means, but in the embodiment of the present invention, the mist CVD method is preferable.
  • the crystalline oxide semiconductor layer contains at least gallium. Further, as one of the preferred embodiments, it is preferable that the crystalline oxide semiconductor layer has a corundum structure.
  • the semiconductor film may be used in a semiconductor device as the semiconductor region after using a known means such as peeling from the substrate or the like, or may be used as it is in the semiconductor device as the semiconductor region. You may use it. Further, as one of the preferred embodiments, it is preferable that the crystalline oxide semiconductor layer contains two or more of the trenches.
  • the width of the trench is preferably 2 ⁇ m or less, and it is more preferable that the crystalline oxide semiconductor layer contains 4 or more of the trenches.
  • the plurality of trenches are arranged on the first surface side of the crystalline oxide semiconductor at intervals from each other.
  • the semiconductor device is more suitable as a power device, and more excellent semiconductor characteristics can be obtained.
  • it will be more effective for miniaturization of semiconductor devices.
  • the crystalline oxide semiconductor layer has at least one arc portion between the bottom surface and the side surface of the trench, and the radius of curvature of the arc portion is in the range of 100 nm to 500 nm.
  • the radius of curvature of at least one arc portion is within the range of 100 nm to 500 nm.
  • the radius of curvature of the two or more arc portions is preferably in the range of 100 nm to 500 nm, and all arcs. It is more preferable that the radius of curvature of the portion is in the range of 100 nm to 500 nm.
  • At least one trench 7 is provided on the first surface 3a side of the crystalline oxide semiconductor layer 3 (also referred to as a semiconductor region).
  • the trench 7 includes a bottom surface, a side surface, and at least one arc portion between the bottom surface and the side surface.
  • the crystalline oxide semiconductor layer 3 is electrically connected to the electrode.
  • FIG. 1 shows a junction barrier Schottky diode (JBS) as a semiconductor device which is one of the embodiments of the present invention.
  • JBS junction barrier Schottky diode
  • the barrier height adjusting region 1 includes a barrier electrode 2 provided on the semiconductor region 3 and capable of forming a Schottky barrier between the semiconductor region 3, and the barrier electrode 2 and the semiconductor region 3. It includes a barrier height region provided between the semiconductor regions 3 and capable of forming a Schottky barrier having a barrier height larger than that of the Schottky barrier of the barrier electrode 2.
  • the barrier height adjusting region 1 is embedded in a trench 7 provided on the first surface 3a side of the semiconductor region 3. In the embodiment of the present invention, it is preferable that a plurality of trenches 7 and a plurality of barrier height adjusting regions 1 arranged in the plurality of trenches 7 are provided at regular intervals, and both ends of the barrier electrode and the semiconductor region are provided.
  • the barrier height adjusting regions are provided between the two.
  • the JBS is configured so as to be excellent in thermal stability and adhesion, the leakage current is further reduced, and the semiconductor characteristics such as withstand voltage are further excellent.
  • the semiconductor device of FIG. 1 includes an ohmic electrode 4 on the second surface 3b side of the semiconductor region 3.
  • the semiconductor device of FIG. 1 has an arc portion 7c between the bottom surface 7a and the side surface 7b of the trench 7, and the radius of curvature of the arc portion is in the range of 100 nm to 500 nm, and the electric field relaxation effect is excellent. As a result, the on-resistance can be lowered.
  • each layer of the semiconductor device of FIG. 1 is not particularly limited as long as the object of the present invention is not impaired, and may be known means. Examples thereof include a means of forming a film by a vacuum vapor deposition method, a CVD method, a sputtering method, various coating techniques, and the like, and then patterning by a photolithography method, or a means of directly patterning by using a printing technique or the like.
  • FIG. 9 shows an example of a Schottky barrier diode (SBD) according to an embodiment of the present invention.
  • the SBD of FIG. 9 includes an n-type semiconductor layer 101a, an n + type semiconductor layer 101b, a dielectric layer 104, a Schottky electrode 105a, and an ohmic electrode 105b. Further, the SBD of FIG. 9 has a trench structure including the arc portion, and the p-type semiconductor layer 102 is embedded in the trench 7.
  • the material of the Schottky electrode and the ohmic electrode may be a known electrode material, and the electrode material includes, for example, Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, etc.
  • Metals such as Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), oxidation Examples thereof include metal oxide conductive films such as indium tin oxide (IZO), organic conductive compounds such as polyaniline, polythiophene or polypyrrole, or mixtures thereof.
  • the Schottky electrode and the ohmic electrode can be formed by a known means such as a vacuum deposition method or a sputtering method. More specifically, for example, when forming a Schottky electrode, a layer made of Mo and a layer made of Al are laminated, and the layer made of Mo and the layer made of Al are patterned using a photolithography technique. It can be done by.
  • the depletion layer (not shown) is contained in the n-type semiconductor layer 101a as the crystalline oxide semiconductor layer due to the stress relaxation action of the arc portion of the trench 7. Since it spreads well, it becomes a high withstand voltage SBD. Further, when a forward bias is applied, the position is located on the first surface side of the crystalline oxide semiconductor layer from the ohmic electrode 105b located on the second surface side opposite to the first surface side of the crystalline oxide semiconductor layer. Electrons flow to the Schottky electrode 105a.
  • the SBD using the semiconductor structure in this way is excellent for high withstand voltage and large current, has a high switching speed, and is also excellent in withstand voltage and reliability.
  • Examples of the material of the dielectric layer 104 include GaO, AlGaO, InAlGaO, AlInZnGaO 4 , AlN, Hf 2 O 3 , SiN, SiON, Al 2 O 3 , MgO, GdO, SiO 2 or Si 3 N 4. Be done. By using such an insulator for the insulator layer, the function of the semiconductor property at the interface can be satisfactorily exhibited.
  • the dielectric layer 104 is provided between the n-type semiconductor layer 101 and the Schottky electrode 105a.
  • the insulator layer can be formed by a known means such as a sputtering method, a vacuum vapor deposition method, or a CVD method.
  • FIG. 10 shows an n-type semiconductor layer 101a as a crystalline oxide semiconductor layer, which has two or more trenches 7 arranged on the first surface side of the n-type semiconductor layer 101a.
  • An example of an embodiment of a trench type Schottky barrier diode (SBD) including a semiconductor layer 101a, an n + type semiconductor layer 101b, a dielectric layer 104, a Schottky electrode 105a, and an ohmic electrode 105b is shown.
  • the trench-type SBD of FIG. 10 has a trench structure including the arc portion. According to such a trench type SBD, the leakage current can be significantly reduced while maintaining a higher withstand voltage, and as a result, a significantly lower on-resistance can be achieved.
  • FIG. 11 shows the implementation of a junction barrier Schottky diode (JBS) including an n-type semiconductor layer 101a, an n + type semiconductor layer 101b, a p-type semiconductor layer 102, a dielectric layer 104, a Schottky electrode 105a, and an ohmic electrode 105b.
  • JBS junction barrier Schottky diode
  • the JBS of FIG. 11 has a trench 7 having the arc portion, and the p-type semiconductor layer 102 is embedded in the trench structure. According to such a JBS, the leakage current can be significantly reduced while maintaining a higher withstand voltage than the trench type SBD of FIG. 10, and as a result, a significantly lower on-resistance can be achieved. It will be possible.
  • FIG. 12 shows an example of an embodiment when the semiconductor device is a MOSFET.
  • the MOSFET in FIG. 12 is a trench-type MOSFET, which is an n-type semiconductor layer 131a as a crystalline oxide semiconductor layer, and the n-type semiconductor layer 131a, the n + -type semiconductor layers 131b, and 131c including the trench 7. , A gate insulating film 134, and a gate electrode 135a, a source electrode 135b, and a drain electrode 135c.
  • n + type semiconductor layer 131b having a thickness of, for example, 100 nm to 100 ⁇ m is formed on the drain electrode 135c, and an n-type semiconductor layer 131a having a thickness of, for example, 100 nm to 100 ⁇ m is formed on the n + type semiconductor layer 131b.
  • an n + type semiconductor layer 131c is formed on the n ⁇ type semiconductor layer 131a, and a source electrode 135b is formed on the n + type semiconductor layer 131c.
  • grooves are formed as a plurality of trenches 7 having a depth that penetrates the n + semiconductor layer 131c and reaches halfway through the n-type semiconductor layer 131a. It is formed.
  • Each of such trenches 7 is provided with the arc portion between the bottom surface and the side surface of the trench 7.
  • a gate electrode 135a is embedded in the trench 7 via, for example, a gate insulating film 134 having a thickness of 10 nm to 1 ⁇ m.
  • the n ⁇ type is applied.
  • a channel layer is formed on the side surface of the semiconductor layer 131a, and electrons are injected into the n-type semiconductor layer to turn on.
  • the off state by setting the voltage of the gate electrode to 0V, the channel layer cannot be formed, the n-type semiconductor layer is filled with the depletion layer, and the turn-off occurs.
  • a known means can be appropriately used for manufacturing the MOSFET of FIG. 12.
  • an etching mask is provided in a predetermined region of the n-type semiconductor layer 131a and the n + type semiconductor layer 131c, and etching is performed by the above-mentioned preferable high-pressure dry etching method to perform the etching from the surface of the n-type semiconductor layer 131c to the n-type semiconductor layer.
  • a groove of the trench 7 having a depth reaching the middle of 131a is formed together with the arc portion.
  • a gate insulating film 134 having a thickness of, for example, 50 nm to 1 ⁇ m is formed on the side surface and the bottom surface of the groove of the trench 7 by using known means such as a thermal oxidation method, a vacuum vapor deposition method, a sputtering method, and a CVD method.
  • a gate electrode material such as polysilicon is formed in the groove of the trench 7 at a thickness equal to or less than the thickness of the n-type semiconductor layer by using a CVD method, a vacuum vapor deposition method, a sputtering method, or the like.
  • the source electrode 135b is formed on the n + type semiconductor layer 131c and the drain electrode 135c is formed on the n + type semiconductor layer 131b by using known means such as a vacuum deposition method, a sputtering method, and a CVD method.
  • Power MOSFETs can be manufactured.
  • the electrode materials of the source electrode and the drain electrode may be known electrode materials, respectively, and the electrode materials include, for example, Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, and Ti.
  • FIG. 12 shows an example of a trench-type vertical MOSFET
  • the present invention is not limited to this, and can be applied to various forms of a trench-type MOSFET.
  • the depth of the groove of the trench 7 in FIG. 12 may be dug down to a depth reaching the bottom surface of the n-type semiconductor layer 131a to reduce the series resistance.
  • FIG. 12 shows an example of another trench-type MOSFET is shown in FIG.
  • FIG. 13 shows an n ⁇ type semiconductor layer 131a, a first n + type semiconductor layer 131b, a second n + type semiconductor layer 131c, a p-type semiconductor layer 132, a p + type semiconductor layer 132a, a gate insulating film 134, and a gate electrode 135a.
  • An example of an embodiment of a metal oxide semiconductor field effect transistor (MOSFET) including a source electrode 135b and a drain electrode 135c is shown.
  • the p + type semiconductor layer 132a may be a p-type semiconductor layer or may be the same as the p-type semiconductor layer 132.
  • the semiconductor device is particularly preferably a power device. Further, as one of the embodiments, it is preferable that the semiconductor device is a vertical device. Examples of the semiconductor device include a diode or a transistor (for example, MESFET), and among them, a diode is preferable, and a junction barrier Schottky diode (JBS) is more preferable.
  • a diode or a transistor for example, MESFET
  • JBS junction barrier Schottky diode
  • the semiconductor device is preferably used as a power module, an inverter or a converter by using known means, and further preferably used for a semiconductor system using, for example, a power supply device.
  • the power supply device can be manufactured from the semiconductor device or as the semiconductor device by connecting to a wiring pattern or the like by using a known means.
  • the power supply system 170 is configured by using the plurality of power supply devices 171 and 172 and the control circuit 173.
  • the power supply system can be used in the system apparatus 180 by combining the electronic circuit 181 and the power supply system 182.
  • An example of the power supply circuit diagram of the power supply device is shown in FIG. FIG.
  • FIG. 5 shows a power supply circuit of a power supply device including a power circuit and a control circuit.
  • the DC voltage is switched at a high frequency by an inverter 192 (composed of MOSFETs A to D), converted to AC, and then insulated and transformed by a transformer 193.
  • an inverter 192 composed of MOSFETs A to D
  • DCL195 smoothing coils L1 and L2
  • a capacitor smoothing coils L1 and L2
  • a DC voltage is output.
  • the voltage comparator 197 compares the output voltage with the reference voltage
  • the PWM control circuit 196 controls the inverter 192 and the rectifier MOSFET 194 so as to obtain a desired output voltage.
  • Example 1 Formation of semiconductor layer 1-1.
  • Film formation device The mist CVD device 19 used in the examples will be described with reference to FIG.
  • the film forming apparatus 19 of FIG. 6 supplies a carrier gas source 22a for supplying a carrier gas, a flow control valve 23a for adjusting the flow rate of the carrier gas sent out from the carrier gas source 22a, and a carrier gas (diluted).
  • Preparation for film formation 1-2 The raw material solution 24a obtained in 1) was housed in the mist generation source 24. Next, as the substrate 20, a sapphire substrate was placed on the susceptor 21, and the heater 28 was operated to raise the temperature inside the film forming chamber 30 to 630 ° C. Next, the flow rate control valves 23a and 23b are opened, carrier gas is supplied into the film forming chamber 30 from the carrier gas supply means 22a and 22b which are carrier gas sources, and the atmosphere of the film forming chamber 30 is sufficiently filled with the carrier gas. After the replacement, the flow rate of the carrier gas was adjusted to 1 L / min, and the flow rate of the carrier gas (dilution) was adjusted to 2 L / min. Nitrogen was used as the carrier gas.
  • the ultrasonic transducer 26 was vibrated at 2.4 MHz, and the vibration was propagated to the raw material solution 24a through water 25a to atomize the raw material solution 24a to generate mist.
  • This mist was introduced into the film forming chamber 30 by the carrier gas, and the mist reacted in the film forming chamber 30 at 630 ° C. under atmospheric pressure to form a semiconductor film on the substrate 20.
  • the film thickness was 4.1 ⁇ m, and the film formation time was 105 minutes.
  • Etching A trench was formed in the semiconductor film using an ICP-RIE apparatus under the conditions shown in Table 1 below.
  • Each of the trenches of the examples had an arc portion, and the radius of curvature of the arc portion was in the range of 100 nm or more and 500 nm or less.
  • a cross-sectional photograph of the trench formed as Example 1 is shown in FIG.
  • the radius of curvature of Example 1 was 140 nm for R1 (left side) and 160 nm for R2 (right side).
  • the side surface of the trench had a taper angle, and the taper angle was 60 °.
  • a good trench was formed. Further, the tendency for such a good trench to be formed was observed in the pressure range of 1 Pa to 10 Pa, particularly 2 Pa to 10 Pa, other than the pressure of 5 Pa.
  • Example 2 A trench was formed in the same manner as in Example 1 except that the etching was performed under the conditions shown in Table 1.
  • a cross-sectional photograph of the obtained trench is shown in FIG.
  • the radius of curvature of the arc portion of the trench was 125 nm for R1 (left side) and 298 nm for R2 (right side).
  • a trench having a good quality arc portion was formed.
  • Example 3 A trench was formed in the semiconductor film (also referred to as a crystalline oxide semiconductor layer) in the same manner as in Example 1 except that the etching was performed under the conditions shown in Table 2.
  • a cross-sectional photograph of the obtained trench is shown in FIG. 16-a. Further, FIG. 16-b shows an explanatory view using the same cross-sectional photograph.
  • the radius of curvature R1 (left side) of the first arc portion 7ca of the trench 7 was 220 nm
  • the radius of curvature R2 (right side) of the second arc portion 7cc was also 220 nm.
  • a plurality of trenches 7 were formed in the crystalline oxide semiconductor layer 3, and in each of the trenches 7, trenches 7 having the same radius of curvature of the first arc portion 7ca and the second arc portion 7cc were formed.
  • the width of the trench 7 narrows toward the bottom surface.
  • the angle ( ⁇ 1 shown in FIG. 16-b) formed by the side surface 7a (first side surface 7aa) of the trench and the first surface 3a of the crystalline oxide semiconductor layer 3 exceeds 90 °.
  • the angle between the side surface 7a (second side surface 7ab) of the trench and the first surface 3a of the crystalline oxide semiconductor layer 3 ( ⁇ 2 shown in FIG. 16-b) is within the range of 135 ° or less.
  • SiO 2 shown in FIG. 16-b is a mask, which is provided on the crystalline oxide semiconductor layer 3 in order to perform etching to form a trench, and is finally removed. Further, when the crystalline oxide semiconductor layer was obtained by changing the flow rate of BCl 3 , it was found that a trench having a better arc portion could be obtained by setting the crystal oxide semiconductor layer in the range of 50 sccm to 100 sccm.
  • the trench cross section has a trench including an arc portion having a radius of curvature in the range of 100 nm to 500 nm, and the side surface of the trench and the crystalline oxide.
  • the angle formed by the first surface of the semiconductor layer exceeds 90 ° and is within the range of 135 ° or less, the electric field relaxation effect can be sufficiently obtained. As a result, it has become possible to reduce the on-resistance of the semiconductor device having the gallium oxide-based crystalline oxide semiconductor layer.
  • the on-resistance of the semiconductor device can be further reduced. Can be expected.
  • Example 1 A trench was formed in the same manner as in Example 1 except that etching was performed under the conditions shown in Table 1.
  • the obtained trench had a convex bottom surface and had corners between the bottom surface and the side surface, so that a poor quality trench was formed.
  • Example 2 A trench was formed in the same manner as in Example 1 except that etching was performed under the conditions shown in Table 1.
  • the side surface of the obtained trench was hollowed out in an inverted tapered shape, and the width inside the trench was wider than the opening of the trench. Further, although an arc portion was formed between the bottom surface and the side surface, the arc portion protruded greatly and the radius of curvature was 1 ⁇ m or more, and a trench of poor quality was formed.
  • the method of the present invention can be used in all fields such as semiconductors (for example, compound semiconductor electronic devices, etc.), electronic parts / electrical equipment parts, optical / electrophotographic related devices, industrial parts, etc., but is particularly useful for manufacturing power devices. Is.

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Abstract

結晶性酸化物に対して１Ｐａ以上１０Ｐａ以下の圧力下にて結晶性酸化物をエッチングして、底面と側面との間に、曲率半径が１００ｎｍ～５００ｎｍの範囲内である少なくとも１つの円弧部を有しているトレンチを形成する。

Description

結晶性酸化物のエッチング方法およびトレンチ形成方法ならびに半導体装置の製造方法
　本発明は、結晶性酸化物のエッチング方法に関する。また、本発明は、結晶性酸化物半導体層のトレンチ形成方法に関する。さらに、本発明はトレンチ形成方法を含む半導体装置の製造方法に関する。
　次世代半導体材料として酸化ガリウムが注目を集めている。酸化ガリウムはバンドギャップが大きく高耐圧大電流半導体デバイスを実現することができる材料として期待されており、逆方向耐圧を大きくし、さらに順方向立ち上がり電圧を小さくすること等を目的に、種々検討されている。
　近年においては、トレンチを有する半導体デバイスが検討されている。β―Ｇａ２Ｏ３のトレンチ型半導体デバイスとして、例えば、特許文献１～３に記載の半導体デバイスが開示されている。また、α―Ｇａ２Ｏ３のトレンチ型半導体デバイスとして、例えば、特許文献４および５に記載の半導体デバイスが開示されている。
　しかしながら、酸化ガリウムなどの結晶性酸化物半導体にトレンチを形成した場合、他の半導体材料とは異なるエッチング特性を有するため、トレンチ底面において電界緩和が期待できる曲率半径が１００ｎｍ以上の円弧部を形成することが困難であった。例えば、従来のドライエッチングの条件にて結晶性酸化ガリウムを無理にエッチングした場合、トレンチ底面にでこぼこが出来てしまったり、トレンチの開口部よりもトレンチ内部の幅が広くなってしまったりして電界緩和効果が十分に発揮されず、例えばオン抵抗が上がってしまうなどの問題があった。
特開２０１９－０３６５９３号公報 特開２０１９－０７９９８４号公報 特開２０１９－１５３６４５号公報 ＷＯ２０１６／０１３５５４ ＷＯ２０１９／０１３１３６
　本発明は、優れた半導体特性を有するトレンチを工業的有利に形成できる方法を提供することを目的とする。
　本発明者らは、上記目的を達成すべく鋭意検討した結果、特定の高圧ドライエッチングを用いて結晶性酸化物半導体層にトレンチを形成することにより、少なくとも１つのトレンチを含む結晶性酸化物半導体層と、前記結晶性酸化物半導体層と電気的に接続されている少なくとも１つの電極とを含み、前記トレンチの底面と側面との間に少なくとも１つの円弧部を有しており、前記円弧部の曲率半径が１００ｎｍ～５００ｎｍの範囲内であり、前記側面と前記結晶性酸化物半導体層の第１面とのなす角が９０°以上である半導体装置の創製に成功し、このようなエッチング方法が、上記した従来の問題を一挙に解決できるものであることを見出した。
　また、本発明者らは、上記知見を得た後、さらに検討を重ねて本発明を完成させるに至った。
［１］　結晶性酸化物をエッチングすることを少なくとも含み、前記のエッチングを、前記結晶性酸化物に対して１Ｐａ以上１０Ｐａ以下の圧力下にて行う、結晶性酸化物のエッチング方法。
［２］　前記エッチングを、プラズマ化したエッチングガスを用いて行う前記［１］記載のエッチング方法。
［３］　前記圧力が２Ｐａ以上である、前記［１］または［２］に記載のエッチング方法。
［４］　前記エッチングを、少なくともハロゲンを用いて行う、前記［１］～［３］のいずれかに記載のエッチング方法。
［５］　前記エッチングを不活性ガスの雰囲気下で行う前記［１］～［４］のいずれかに記載のエッチング方法。
［６］　前記エッチングをハロゲンガスの雰囲気下で行う前記［１］～［４］のいずれかに記載のエッチング方法。
［７］　前記エッチングガスのプラズマのバイアスが２５Ｗ以上である前記［２］記載のエッチング方法。
［８］　前記結晶性酸化物が少なくともガリウムを含む前記［１］～［７］のいずれかに記載のエッチング方法。
［９］　前記結晶性酸化物がコランダム構造を有する前記［１］～［８］のいずれかに記載のエッチング方法。
［１０］　前記結晶性酸化物が層状である前記［１］～［９］のいずれかに記載のエッチング方法。
［１１］　前記結晶性酸化物が結晶性酸化物半導体である前記［１］～［１０］のいずれかに記載のエッチング方法。
［１２］　結晶性酸化物半導体層をエッチングして前記結晶性酸化物半導体層に少なくとも1つのトレンチを形成することを含み、前記のエッチングを、前記結晶性酸化物半導体層に対して１Ｐａ以上１０Ｐａ以下の圧力下にて行う、結晶性酸化物半導体層のトレンチ形成方法。
［１３］　前記エッチングを、プラズマ化したエッチングガスを用いて行う前記［１２］記載のトレンチ形成方法。
［１４］　前記圧力が２Ｐａ以上である、前記［１２］または［１３］に記載のトレンチ形成方法。
［１５］　前記エッチングを、少なくともハロゲンを用いて行う、前記［１２］～［１４］のいずれかに記載のトレンチ形成方法。
［１６］　前記エッチングを不活性ガスの雰囲気下で行う前記［１２］～［１５］のいずれかに記載のトレンチ形成方法。
［１７］　前記エッチングをハロゲンガスの雰囲気下で行う前記［１２］～［１５］のいずれかに記載のトレンチ形成方法。
［１８］　前記エッチングガスのプラズマのバイアスが２５Ｗ以上である前記［１３］記載のトレンチ形成方法。
［１９］　前記結晶性酸化物半導体層が少なくともガリウムを含む前記［１２］～［１８］のいずれかに記載のトレンチ形成方法。
［２０］　前記結晶性酸化物半導体層がコランダム構造を有する前記［１２］～［１９］のいずれかに記載のトレンチ形成方法。
［２１］　前記［１］～［１１］のいずれかに記載のエッチング方法を含む半導体装置の製造方法。
［２２］　前記［１２］～［２０］のいずれかに記載のトレンチ形成方法を含む半導体装置の製造方法。
　本発明のエッチング方法は、半導体特性に優れているトレンチを工業的有利に形成できる。
本発明において得られる半導体装置の実施態様の一例として、ジャンクションバリアショットキーダイオード（ＪＢＳ）の一態様を模式的に示す図である。 本発明において得られる半導体装置の実施形態における円弧部の曲率半径を説明する図である。 電源システムの一例を模式的に示す図である。 システム装置の一例を模式的に示す図である。 電源装置の電源回路図の一例を模式的に示す図である。 実施例において用いられた成膜装置（ミストＣＶＤ装置）の概略構成図である。 実施例１のトレンチの断面写真を示す図である。 実施例２のトレンチの断面写真を示す図である。 本発明において得られる半導体装置の実施態様の一例として、ショットキーバリアダイオード（ＳＢＤ）の一態様を模式的に示す図である。 本発明において得られる半導体装置の実施態様の一例として、トレンチＭＯＳ型ショットキーバリアダイオード（ＳＢＤ）の一態様を模式的に示す図である。 本発明において得られる半導体装置の実施態様の一例として、ジャンクションバリアショットキーダイオード（ＪＢＳ）の一態様を模式的に示す図である。 本発明において得られる半導体装置の実施態様の一例として、ＭＯＳＦＥＴの一態様を模式的に示す図である。 本発明において得られる半導体装置の実施態様の一例として、ＭＯＳＦＥＴの一態様を模式的に示す図である。 本発明において得られる半導体装置の実施形態におけるトレンチの側面と結晶性酸化物半導体層の第１面とのなす角を説明する図である。 本発明において得られる半導体装置の実施形態におけるトレンチの側面がテーパ状である場合のテーパ角を説明する図である。 実施例３のトレンチの断面写真を示す図である。 実施例３のトレンチの構造を示す説明図である。
　本発明の結晶性酸化物のエッチング方法は、結晶性酸化物をエッチングすることを少なくとも含み、前記のエッチングを、前記結晶性酸化物に対して１Ｐａ以上１０Ｐａ以下の圧力下にて行うことを特長とする。また、本発明の結晶性酸化物半導体層のトレンチ形成方法は、結晶性酸化物半導体層をエッチングして前記結晶性酸化物半導体層に少なくとも1つのトレンチを形成することを含み、前記のエッチングを、前記結晶性酸化物半導体層に対して１Ｐａ以上１０Ｐａ以下の圧力下にて行うことを特長とする。
　本発明においては、従来の種々のエッチャントやエッチング手段を適宜用いることができ、前記エッチングが、ドライエッチングであってもよいし、ウェットエッチングであってもよいが、前記エッチングを、プラズマ化したエッチングガスを用いて行うのが好ましく、ＩＣＰ－ＲＩＥ装置を用いるのがより好ましい。また、本発明においては、前記圧力が２Ｐａ以上であるのが好ましく、５Ｐａ以上であるのが最も好ましい。また、本発明においては、前記エッチングを、少なくともハロゲンを用いて行うのが好ましく、塩素を用いるのがより好ましい。また、また、本発明においては、前記エッチングを不活性ガスの雰囲気下で行うのが好ましく、Ａｒ雰囲気下で行うのがより好ましい。また、本発明においては、前記エッチングをハロゲンガスの雰囲気下で行うのも好ましく、塩素ガス雰囲気下で行うのがパワーデバイス等の半導体装置により適したトレンチをより容易に形成することができるのでより好ましまた、本発明においては、前記エッチングガスのプラズマのバイアスが２５Ｗ以上であるのも好ましい。また、本発明の実施態様においては、前記結晶性酸化物が少なくともガリウムを含むのが好ましい。また、本発明においては、前記結晶性酸化物がβ－gａｌｌｉａ構造またはコランダム構造を有するのが好ましく、準安定相の結晶構造を有する場合でもエッチングを良好に行うことができる。また、本発明の実施態様においては、前記結晶性酸化物が層状であるのが好ましい。また、本発明の実施態様においては、前記結晶性酸化物が結晶性酸化物半導体であるのが好ましい。
　上記好ましい方法によれば、例えば、少なくとも１つのトレンチを含む結晶性酸化物半導体層と、前記結晶性酸化物半導体層と電気的に接続されている少なくとも１つの電極とを含み、前記トレンチの底面と側面との間に少なくとも１つの円弧部を有しており、前記円弧部の曲率半径が１００ｎｍ～５００ｎｍの範囲内であり、前記側面と前記結晶性酸化物半導体層の第１面とのなす角が９０°以上である半導体装置が容易に得られる。
　「曲率半径」は、前記トレンチ断面において、前記円弧部の曲線に対する接触円の半径をいう。「円弧部」は、真円の一部だけでなく、楕円の一部も含み、全体として円弧状をしていればよく、例えば、多角形の角部分が丸くなったような形状の一部であってもよい。つまり、前記円弧部は、前記トレンチ断面において、曲線の形状を有する部分であればよく、前記側面と前記底面との間の少なくとも一部に設けられていればそれでよい。例えば、円弧部の例を図２に示す。図２に記載の結晶性酸化物半導体は、２つの曲率半径を有する円弧部７ｃを備えている。図２中、Ｒ１、Ｒ２はともに曲率半径が、１００ｎｍ～５００ｎｍの範囲内である。本発明の実施態様においては、このような曲率半径の範囲とすることにより、優れた電界緩和効果を実現することができ、結果的に、オン抵抗も下げることができる。また、本発明の実施態様において、前記トレンチは、前記トレンチの底面７ｂと側面７aとの間の全部に円弧部を有していてもよい。また、本発明の実施態様においては、前記トレンチ７の底面７ｂと第１の側面７ａａとの間にある第１の円弧部７ｃａの曲率半径Ｒ１と、前記トレンチの底面７ｂと第２の側面７ａｂとの間にある第２の円弧部７ｃｂの曲率半径Ｒ２との差が、０～２００ｎｍの範囲内にあるのが好ましく、０～５０ｎｍの範囲内にあるのがより好ましい。本発明の実施態様においては、第１の円弧部７ｃａの曲率半径Ｒ１と第２の円弧部７ｃｂの曲率半径Ｒ２が等しいのが最も好ましい。
　「前記側面と前記結晶性酸化物半導体層の第１面とのなす角」は、前記トレンチ７断面において、前記結晶性酸化物半導体層３の第１面３a側に設けられた前記トレンチの側面７ａと前記結晶性酸化物半導体層３の第１面３aとのなす角をいい、本発明の実施態様においては、通常、約９０°以上である。このような「前記側面と前記結晶性酸化物半導体層の第１面とのなす角」としては、例えば、図１４や図１６－ｂのθ（θ１、θ２）で表される角度が挙げられる。本発明においては、このような前記トレンチ７の第１の側面７aａと前記結晶性酸化物半導体層の第１面３aとのなす角θ１および前記トレンチ７の第２の側面７ａｂと前記結晶性酸化物半導体層３の第１面３ａとのなす角θ２を有することにより、優れた電界緩和効果を実現することができ、オン抵抗も下げることができる。また、前記の「前記側面と前記結晶性酸化物半導体層の第１面とのなす角」の上限は本発明の目的を阻害しない限り等に限定されないが、好ましくは１５０°である。また、本発明の実施態様においては、前記トレンチ断面において、前記トレンチ７の第１の側面７ａａと前記結晶性酸化物半導体層の第１面３ａとのなす角（θ１）と、前記トレンチ７の第２の側面７ａｂとのなす角（θ２）とが等しいのが好ましい。
　前記トレンチは、前記結晶性酸化物半導体層に形成されており、本発明の目的を阻害しない限り特に限定されない。前記トレンチの深さ等も特に限定されないが、本発明においては、前記トレンチ断面における前記トレンチの深さが通常２００ｎｍ以上であり、好ましくは５００ｎｍ以上であり、より好ましくは１μｍ以上である。なお、前記トレンチの深さの上限は特に限定されないが、好ましくは１００μｍであり、より好ましくは１０μｍである。また、前記トレンチ断面における前記トレンチの幅も特に限定されないが、通常２００ｎｍ以上であり、好ましくは５００ｎｍ以上である。なお、前記トレンチの幅の上限は特に限定されないが、好ましくは１００μｍであり、より好ましくは１０μｍである。このような好ましい範囲のトレンチによれば、パワーデバイス等の半導体装置としてより優れた半導体特性を発揮することができる。また、前記トレンチ断面においては、本発明の実施態様の一つとして、前記トレンチの幅が底面に向かって狭くなっているものが好適な例として挙げられ、このような好適な例によれば、良好な界面が形成できて、より良好な電気特性が得られるので好ましい。また、前記トレンチの側面がテーパ状であり、前記側面が前記結晶性酸化物半導体層の第１面に対してテーパ角を有しているのも好ましい。なお、前記テーパ角は、前記トレンチ断面において、前記結晶性酸化物半導体層の第１面と前記第１面に対して垂直な仮想面（テーパ状を有しないためテーパ角０°）としたた場合に、前記仮想面と前記トレンチの側面（テーパ状を有する）とのなす角をいう。前記テーパ角としては、例えば、図１５のθ（θ３、θ４）で表される角度が挙げられる。本発明においては、前記テーパ角が０°を超え４５°以下の範囲内にあるのが好ましい。すなわち、前記側面と前記結晶性酸化物半導体層の第１面とのなす角（例えば、図１４および図１６－ｂで示されるθ１、θ２）が９０°を超え１３５°以下の範囲内にあるのが好ましい。このような好ましいテーパ角を有することにより、より良好なチャネルを形成することができ、結果的に、オン抵抗をさらに下げることができる。
　また、前記電極は、公知のものであってよく、例えば、ショットキー電極、オーミック電極、ゲート電極、ドレイン電極およびソース電極等のいずれであってもよい。前記電極は、前記半導体装置の種類等により適宜設定される公知のものであってよく、前記電極材料としては、例えば、Ｄブロック金属などが挙げられる。また、前記電極は、例えば、バリア電極と称するものであってもよい。前記バリア電極は、前記半導体領域との界面に所定のバリアハイトを有するショットキーバリアを形成するものであれば特に限定されない。前記バリア電極の電極材料は、バリア電極として用いることができるものであれば特に限定されず、導電性無機材料であってもよいし、導電性有機材料であってもよい。本発明においては、前記電極材料が金属であるのが好ましい。前記金属としては、特に限定されないが、好適には例えば、周期律表第４族～第１１族から選ばれる少なくとも１種の金属などが挙げられる。周期律表第４族の金属としては、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）などが挙げられるが、中でもＴｉが好ましい。周期律表第５族の金属としては、例えば、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）などが挙げられる。周期律表第６族の金属としては、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）およびタングステン（Ｗ）等から選ばれる１種または２種以上の金属などが挙げられるが、本発明においては、よりスイッチング特性等の半導体特性がより良好なものとなるのでＣｒが好ましい。周期律表第７族の金属としては、例えば、マンガン（Ｍｎ）、テクネチウム（Ｔｃ）、レニウム（Ｒｅ）などが挙げられる。周期律表第８族の金属としては、例えば、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）などが挙げられる。周期律表第９族の金属としては、例えば、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）などが挙げられる。周期律表第１０族の金属としては、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）などが挙げられるが、中でもＰｔが好ましい。周期律表第１１族の金属としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などが挙げられる。前記バリア電極の形成手段としては、例えば公知の手段などが挙げられ、より具体的には例えば、ドライ法やウェット法などが挙げられる。ドライ法としては、例えば、スパッタ、真空蒸着、ＣＶＤ等の公知の手段が挙げられる。ウェット法としては、例えば、スクリーン印刷やダイコート等が挙げられる。
　前記結晶性酸化物半導体層は、前記半導体装置において、半導体領域を形成するものであれば特に限定されない。前記結晶性酸化物半導体層（以下、単に「半導体領域」ともいう。）は、半導体を主成分とするものであれば特に限定されないが、本発明においては、前記半導体領域が結晶性酸化物半導体を主成分として含むのが好ましく、ｎ型半導体を主成分として含むｎ型半導体領域であるのがより好ましい。前記結晶性酸化物半導体は、βガリア構造またはコランダム構造を有するのが好ましく、コランダム構造を有するのがより好ましい。また、前記半導体領域は、少なくともガリウムを含むのが好ましく、ガリウム化合物を主成分として含むのがより好ましく、ＩｎＡｌＧａＯ系半導体を主成分とするのもより好ましく、α―Ｇａ２Ｏ３またはその混晶を主成分として含むのが最も好ましい。なお、「主成分」とは、例えば結晶性酸化物半導体がα－Ｇａ２Ｏ３である場合、前記半導体領域中の金属元素中のガリウムの原子比が０．５以上の割合でα－Ｇａ２Ｏ３が含まれていればそれでよい。本発明においては、前記半導体領域中の金属元素中のガリウムの原子比が０．７以上であることが好ましく、０．８以上であるのがより好ましい。また、前記半導体領域は、通常、単相領域であるが、本発明の目的を阻害しない限り、さらに異なる半導体相からなる第２の半導体領域やその他の相などを有していてもよい。また、前記半導体領域は通常膜状であり、半導体膜であってよい。前記半導体領域の半導体膜の厚さは、特に限定されず、１μｍ以下であってもよいし、１μｍ以上であってもよいが、本発明においては、１μｍ～４０μｍであるのが好ましく、１μｍ～２５μｍであるのがより好ましい。結晶性酸化物半導体層は、例えば、厚膜にしたりキャリア濃度を低くしたりすることで耐圧が上がる。一方で、厚みを厚くしたりキャリア濃度を低くしたりすることでオン抵抗も高くなるというトレードオフの問題があった。本発明の実施態様によれば、α－Ｇａ２Ｏ３やβ－Ｇａ２Ｏ３を含む酸化ガリウム系の結晶性酸化物半導体層が、曲率半径が１００ｎｍ～５００ｎｍの範囲内にある円弧部を含むトレンチを有しており、また、前記トレンチの側面と前記結晶性酸化物半導体層の第１面とのなす角が９０°を超え１３５°以下の範囲内にあることで、電界緩和効果が十分に得られる。本発明の実施態様によれば、上記のとおり電界緩和効果が十分に得られるので、前記酸化ガリウム系の結晶性酸化物半導体層（ドリフト領域を含む）の厚さを薄く（例えば、１０μｍ以下）することができ、このような厚さであっても、高耐圧（例えば、３０００Ｖ以上）の半導体装置を実現することができる。また、本発明の実施態様によれば、前記酸化ガリウム系の結晶性酸化物半導体層（ドリフト領域を含む）の厚さをさらに薄く（例えば、２．０μｍ以下）することもでき、このような厚さであっても、高耐圧（例えば、６００Ｖ以上）の半導体装置を実現することができる。また、本発明の実施態様においては、前記酸化ガリウム系の結晶性酸化物半導体層（ドリフト領域を含む）のキャリア濃度を、５．０×１０１６／ｃｍ３以上とすることができ、好ましくは、３．０×１０１７／ｃｍ３以上とすることができる。前記結晶性酸化物層の厚さや前記キャリア濃度は、必要な耐圧に応じて適宜調整されるが、本発明の実施態様においては、上記したとおり、従来よりも薄い厚さや高いキャリア濃度でも高耐圧化することができるので、結果的にオン抵抗を下げることができる。また、前記半導体膜の表面積は特に限定されないが、１ｍｍ２以上であってもよいし、１ｍｍ２以下であってもよい。なお、前記結晶性酸化物半導体は、通常、単結晶であるが、多結晶であってもよい。また、前記半導体膜は、単層膜であってもよいし、多層膜であってもよい。前記半導体膜が多層膜である場合には、前記多層膜が、膜厚４０μｍ以下であるのが好ましく、また、少なくとも第１の半導体層と第２の半導体層とを含む多層膜であって、第１の半導体層上にショットキー電極が設けられる場合には、第１の半導体層のキャリア濃度が、第２の半導体層のキャリア濃度よりも小さい多層膜であるのも好ましい。なお、この場合、第２の半導体層には、通常、ドーパントが含まれており、前記半導体層（前記第１の半導体層と第２の半導体層を含む）のキャリア濃度は、ドーピング量を調節することにより、適宜設定することができる。
　前記半導体膜は、ドーパントが含まれているのが好ましい。前記ドーパントは、特に限定されず、公知のものであってよい。前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブ等のｎ型ドーパント、またはｐ型ドーパントなどが挙げられる。本発明においては、前記ドーパントが、Ｓｎ、ＧｅまたはＳｉであるのが好ましい。ドーパントの含有量は、前記半導体膜の組成中、０．００００１原子％以上であるのが好ましく、０．００００１原子％～２０原子％であるのがより好ましく、０．００００１原子％～１０原子％であるのが最も好ましい。なお、本発明においては、第１の半導体層に用いられるドーパントがゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブであり、第２の半導体層に用いられるドーパントがスズであるのが、密着性を損なうことなく、半導体特性がさらに一段と良好となるので好ましい。
　前記半導体膜は、例えば、ミストＣＶＤ法等の手段を用いて形成され、より具体的に例えば、原料溶液を霧化し（霧化工程）、得られた霧化液滴（ミストを含む）をキャリアガスでもって基体上まで搬送し（搬送工程）、ついで、成膜室内で前記霧化液滴を熱反応させることによって、基体上に結晶性酸化物半導体を主成分として含む半導体膜を積層する（成膜工程）ことにより好適に形成される。
（霧化工程）
　霧化工程は、前記原料溶液を霧化し、霧化した液滴を浮遊させ、霧化液滴を発生させる。前記原料溶液の霧化方法は、前記原料溶液を霧化できさえすれば特に限定されず、公知の手段であってよいが、本発明においては、超音波を用いる霧化方法が好ましい。超音波を用いて得られた霧化液滴は、初速度がゼロであり、空中に浮遊するので好ましく、例えば、スプレーのように吹き付けるのではなく、空間に浮遊してガスとして搬送することが可能であるので衝突エネルギーによる損傷がないため、非常に好適である。液滴サイズは、特に限定されず、数ｍｍ程度の液滴であってもよいが、好ましくは５０μｍ以下であり、より好ましくは１００ｎｍ～１０μｍである。
（原料溶液）
　前記原料溶液は、霧化が可能であり、半導体領域を形成可能な原料を含んでいれば特に限定されず、無機材料であっても、有機材料であってもよいが、本発明においては、前記原料が、金属または金属化合物であるのが好ましく、ガリウム、鉄、インジウム、アルミニウム、バナジウム、チタン、クロム、ロジウム、ニッケル、コバルト、亜鉛、マグネシウム、カルシウム、シリコン、イットリウム、ストロンチウムおよびバリウムから選ばれる１種または２種以上の金属を含むのがより好ましい。
　本発明においては、前記原料溶液として、前記金属を錯体または塩の形態で有機溶媒または水に溶解または分散させたものを好適に用いることができる。錯体の形態としては、例えば、アセチルアセトナート錯体、カルボニル錯体、アンミン錯体、ヒドリド錯体などが挙げられる。塩の形態としては、例えば、有機金属塩（例えば金属酢酸塩、金属シュウ酸塩、金属クエン酸塩等）、硫化金属塩、硝化金属塩、リン酸化金属塩、ハロゲン化金属塩（例えば塩化金属塩、臭化金属塩、ヨウ化金属塩等）などが挙げられる。
　また、前記原料溶液には、ハロゲン化水素酸や酸化剤等の添加剤を混合するのが好ましい。前記ハロゲン化水素酸としては、例えば、臭化水素酸、塩酸、ヨウ化水素酸などが挙げられるが、中でも、より良質な膜が得られるとの理由から、臭化水素酸またはヨウ化水素酸が好ましい。前記酸化剤としては、例えば、過酸化水素（Ｈ２Ｏ２）、過酸化ナトリウム（Ｎａ２Ｏ２）、過酸化バリウム（ＢａＯ２）、過酸化ベンゾイル（Ｃ６Ｈ５ＣＯ）２Ｏ２等の過酸化物、次亜塩素酸（ＨＣｌＯ）、過塩素酸、硝酸、オゾン水、過酢酸やニトロベンゼン等の有機過酸化物などが挙げられる。
　前記原料溶液には、ドーパントが含まれていてもよい。原料溶液にドーパントを含ませることで、ドーピングを良好に行うことができる。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブ等のｎ型ドーパント、またはｐ型ドーパントなどが挙げられる。ドーパントの濃度は、通常、約１×１０１６／ｃｍ３～１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にしてもよい。また、さらに、本発明の実施態様によれば、ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させてもよい。本発明の実施態様においては、１×１０１７／ｃｍ３以上のキャリア濃度で含有させるのが好ましい。また、本発明の実施態様の一つとして、６００Ｖの耐圧を有する半導体装置において、酸化ガリウム系の結晶性酸化物半導体層のキャリア濃度を１×１０１７／ｃｍ３以上３×１０１７／ｃｍ３以下とすることができる。
　原料溶液の溶媒は、特に限定されず、水等の無機溶媒であってもよいし、アルコール等の有機溶媒であってもよいし、無機溶媒と有機溶媒との混合溶媒であってもよい。本発明においては、前記溶媒が水を含むのが好ましく、水または水とアルコールとの混合溶媒であるのがより好ましい。
（搬送工程）
　搬送工程では、キャリアガスでもって前記霧化液滴を成膜室内に搬送する。前記キャリアガスとしては、本発明の目的を阻害しない限り特に限定されず、例えば、酸素、オゾン、窒素やアルゴン等の不活性ガス、または水素ガスやフォーミングガス等の還元ガスなどが好適な例として挙げられる。また、キャリアガスの種類は１種類であってよいが、２種類以上であってもよく、流量を下げた希釈ガス（例えば１０倍希釈ガス等）などを、第２のキャリアガスとしてさらに用いてもよい。また、キャリアガスの供給箇所も１箇所だけでなく、２箇所以上あってもよい。キャリアガスの流量は、特に限定されないが、０．０１～２０Ｌ／分であるのが好ましく、１～１０Ｌ／分であるのがより好ましい。希釈ガスの場合には、希釈ガスの流量が、０．００１～２Ｌ／分であるのが好ましく、０．１～１Ｌ／分であるのがより好ましい。
（成膜工程）
　成膜工程では、成膜室内で前記霧化液滴を熱反応させることによって、基体上に、前記半導体膜を成膜する。熱反応は、熱でもって前記霧化液滴が反応すればそれでよく、反応条件等も本発明の目的を阻害しない限り特に限定されない。本工程においては、前記熱反応を、通常、溶媒の蒸発温度以上の温度で行うが、高すぎない温度（例えば１０００℃）以下が好ましく、６５０℃以下がより好ましく、３００℃～６５０℃が最も好ましい。また、熱反応は、本発明の目的を阻害しない限り、真空下、非酸素雰囲気下、還元ガス雰囲気下および酸素雰囲気下のいずれの雰囲気下で行われてもよいが、非酸素雰囲気下または酸素雰囲気下で行われるのが好ましい。また、大気圧下、加圧下および減圧下のいずれの条件下で行われてもよいが、本発明においては、大気圧下で行われるのが好ましい。なお、膜厚は、成膜時間を調整することにより、設定することができる。
（基体）
　前記基体は、前記半導体膜を支持できるものであれば特に限定されない。前記基体の材料も、本発明の目的を阻害しない限り特に限定されず、公知の基体であってよく、有機化合物であってもよいし、無機化合物であってもよい。前記基体の形状としては、どのような形状のものであってもよく、あらゆる形状に対して有効であり、例えば、平板や円板等の板状、繊維状、棒状、円柱状、角柱状、筒状、螺旋状、球状、リング状などが挙げられるが、本発明の実施態様においては、基板が好ましい。基板の厚さは、本発明においては特に限定されない。
　前記基板は、板状であって、前記半導体膜の支持体となるものであれば特に限定されない。絶縁体基板であってもよいし、半導体基板であってもよいし、金属基板や導電性基板であってもよいが、前記基板が、絶縁体基板であるのが好ましく、また、表面に金属膜を有する基板であるのも好ましい。前記基板としては、例えば、コランダム構造を有する基板材料を主成分として含む下地基板、またはβ－ガリア構造を有する基板材料を主成分として含む下地基板、六方晶構造を有する基板材料を主成分として含む下地基板などが挙げられる。ここで、「主成分」とは、前記特定の結晶構造を有する基板材料が、原子比で、基板材料の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよい。
　基板材料は、本発明の目的を阻害しない限り、特に限定されず、公知のものであってよい。前記のコランダム構造を有する基板材料としては、例えば、α－Ａｌ２Ｏ３（サファイア基板）またはα－Ｇａ２Ｏ３が好適に挙げられ、ａ面サファイア基板、ｍ面サファイア基板、ｒ面サファイア基板、ｃ面サファイア基板や、α型酸化ガリウム基板（ａ面、ｍ面またはｒ面）などがより好適な例として挙げられる。β－ガリア構造を有する基板材料を主成分とする下地基板としては、例えばβ－Ｇａ２Ｏ３基板、又はＧａ２Ｏ３とＡｌ２Ｏ３とを含みＡｌ２Ｏ３が０ｗｔ％より多くかつ６０ｗｔ％以下である混晶体基板などが挙げられる。また、六方晶構造を有する基板材料を主成分とする下地基板としては、例えば、ＳｉＣ基板、ＺｎＯ基板、ＧａＮ基板などが挙げられる。
　本発明においては、前記成膜工程の後、アニール処理を行ってもよい。アニールの処理温度は、本発明の目的を阻害しない限り特に限定されず、通常、３００℃～６５０℃であり、好ましくは３５０℃～５５０℃である。また、アニールの処理時間は、通常、１分間～４８時間であり、好ましくは１０分間～２４時間であり、より好ましくは３０分間～１２時間である。なお、アニール処理は、本発明の目的を阻害しない限り、どのような雰囲気下で行われてもよいが、好ましくは非酸素雰囲気下であり、より好ましくは窒素雰囲気下である。
　また、本発明の実施態様においては、前記基体上に、直接、前記半導体膜を設けてもよいし、バッファ層（緩衝層）や応力緩和層等の他の層を介して前記半導体膜を設けてもよい。各層の形成手段は、特に限定されず、公知の手段であってよいが、本発明の実施態様においては、ミストＣＶＤ法が好ましい。
　なお、好適な実施態様の一つとして、前記結晶性酸化物半導体層が少なくともガリウムを含むのが好ましい。また、好適な実施態様の一つとして、前記結晶性酸化物半導体層がコランダム構造を有するのが好ましい。本発明の実施態様においては、前記半導体膜を、前記基体等から剥離する等の公知の手段を用いた後に、前記半導体領域として半導体装置に用いてもよいし、そのまま前記半導体領域として半導体装置に用いてもよい。さらに、好適な実施態様の一つとして、前記結晶性酸化物半導体層が前記トレンチを２以上含むのが好ましい。また、好適な実施態様の一つとして、前記トレンチの幅が２μｍ以下であるのが好ましく、前記結晶性酸化物半導体層が前記トレンチを４以上含むのがより好ましい。前記複数のトレンチが互いに間隔をおいて前記結晶性酸化物半導体の第１面側に配置されている。このような好適な実施態様によれば、パワーデバイスとしてより適した半導体装置となり、より優れた半導体特性を得ることができる。また、半導体装置の小型化に向けてもより有効なものとなる。なお、前記結晶性酸化物半導体層は、前記トレンチの底面と側面との間に少なくとも１つの円弧部を有しており、前記円弧部の曲率半径が１００ｎｍ～５００ｎｍの範囲内であるが、前記結晶性酸化物半導体層が、２以上の円弧部を有している場合には、少なくとも１つの円弧部の曲率半径が１００ｎｍ～５００ｎｍの範囲内であればそれでよい。本発明においては、前記結晶性酸化物半導体層が、２以上の円弧部を有している場合、２以上の円弧部の曲率半径が１００ｎｍ～５００ｎｍの範囲内であるのが好ましく、すべての円弧部の曲率半径が１００ｎｍ～５００ｎｍの範囲内であるのがより好ましい。
　以下、図面を用いて本発明により容易に得られる半導体装置の実施の態様をより詳細に説明するが、本発明はこれら実施の態様に限定されるものではない。
　本発明の実施態様においては、結晶性酸化物半導体層３（半導体領域ともいう）の第１面３ａ側に少なくとも1つのトレンチ７を有している。前記トレンチ７が、底面、側面および前記底面と前記側面との間に少なくとも１つの円弧部を含んでいる。また、結晶性酸化物半導体層３は、電極に電気的に接続されている。本発明の実施態様においては、トレンチを含む半導体装置に適用することができる。例えば、図１は、本発明の実施態様の一つである半導体装置として、ジャンクションバリアショットキーダイオード（ＪＢＳ）を示す。図１の半導体装置は、半導体領域３と、前記半導体領域上に設けられておりかつ前記半導体領域との間にショットキーバリアを形成可能なバリア電極２と、バリア電極２と半導体領域３との間に設けられておりかつ前記半導体領域３との間にバリア電極２のショットキーバリアのバリアハイトよりも大きなバリアハイトのショットキーバリアを形成可能なバリアハイト領域とを含んでいる。なお、バリアハイト調整領域１は半導体領域３の第１面３a側に設けられたトレンチ７に埋め込まれている。本発明の実施態様においては、複数のトレンチ７および複数のトレンチ７内に配置された複数のバリアハイト調整領域１が一定間隔ごとに設けられているのが好ましく、前記バリア電極の両端と前記半導体領域との間に、前記バリアハイト調整領域がそれぞれ設けられているのがより好ましい。このような好ましい態様により、熱安定性および密着性により優れ、リーク電流がより軽減され、さらに、より耐圧等の半導体特性に優れるようにＪＢＳが構成されている。なお、図１の半導体装置は、半導体領域３の第２面３ｂ側上にオーミック電極４を備えている。図１の半導体装置は、前記トレンチ７の底面７aと側面７ｂとの間に円弧部７ｃを有しており、前記円弧部の曲率半径が１００ｎｍ～５００ｎｍの範囲内であり、電界緩和効果に優れ、結果的に、オン抵抗を低くすることができる。
　図１の半導体装置の各層の形成手段は、本発明の目的を阻害しない限り特に限定されず、公知の手段であってよい。例えば、真空蒸着法やＣＶＤ法、スパッタ法、各種コーティング技術等により成膜した後、フォトリソグラフィ法によりパターニングする手段、または印刷技術などを用いて直接パターニングを行う手段などが挙げられる。
　　図９は、本発明の実施態様に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図９のＳＢＤは、ｎ－型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、誘電体層１０４、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えている。また、図９のＳＢＤは、前記円弧部を備えているトレンチ構造を有しており、かかるトレンチ７内にｐ型半導体層１０２が埋め込まれている。
　ショットキー電極およびオーミック電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
　ショットキー電極およびオーミック電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。より具体的に例えば、ショットキー電極を形成する場合、Ｍｏからなる層とＡｌからなる層を積層させ、Ｍｏからなる層およびＡｌからなる層に対して、フォトリソグラフィの手法を利用したパターニングを施すことにより行うことができる。
　図９のＳＢＤに逆バイアスが印加された場合には、トレンチ７の前記円弧部の応力緩和作用によって空乏層（図示せず）が結晶性酸化物半導体層としてのｎ型半導体層１０１ａの中に良好に広がるため、高耐圧のＳＢＤとなる。また、順バイアスが印加された場合には、結晶性酸化物半導体層の第１面側の反対の第２面側に位置するオーミック電極１０５ｂから結晶性酸化物半導体層の第１面側に位置するショットキー電極１０５ａへ電子が流れる。このようにして前記半導体構造を用いたＳＢＤは、高耐圧・大電流用に優れており、スイッチング速度も速く、耐圧性・信頼性にも優れている。
　誘電体層１０４の材料としては、例えば、ＧａＯ、ＡｌＧａＯ、ＩｎＡｌＧａＯ、ＡｌＩｎＺｎＧａＯ４、ＡｌＮ、Ｈｆ２Ｏ３、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＧｄＯ、ＳｉＯ２またはＳｉ３Ｎ４などが挙げられる。このような絶縁体を絶縁体層に用いることで、界面における半導体特性の機能を良好に発現させることができる。誘電体層１０４は、ｎ－型半導体層１０１とショットキー電極１０５ａとの間に設けられている。絶縁体層の形成は、例えば、スパッタリング法、真空蒸着法またはＣＶＤ法などの公知の手段により行うことができる。
　図１０は、結晶性酸化物半導体層としてのｎ－型半導体層１０１ａであって、前記ｎ－型半導体層１０１aの第１面側に配置される２つ以上のトレンチ７を有する前記ｎ－型半導体層１０１a、ｎ＋型半導体層１０１ｂ、誘電体層１０４、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えているトレンチ型のショットキーバリアダイオード（ＳＢＤ）の実施態様の一例を示す。図１０のトレンチ型のＳＢＤは、前記円弧部を備えているトレンチ構造を有している。このようなトレンチ型のＳＢＤによれば、より高い耐圧性を維持したまま、リーク電流を大幅に低減することができ、結果的に、大幅な低オン抵抗化も可能となる。
　図１１は、ｎ－型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ｐ型半導体層１０２、誘電体層１０４、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えているジャンクションバリアショットキーダイオード（ＪＢＳ）の実施態様の一例を示す。図１１のＪＢＳは、前記円弧部を備えているトレンチ７を有しており、かかるトレンチ構造内にｐ型半導体層１０２が埋め込まれている。このようなＪＢＳによれば、図１０のトレンチ型のＳＢＤよりも、より高い耐圧性を維持したまま、リーク電流を大幅に低減することができ、結果的に、より大幅な低オン抵抗化も可能となる。
　前記半導体装置がＭＯＳＦＥＴである場合の実施態様の一例を図１２に示す。図１２のＭＯＳＦＥＴは、トレンチ型のＭＯＳＦＥＴであり、結晶性酸化物半導体層としてのｎ－型半導体層１３１ａであって、トレンチ７を含む前記ｎ－型半導体層１３１ａ、ｎ＋型半導体層１３１ｂおよび１３１ｃ、ゲート絶縁膜１３４、ならびにゲート電極１３５ａ、ソース電極１３５ｂおよびドレイン電極１３５ｃを備えている。
　ドレイン電極１３５ｃ上には、例えば厚さ１００ｎｍ～１００μｍのｎ＋型半導体層１３１ｂが形成されており、前記ｎ＋型半導体層１３１ｂ上には、例えば厚さ１００ｎｍ～１００μｍのｎ－型半導体層１３１ａが形成されている。そして、さらに、前記ｎ－型半導体層１３１ａ上には、ｎ＋型半導体層１３１ｃが形成されており、前記ｎ＋型半導体層１３１ｃ上には、ソース電極１３５ｂが形成されている。
　また、前記ｎ－型半導体層１３１ａ及び前記ｎ＋型半導体層１３１ｃ内には、前記ｎ＋半導体層１３１ｃを貫通し、前記ｎ－型半導体層１３１ａの途中まで達する深さの複数のトレンチ７として溝が形成されている。かかるトレンチ７は、いずれもトレンチ７の底面と側面との間に前記円弧部を備えている。前記トレンチ７内には、例えば、１０ｎｍ～１μｍの厚みのゲート絶縁膜１３４を介してゲート電極１３５ａが埋め込み形成されている。
　図１２のＭＯＳＦＥＴのオン状態では、前記ソース電極１３５ｂと前記ドレイン電極１３５ｃとの間に電圧を印可し、前記ゲート電極１３５ａに前記ソース電極１３５ｂに対して正の電圧を与えると、前記ｎ－型半導体層１３１ａの側面にチャネル層が形成され、電子が前記ｎ－型半導体層に注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ－型半導体層が空乏層で満たされた状態になり、ターンオフとなる。
　図１２のＭＯＳＦＥＴの製造には適宜公知の手段を用いることができる。例えば、ｎ－型半導体層１３１ａおよびｎ＋型半導体層１３１ｃの所定領域にエッチングマスクを設け、上記した好ましい高圧ドライエッチング法によりエッチングを行って、前記ｎ＋型半導体層１３１ｃ表面から前記ｎ－型半導体層１３１ａの途中にまで達する深さのトレンチ７の溝を前記円弧部とともに形成する。次いで、熱酸化法、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、前記トレンチ７の溝の側面及び底面に、例えば５０ｎｍ～１μｍ厚のゲート絶縁膜１３４を形成した後、ＣＶＤ法、真空蒸着法、スパッタリング法等を用いて、前記トレンチ７の溝に、例えばポリシリコン等のゲート電極材料をｎ－型半導体層の厚み以下に形成する。そして、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１３１ｃ上にソース電極１３５ｂを、ｎ＋型半導体層１３１ｂ上にドレイン電極１３５ｃを、それぞれ形成することで、パワーＭＯＳＦＥＴを製造することができる。なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
　このようにして得られたＭＯＳＦＥＴは、従来のトレンチ型ＭＯＳＦＥＴに比べて、さらに耐圧性に優れたものとなる。なお、図１２では、トレンチ型の縦型ＭＯＳＦＥＴの例を示したが、本発明においては、これに限定されず、種々のトレンチ型ＭＯＳＦＥＴの形態に適用可能である。例えば、図１２のトレンチ７の溝の深さをｎ－型半導体層１３１ａの底面まで達する深さまで掘り下げて、シリーズ抵抗を低減させるようにしてもよい。また、他のトレンチ型ＭＯＳＦＥＴの一例を図１３に示す。
　図１３は、ｎ－型半導体層１３１ａ、第１のｎ＋型半導体層１３１ｂ、第２のｎ＋型半導体層１３１ｃ、ｐ型半導体層１３２、ｐ＋型半導体層１３２ａ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂおよびドレイン電極１３５ｃを備えている金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の実施態様の一例を示す。なお、ｐ＋型半導体層１３２ａは、ｐ型半導体層であってもよく、ｐ型半導体層１３２と同じであってもよい。
　前記半導体装置は、とりわけ、パワーデバイスであるのが好ましい。また、実施態様の一つとして、前記半導体装置は縦型デバイスであるのが好ましい。前記半導体装置としては、例えば、ダイオードまたはトランジスタ（例えば、ＭＥＳＦＥＴ等）などが挙げられるが、中でもダイオードが好ましく、ジャンクションバリアショットキーダイオード（ＪＢＳ）がより好ましい。
　前記半導体装置は、上記した事項に加え、さらに公知の手段を用いて、パワーモジュール、インバータまたはコンバータとして好適に用いられ、さらには、例えば電源装置を用いた半導体システム等に好適に用いられる。前記電源装置は、公知の手段を用いて、配線パターン等に接続するなどすることにより、前記半導体装置からまたは前記半導体装置として作製することができる。図３は、複数の前記電源装置１７１、１７２と制御回路１７３を用いて電源システム１７０を構成している。前記電源システムは、図４に示すように、電子回路１８１と電源システム１８２とを組み合わせてシステム装置１８０に用いることができる。なお、電源装置の電源回路図の一例を図５に示す。図５は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ１９２（ＭＯＳＦＥＴＡ～Ｄで構成）によりＤＣ電圧を高周波でスイッチングしＡＣへ変換後、トランス１９３で絶縁及び変圧を実施し、整流ＭＯＳＦＥＴ１９４（Ａ～Ｂ’）で整流後、ＤＣＬ１９５（平滑用コイルＬ１，Ｌ２）とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器１９７で出力電圧を基準電圧と比較し、所望の出力電圧となるようＰＷＭ制御回路１９６でインバータ１９２及び整流ＭＯＳＦＥＴ１９４を制御する。
（実施例１）
１.半導体層の形成
１－１．成膜装置
　図６を用いて、実施例で用いたミストＣＶＤ装置１９を説明する。図６の成膜装置１９は、キャリアガスを供給するキャリアガス源２２ａと、キャリアガス源２２ａから送り出されるキャリアガスの流量を調節するための流量調節弁２３ａと、キャリアガス（希釈）を供給するキャリアガス（希釈）源２２ｂと、キャリアガス（希釈）源２２ｂから送り出されるキャリアガス（希釈）の流量を調節するための流量調節弁２３ｂと、原料溶液２４ａが収容されるミスト発生源２４と、水２５ａが入れられる容器２５と、容器２５の底面に取り付けられた超音波振動子２６と、成膜室３０と、ミスト発生源２４から成膜室３０までをつなぐ石英製の供給管２７と、成膜室３０内に設置されたホットプレート（ヒーター）２８とを備えている。ホットプレート２８上には、基板２０が設置されている。
１－２．原料溶液の作製
　０．１Ｍ臭化ガリウム水溶液に臭化水素酸を体積比で１０％含有させ、これを原料溶液とした。
１－３．成膜準備
　上記１－２．で得られた原料溶液２４ａをミスト発生源２４内に収容した。次に、基板２０として、サファイア基板をサセプタ２１上に設置し、ヒーター２８を作動させて成膜室３０内の温度を６３０℃にまで昇温させた。次に、流量調節弁２３ａ、２３ｂを開いて、キャリアガス源であるキャリアガス供給手段２２ａ、２２ｂからキャリアガスを成膜室３０内に供給し、成膜室３０の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を１Ｌ／分に、キャリアガス（希釈）の流量を２Ｌ／分にそれぞれ調節した。なお、キャリアガスとして窒素を用いた。
１－４．半導体膜形成
　次に、超音波振動子２６を２．４ＭＨｚで振動させ、その振動を、水２５ａを通じて原料溶液２４ａに伝播させることによって、原料溶液２４ａを霧化させてミストを生成した。このミストが、キャリアガスによって成膜室３０内に導入され、大気圧下、６３０℃にて、成膜室３０内でミストが反応して、基板２０上に半導体膜が形成された。なお、膜厚は４．１μｍであり、成膜時間は１０５分間であった。
１－５．評価
　ＸＲＤ回折装置を用いて、上記１－４．にて得られた膜の相の同定を行ったところ、得られた膜はα－Ｇａ２Ｏ３であった。
２．エッチング
　下記表１の条件にてＩＣＰ－ＲＩＥ装置を用いて半導体膜にトレンチを形成した。実施例のトレンチはいずれも円弧部を有しており、円弧部の曲率半径はいずれも１００ｎｍ以上５００ｎｍ以下の範囲内にあった。実施例１として形成したトレンチの断面写真を図７に示す。実施例１の曲率半径は、図７のとおり、Ｒ１（左側）が１４０ｎｍであり、Ｒ２（右側）が１６０ｎｍであった。また、トレンチの側面はテーパ角を有しており、テーパ角は６０°であった。図７から明らかなとおり、良好なトレンチが形成された。また、このような良好なトレンチが形成される傾向が、圧力５Ｐａ以外の圧力１Ｐａ～１０Ｐａ、とりわけ２Ｐａ～１０Ｐａの範囲においてみられた。
Figure JPOXMLDOC01-appb-T000001
（実施例２）
　表１に示す条件にてエッチングを行ったこと以外は、実施例１と同様にトレンチを形成した。得られたトレンチの断面写真を図８に示す。トレンチの円弧部の曲率半径は、図８のとおり、Ｒ１（左側）が１２５ｎｍであり、Ｒ２（右側）が２９８ｎｍであった。図８から明らかなとおり、良質な円弧部を有するトレンチが形成された。
Figure JPOXMLDOC01-appb-T000002
（実施例３）
　表２に示す条件にてエッチングを行ったこと以外は、実施例１と同様に半導体膜（結晶性酸化物半導体層ともいう）にトレンチを形成した。得られたトレンチの断面写真を図１６－ａに示す。また、図１６－ｂに同じ断面写真を用いた説明図を示す。トレンチ７の第１円弧部７ｃａの曲率半径Ｒ１（左側）は２２０ｎｍであり、第２円弧部７ｃｂの曲率半径Ｒ２（右側）も２２０ｎｍであった。結晶性酸化物半導体層３に複数のトレンチ７を形成したが、いずれのトレンチ７も第１円弧部７ｃａと第２円弧部７ｃｂの曲率半径が等しいトレンチ７が形成された。前記トレンチ７の幅が底面に向かって狭くなっている。トレンチの断面において、前記トレンチの側面７ａ（第１の側面７ａａ）と前記結晶性酸化物半導体層３の第１面３ａとのなす角（図１６－ｂで示されるθ１）が９０°を超え１３５°以下の範囲内にあり、前記トレンチの側面７ａ（第２の側面７ａｂ）と前記結晶性酸化物半導体層３の第１面３ａとのなす角（図１６－ｂで示されるθ２）が９０°を超え１３５°以下の範囲内にあった。なお、図１６－ｂに示されるＳｉＯ２はマスクであり、エッチングを行ってトレンチを形成するために結晶性酸化物半導体層３上に設けたもので、最終的に除去される。また、ＢＣｌ３の流量を変えて結晶性酸化物半導体層を得たところ、５０ｓｃｃｍ～１００ｓｃｃｍの範囲に設定することで、より良好な円弧部を有するトレンチが得られることが分かった。
　本発明の実施例１～３によれば、トレンチ断面において、曲率半径が１００ｎｍ～５００ｎｍの範囲内にある円弧部を含むトレンチを有しており、また、前記トレンチの側面と前記結晶性酸化物半導体層の第１面とのなす角が９０°を超え１３５°以下の範囲内にあることで、電界緩和効果が十分に得られる。結果的に、酸化ガリウム系の結晶性酸化物半導体層を有する半導体装置のオン抵抗を下げることが可能となった。また、実施例３によれば、酸化ガリウム系の結晶性酸化物半導体層に、左右対称の曲率半径を有する円弧部を有するトレンチを形成することが出来るので、半導体装置のオン抵抗をさらに下げることが期待できる。
（比較例１）
　表１に示す条件にてエッチングを行ったこと以外は、実施例１と同様にしてトレンチを形成した。得られたトレンチは、底面が凸状となり、底面と側面との間も角隅部を有するなど、良質ではないトレンチが形成された。
（比較例２）
　表１に示す条件にてエッチングを行ったこと以外は、実施例１と同様にしてトレンチを形成した。得られたトレンチは、側面が、逆テーパ状でえぐれた状態となり、トレンチの開口部よりもトレンチ内部の幅が広くなってしまった。また、底面と側面との間に円弧部が形成されたが、円弧部が大きくはみ出てしまい、曲率半径も１μｍ以上となるなど、良質ではないトレンチが形成された。
　本発明の方法は、半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、とりわけ、パワーデバイスの製造に有用である。
　　１　　　　バリアハイト調整領域
　　２　　　　バリア電極
　　３　　　　結晶性酸化物半導体層（半導体領域）
　　３ａ　　　第１面
　　３ｂ　　　第２面
　　４　　　　オーミック電極
　　７　　　　トレンチ
　　７a      トレンチの側面
　　７ａａ　　トレンチの第１の側面
　　７ａａ　　トレンチの第２の側面
　　７b      トレンチの底面
　　７c      トレンチの円弧部
　　７ｃａ　　トレンチの第１の円弧部
　　７ｃｂ　　トレンチの第２の円弧部
　　１９　　　ミストＣＶＤ装置（成膜装置）
　　２０　　　基板
　　２１　　　サセプタ
　　２２ａ　　キャリアガス供給手段
　　２２ｂ　　キャリアガス（希釈）供給手段
　　２３ａ　　キャリアガス流量調節弁
　　２３ｂ　　キャリアガス（希釈）流量調節弁
　　２４　　　ミスト発生源
　　２４ａ　　原料溶液
　　２５　　　容器
　　２５ａ　　水
　　２６　　　超音波振動子
　　２７　　　供給管
　　２８　　　ヒーター
　　２９　　　排気口
　　３０　　　成膜室
１０１ａ　ｎ－型半導体層
１０１ｂ　ｎ＋型半導体層
１０２　　ｐ型半導体層
１０３　　金属層
１０４　　誘電体層
１０５ａ　ショットキー電極
１０５ｂ　オーミック電極
１３１ａ　ｎ－型半導体層
１３１ｂ　第１のｎ＋型半導体層
１３１ｃ　第２のｎ＋型半導体層
１３２　　ｐ型半導体層
１３２ａ　ｐ＋型半導体層
１３４　　ゲート絶縁膜
１３５ａ　ゲート電極
１３５ｂ　ソース電極
１３５ｃ　ドレイン電極
 

Claims (22)

  1. 　結晶性酸化物をエッチングすることを少なくとも含み、前記のエッチングを、前記結晶性酸化物に対して１Ｐａ以上１０Ｐａ以下の圧力下にて行う、結晶性酸化物のエッチング方法。
  2. 　前記エッチングを、プラズマ化したエッチングガスを用いて行う請求項１記載のエッチング方法。
  3. 　前記圧力が２Ｐａ以上である、請求項１または２に記載のエッチング方法。
  4. 　前記エッチングを、少なくともハロゲンを用いて行う、請求項１～３のいずれかに記載のエッチング方法。
  5. 　前記エッチングを不活性ガスの雰囲気下で行う請求項１～４のいずれかに記載のエッチング方法。
  6. 　前記エッチングをハロゲンガスの雰囲気下で行う請求項１～４のいずれかに記載のエッチング方法。
  7. 　前記エッチングガスのプラズマのバイアスが２５Ｗ以上である請求項２記載のエッチング方法。
  8. 　前記結晶性酸化物が少なくともガリウムを含む請求項１～７のいずれかに記載のエッチング方法。
  9. 　前記結晶性酸化物がコランダム構造を有する請求項１～８のいずれかに記載のエッチング方法。
  10. 　前記結晶性酸化物が層状である請求項１～９のいずれかに記載のエッチング方法。
  11. 　前記結晶性酸化物が結晶性酸化物半導体である請求項１～１０のいずれかに記載のエッチング方法。
  12. 　結晶性酸化物半導体層をエッチングして前記結晶性酸化物半導体層に少なくとも1つのトレンチを形成することを含み、前記のエッチングを、前記結晶性酸化物半導体層に対して１Ｐａ以上１０Ｐａ以下の圧力下にて行う、結晶性酸化物半導体層のトレンチ形成方法。
  13. 　前記エッチングを、プラズマ化したエッチングガスを用いて行う請求項１２記載のトレンチ形成方法。
  14. 　前記圧力が２Ｐａ以上である、請求項１２または１３に記載のトレンチ形成方法。
  15. 　前記エッチングを、少なくともハロゲンを用いて行う、請求項１２～１４のいずれかに記載のトレンチ形成方法。
  16. 　前記エッチングを不活性ガスの雰囲気下で行う請求項１２～１５のいずれかに記載のトレンチ形成方法。
  17. 　前記エッチングをハロゲンガスの雰囲気下で行う請求項１２～１５のいずれかに記載のトレンチ形成方法。
  18. 　前記エッチングガスのプラズマのバイアスが２５Ｗ以上である請求項１３記載のトレンチ形成方法。
  19. 　前記結晶性酸化物半導体層が少なくともガリウムを含む請求項１２～１８のいずれかに記載のトレンチ形成方法。
  20. 　前記結晶性酸化物半導体層がコランダム構造を有する請求項１２～１９のいずれかに記載のトレンチ形成方法。
  21. 　請求項１～１１のいずれかに記載のエッチング方法を含む半導体装置の製造方法。
  22. 　請求項１２～２０のいずれかに記載のトレンチ形成方法を含む半導体装置の製造方法。
     

     
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