TW202135160A - 結晶性氧化物的蝕刻方法及溝槽形成方法、以及半導體裝置的製造方法 - Google Patents

Abstract

對結晶性氧化物在1Pa以上10Pa以下的壓力下進行蝕刻，以形成溝槽。所述溝槽的底面與側面之間具有至少一個圓弧部，所述圓弧部的曲率半徑在100nm～500nm的範圍內。

Description

結晶性氧化物的蝕刻方法及溝槽形成方法、以及半導體裝置的製造方法

本發明涉及一種結晶性氧化物的蝕刻方法。而且，本發明涉及一種結晶性氧化物半導體層的溝槽形成方法。尤其，本發明涉及一種包含溝槽形成方法的半導體裝置的製造方法。

氧化鎵作為新一代半導體材料備受關注。氧化鎵作為帶隙（band gap）較大且能夠實現高耐壓強電流半導體裝置的材料而備受期待，以加大反向耐壓且進一步降低正向上升電壓等為目的，進行各種研究。

近年來，正在研究具有溝槽的半導體裝置。作為β- Ga₂ O₃ 的溝槽型半導體裝置，例如公開有專利文獻1～3所記載的半導體裝置。另外，作為α- Ga₂ O₃ 的溝槽型半導體裝置，例如公開有專利文獻4及5所記載的半導體裝置。

然而，在對氧化鎵等的結晶性氧化物半導體形成溝槽的情況下，由於具有與其他半導體材料不同的蝕刻特性，因此難以在溝槽底面上形成能夠期待電場緩和的曲率半徑為100nm以上的圓弧部。例如，當在現有的乾蝕刻條件下強制地對結晶性氧化鎵進行蝕刻時，因在溝槽底面上形成凹凸；或溝槽內部的寬度比溝槽的開口部的寬度寬而無法充分發揮電場緩和效果，存在例如導通電阻上升等問題。 [先前技術文獻] [專利文獻]

專利文獻1：日本專利公開2019-036593號公報 專利文獻2：日本專利公開2019-079984號公報 專利文獻3：日本專利公開2019-153645號公報 專利文獻4：WO2016/013554 專利文獻5：WO2019/013136

[本發明所欲解決的課題]

本發明的目的是提供一種在工業上有利地形成具有優異半導體特性的溝槽。 [用於解決課題的方法]

本發明人等為了實現上述目的進行了深入研究，其結果發現：通過使用特定的高壓乾蝕刻對結晶性氧化物半導體層形成溝槽，從而成功創製了如下的半導體裝置其包括：包含至少一溝槽的結晶性氧化物半導體層；和與所述結晶性氧化物半導體層電連接的至少一個電極，所述溝槽的底面與側面之間具有至少一個圓弧部，所述圓弧部的曲率半徑在100nm～500nm的範圍內，所述側面和所述結晶性氧化物半導體層的第一面所成的角度為90°以上，並且該蝕刻方法能夠一併解決上述的現有問題。 另外，本發明人在得到上述見解之後，進一步進行重複研究而完成了本發明。

[1] 一種結晶性氧化物的蝕刻方法，至少包括：對結晶性氧化物進行蝕刻的步驟，其中，對所述結晶性氧化物，在1Pa以上10Pa以下的壓力下進行所述蝕刻。 [2]根據上述[1] 所述的蝕刻方法，其中，使用經過電漿化的蝕刻氣體來進行所述蝕刻。 [3]根據上述[1]或[2] 所述的蝕刻方法，其中，所述壓力為2Pa以上。 [4]根據上述[1]至[3]中任一項所述的蝕刻方法，其中，至少使用鹵素進行所述蝕刻。 [5]根據上述[1]至[4]中任一項所述的蝕刻方法，其中，在惰性氣體的環境下進行所述蝕刻。 [6]根據上述[1]至[4]中任一項所述的蝕刻方法，其中，在鹵素氣體環境下進行所述蝕刻。 [7]根據上述[2] 所述的蝕刻方法，其中，所述蝕刻氣體的電漿的偏壓是25W以上。 [8]根據上述[1]至[7]中任一項所述的蝕刻方法，其中，所述結晶性氧化物至少包含鎵。 [9]根據上述[1]至[8]中任一項所述的蝕刻方法，其中，所述結晶性氧化物具有剛玉結構。 [10]根據上述[1]至[9]中任一項所述的蝕刻方法，其中，所述結晶性氧化物為層狀。 [11]根據上述[1]至[10]中任一項所述的蝕刻方法，其中，所述結晶性氧化物為結晶性氧化物半導體。 [12] 一種結晶性氧化物半導體層的溝槽形成方法，包含對結晶性氧化物半導體層進行蝕刻，以在所述結晶性氧化物半導體層形成至少一溝槽的步驟，其中，對所述結晶性氧化物半導體層，在1Pa以上10Pa以下的壓力下進行所述蝕刻。 [13]根據上述[12] 所述的溝槽形成方法，其中，使用經過電漿化的蝕刻氣體來進行所述蝕刻。 [14]根據上述[12]或[13] 所述的溝槽形成方法，其中，所述壓力為2Pa以上。 [15]根據上述[12]至[14]中任一項所述的溝槽形成方法，其中，至少使用鹵素進行所述蝕刻。 [16]根據上述[12]至[15]中任一項所述的溝槽形成方法，其中，在惰性氣體的環境下進行所述蝕刻。 [17]根據上述[12]至[15]中任一項所述的溝槽形成方法，其中，在鹵素氣體環境下進行所述蝕刻。 [18]根據上述[13] 所述的溝槽形成方法，其中，所述蝕刻氣體的電漿的偏壓是25W以上。 [19]根據上述[12]至[18]中任一項所述的溝槽形成方法，其中，所述結晶性氧化物半導體層至少包含鎵。 [20]根據上述[12]至[19]中任一項所述的溝槽形成方法，其中，所述結晶性氧化物半導體層具有剛玉結構。 [21] 一種半導體裝置的製造方法，包含根據上述[1]至[11]中任一項所述的蝕刻方法。 [22] 一種半導體裝置的製造方法，包含根據上述[12]至[20]中任一項所述的溝槽形成方法。 [發明的效果]

本發明的蝕刻方法，能夠在工業上有利地形成具有優異半導體特性的溝槽。

本發明的結晶性氧化物的蝕刻方法，至少包括蝕刻結晶性氧化物的步驟，並且其特長為，對所述結晶性氧化物，在1Pa以上10Pa以下的壓力下進行所述蝕刻。此外，本發明的結晶性氧化物半導體層的溝槽形成方法，包含蝕刻結晶性氧化物半導體層，以在所述結晶性氧化物半導體層形成至少一溝槽的步驟，並且其特長為，對所述結晶性氧化物半導體層，在1Pa以上10Pa以下的壓力下進行所述蝕刻。

在本發明中，可以適當地使用習知各種蝕刻劑和蝕刻裝置，並且所述蝕刻可以是乾蝕刻或濕蝕刻，優選地使用經過電漿化的蝕刻氣體來進行所述蝕刻，更優選地使用ICP-RIE裝置。此外，在本發明中，壓力優選為2Pa以上，最優選為5Pa以上。此外，在本發明中，優選至少使用鹵素進行蝕刻，更優選使用氯。此外，在本發明中，優選在惰性氣體的環境下進行該蝕刻，更優選在Ar環境下進行。此外，在本發明中，優選地在鹵素氣體環境下進行該蝕刻，並且在氯氣環境下進行，可以更容易形成更適合於如功率裝置等的半導體裝置的溝槽，因此更為優選。在本發明中，優選地，蝕刻氣體的電漿的偏壓（bias）是25W以上。此外，在本發明的實施型態中，結晶性氧化物優選至少含有鎵。此外，在本發明中，結晶性氧化物優選具有β-gallia結構或剛玉結構，即使在具有準穩定相的結晶結構時，也可以很好地進行蝕刻。此外，在本發明的實施型態中，優選地所述結晶性氧化物為層狀。此外，在本發明的實施型態中，優選結晶性氧化物是結晶性氧化物半導體。

根據上述優選方法，例如，容易製得如下的半導體裝置其包括：包含至少一溝槽的結晶性氧化物半導體層；和與所述結晶性氧化物半導體層電連接的至少一個電極，所述溝槽的底面與側面之間具有至少一個圓弧部，所述圓弧部的曲率半徑在100nm～500nm的範圍內，所述側面和所述結晶性氧化物半導體層的第一面所成的角度為90°以上。

“曲率半徑”是指在所述溝槽剖面中相對於所述圓弧部的曲線的接觸圓的半徑。“圓弧部”不僅是正圓的一部分，還包含橢圓的一部分，整體可以呈圓弧狀，例如也可以是如多邊形的角部分變圓這樣的形狀的一部分。即，所述圓弧部在所述溝槽剖面中可以是具有曲線形狀的部分，只要設置於所述側面與所述底面之間的至少一部分即可。例如，將圓弧部的例子示於圖2。圖2所記載的結晶性氧化物半導體具備具有兩個曲率半徑的圓弧部7c。在圖2中，R1及R2的曲率半徑均在100nm～500nm的範圍內。在本發明的實施型態中，通過設為這種曲率半徑的範圍，從而能夠實現優異的電場緩和效果，其結果還能夠降低導通電阻。另外，在本發明的實施型態中，所述溝槽也可以在所述溝槽的底面7b與側面7a之間的整個部分具有圓弧部。另外，在本發明的實施型態中，優選位於所述溝槽7的底面7b與第一側面7aa之間的第一圓弧部7ca的曲率半徑R1、和位於所述溝槽的底面7b與第二側面7ab之間的第二圓弧部7cb的曲率半徑R2之差在0～200nm的範圍內，更優選在0～50nm的範圍內。在本發明的實施型態中，最優選第一圓弧部7ca的曲率半徑R1與第二圓弧部7cb的曲率半徑R2相等。

“所述側面和所述結晶性氧化物半導體層的第一面所成的角度”是指在所述溝槽7的剖面中，設置於所述結晶性氧化物半導體層3的第一面3a側的所述溝槽的側面7a和所述結晶性氧化物半導體層3的第一面3a所成的角度，在本發明的實施型態中，通常為約90°以上。作為這種“所述側面和所述結晶性氧化物半導體層的第一面所成的角度”例如列舉了由圖14及圖16b的θ（θ1、θ2）表示的角度。在本發明中，通過具有這種所述溝槽7的第一側面7aa和所述結晶性氧化物半導體層3的第一面3a所成的角度θ1、及所述溝槽7的第二側面7ab和所述結晶性氧化物半導體層3的第一面3a所成的角度θ2，能夠實現優異的電場緩和效果，而能夠降低導通電阻。另外，所述“所述側面和所述結晶性氧化物半導體層的第一面所成的角度”的上限只要不阻礙本發明的目的等則沒有限定，優選為150°。另外，在本發明的實施型態中，優選在所述溝槽的剖面中，所述溝槽7的第一側面7aa和所述結晶性氧化物半導體層的第一面3a所成的角度（θ1）與所述溝槽7的第二側面7ab和所述結晶性氧化物半導體層的第一面3a所成的角度（θ2）相等。

所述溝槽被形成在所述結晶性氧化物半導體層上，只要不阻礙本發明的目的則不受特別限定。所述溝槽的深度等也不受特別限定，但在本發明中，所述溝槽剖面中的所述溝槽的深度通常為200nm以上，優選為500nm以上，更優選為1μm以上。此外，所述溝槽的深度的上限不受特別限定，優選為100μm，更優選為10μm。另外，所述溝槽剖面中的所述溝槽的寬度也不受特別限定，通常為200nm以上，優選為500nm以上。此外，所述溝槽的寬度的上限不受特別限定，優選為100μm，更優選為10μm。根據這種優選範圍的溝槽，作為功率裝置等半導體裝置而能夠發揮更優異的半導體特性。另外，在所述溝槽剖面中，作為本發明的一個實施型態，所述溝槽的寬度朝向底面變窄的溝槽剖面被列舉為合適的例子，根據這種合適的例子，能夠形成良好的界面，並且能夠得到更良好的電氣特性，因此優選。另外，優選所述溝槽的側面有傾斜（taper shape），所述側面相對於所述結晶性氧化物半導體層的第一面具有傾斜角（taper angle）。此外，所述傾斜角是指，在所述溝槽剖面中設定所述結晶性氧化物半導體層的第一面和與所述第一面垂直的假想面（因不具有傾斜而傾斜角為0°）的情況下，所述假想面和所述溝槽的側面（具有傾斜）所成的角度。作為所述傾斜角，例如可列舉由圖15的θ（θ3、θ4）表示的角度。在本發明中，優選所述傾斜角在大於0°且為45°以下的範圍內。即，優選所述側面和所述結晶性氧化物半導體層的第一面所成的角度（例如，由圖14及圖16b所示的θ1、θ2）在大於90°且135°以下的範圍內。由於具有這種優選的傾斜角，因此能夠形成更良好的溝道，其結果能夠進一步降低導通電阻。

另外，所述電極可以是公知的電極，例如也可以是蕭特基電極、歐姆電極、閘電極、汲電極及源電極等中的任一種電極。所述電極可以是根據所述半導體裝置的種類等適當設定的公知的電極，作為所述電極材料，例如可列舉D塊（D-block）金屬等。另外，所述電極例如也可以是稱為屏障（barrier）電極的電極。所述屏障電極只要對所述半導體領域的界面形成具有預定的屏障高度的蕭特基屏障則不受特別限定。所述屏障電極的電極材料只要是能夠用作屏障電極的材料則不受特別限定，也可以是導電性無機材料，還可以是導電性有機材料。在本發明中，優選所述電極材料為金屬。作為所述金屬，不受特別限定，但適宜可列舉例如選自元素週期律表第4族～第11族中的至少一種金屬等。作為元素週期律表第4族的金屬，例如可列舉鈦（Ti）、鋯（Zr）、鉿（Hf）等，其中優選Ti。作為元素週期律表第5族的金屬，例如可列舉釩（V）、鈮（Nb）、鉭（Ta）等。作為元素週期律表第6族的金屬，例如可列舉選自鉻（Cr）、鉬（Mo）及鎢（W）等中的一種或兩種以上的金屬等，但在本發明中，Cr為開關特性等的半導體特性更良好的金屬，因此優選。作為元素週期律表第7族的金屬，例如可列舉錳（Mn）、鎝（Tc）、錸（Re）等。作為元素週期律表第8族的金屬，例如可列舉鐵（Fe）、釕（Ru）、鋨（Os）等。作為元素週期律表第9族的金屬，例如可列舉鈷（Co）、銠（Rh）、銥（Ir）等。作為元素週期律表第10族的金屬，例如可列舉鎳（Ni）、鈀（Pd）、鉑（Pt）等，其中優選Pt。作為元素週期律表第11族的金屬，例如可列舉銅（Cu）、銀（Ag）、金（Au）等。作為所述屏障電極的形成方法，例如可列舉公知的方法，更具體而言，可列舉乾式法或濕式法等。作為乾式法，例如可列舉濺射、真空蒸鍍、CVD等的公知的方法。作為濕式法，例如可列舉網版印刷或模塗等。

關於所述結晶性氧化物半導體層，只要在所述半導體裝置中形成半導體區域則不受特別限定。所述結晶性氧化物半導體層（以下，簡稱為“半導體區域”）只要以半導體為主成分，則不受特別限定，在本發明中，優選所述半導體區域包含結晶性氧化物半導體作為主成分，更優選為包含n型半導體作為主成分的n型半導體區域。所述結晶性氧化物半導體優選具有β-加利亞（gallia）結構或剛玉結構，更優選具有剛玉結構。另外，所述半導體區域優選至少包含鎵，更優選作為主成分包含鎵化合物，進一步優選以InAlGaO類半導體為主成分，最優選包含作為主成分的α-Ga₂ O₃ 或其混晶。此外，在例如結晶性氧化物半導體為α- Ga₂ O₃ 的情況下，“主成分”是指，以所述半導體區域中的金屬元素中的鎵的原子比為0.5以上的比率包含α- Ga₂ O₃ 即可。在本發明中，優選所述半導體區域中的金屬元素中的鎵的原子比為0.7以上，更優選為0.8以上。另外，所述半導體區域通常為單相區域，只要不阻礙本發明的目的，也可以進一步具有由不同的半導體相構成的第二半導體區域或其他相等。另外，所述半導體區域通常呈膜狀，可以是半導體膜。所述半導體區域的半導體膜的厚度不受特別限定，也可以是1μm以下，還可以是1μm以上，但在本發明中，優選為1μm～40μm，更優選為1μm～25μm。結晶性氧化物半導體層例如通過設為厚膜或降低載流子（carrier）濃度而提高耐壓。另一方面，具有因加大厚度或降低載流子濃度而導通電阻也變高這一類的折衷選擇問題。根據本發明的實施型態，由於包含α- Ga₂ O₃ 或β- Ga₂ O₃ 的氧化鎵類的結晶性氧化物半導體層具有溝槽，該溝槽包含曲率半徑在100nm～500nm的範圍內的圓弧部，並且所述溝槽的側面和所述結晶性氧化物半導體層的第一面所成的角度在大於90°且135°以下的範圍內，因此能夠充分得到電場緩和效果。根據本發明的實施型態，由於如上述那樣能夠充分得到電場緩和效果，因此能夠減小所述氧化鎵類的結晶性氧化物半導體層（包含漂移區域）的厚度（例如，10μm以下），即使在這種厚度的情況下，也能夠實現高耐壓（例如，3000V以上）的半導體裝置。另外，根據本發明的實施型態，能夠進一步減小所述氧化鎵類的結晶性氧化物半導體層（包含漂移區域）的厚度（例如，2.0μm以下），即使在這種厚度的情況下，也能夠實現高耐壓（例如，600V以上）的半導體裝置。另外，在本發明的實施型態中，能夠將所述氧化鎵類的結晶性氧化物半導體層（包含漂移區域）的載流子濃度設為5.0×10¹⁶ /cm³ 以上，優選能夠設為3.0×10¹⁷ /cm³ 以上。雖然根據需要的耐壓適當調整所述結晶性氧化物層的厚度或所述載流子濃度，但在本發明的實施型態中，如上述那樣在比以往薄的厚度或比以往高的載流子濃度下也能夠實現高耐壓化，因此其結果能夠降低導通電阻。另外，所述半導體膜的表面積不受特別限定，也可以是1mm² 以上，還可以是1mm² 以下。此外，所述結晶性氧化物半導體通常為單結晶，但也可以是多結晶。另外，所述半導體膜也可以是單層膜，還可以是多層膜。在所述半導體膜為多層膜的情況下，優選所述多層膜的膜厚為40μm以下，另外，在所述半導體膜為至少包括第一半導體層和第二半導體層的多層膜，並且在第一半導體層上設置有蕭特基電極的情況下，優選為第一半導體層的載流子濃度小於第二半導體層的載流子濃度的多層膜。此外，在該情況下，第二半導體層通常包含摻雜物，通過調節摻雜量，能夠適當設定所述半導體層（包括所述第一半導體層和第二半導體層）的載流子濃度。

所述半導體膜優選包含摻雜物。所述摻雜物不受特別限定，可以是公知的摻雜物。作為所述摻雜物，例如可列舉錫、鍺、矽、鈦、鋯、釩或鈮等的n型摻雜物或p型摻雜物等。在本發明中，優選所述摻雜物為Sn、Ge或Si。摻雜物的含量在所述半導體膜的組成中優選為0.00001原子%以上，進一步優選為0.00001原子%～20原子%，最優選為0.00001原子%～10原子%。此外，在本發明中，第一半導體層中使用的摻雜物為鍺、矽、鈦、鋯、釩或鈮，第二半導體層中使用的摻雜物為錫，由於半導體特性進一步格外良好而不損害密合性，因此優選。

例如，使用霧化CVD法等方法形成所述半導體膜，更具體而言，例如對原料溶液進行霧化（霧化步驟），利用載氣將得到的霧化液滴（包含霧）運送至基體上（運送步驟），接著通過在成膜室內使所述霧化液滴進行熱反應，在基體上層疊包含結晶性氧化物半導體作為主成分的半導體膜（成膜步驟），從而適當形成半導體膜。

（霧化步驟） 關於霧化步驟，通過對所述原料溶液進行霧化、並使霧化後的液滴懸浮而產生霧化液滴。所述原料溶液的霧化方法只要能夠對所述原料溶液進行霧化，則不受特別限定，可以是公知的方法，但在本發明中，優選使用超音波的霧化方法。使用超音波得到的霧化液滴的初始速度為零，霧化液滴在空中懸浮，因此優選，由於並非像例如噴射那樣吹出霧化液滴，而是霧化液滴向空間懸浮並能夠作為氣體運送，因此不存在因碰撞能量導致的損傷，因此非常的合適。液滴尺寸不受特別限定，也可以是幾毫米左右的液滴，優選為50μm以下，更優選為100nm～10μm。

（原料溶液） 所述原料溶液能夠實現霧化，只要包含能夠形成半導體區域的原料則不受特別限定，可以是無機材料，也可以是有機材料，但在本發明中，優選所述原料為金屬或金屬化合物，更優選包含選自鎵、鐵、銦、鋁、釩、鈦、鉻、銠、鎳、鈷、鋅、鎂、鈣、矽、釔、鍶及鋇中的一種或兩種以上的金屬。

在本發明中，作為所述原料溶液，可適當使用通過將所述金屬以錯合物或鹽的形態在有機溶劑或水中溶解或分散而成的溶液。作為錯合物的形態，例如可列舉乙醯丙酮錯合物、羰基錯合物、胺錯合物、氫化物錯合物等。作為鹽的形態，例如可列舉有機金屬鹽（例如，乙酸金屬鹽、草酸金屬鹽、檸檬酸金屬鹽等）、金屬硫化物鹽、硝化金屬鹽、金屬磷酸鹽、金屬鹵化物鹽（例如，金屬氯化物鹽、金屬溴化物鹽、金屬碘化物鹽等）。

另外，優選在所述原料溶液中混合氫鹵酸鹽和氧化劑等添加劑。作為所述氫鹵酸鹽，例如可列舉氫溴酸、鹽酸、氫碘酸等，但從得到更優質的膜的理由來看，優選氫溴酸或氫碘酸。作為所述氧化劑，例如可列舉過氧化氫（H₂ O₂ ）、過氧化鈉（Na₂ O₂ ）、過氧化鋇（BaO₂ ）或過氧化苯甲醯（C₆ H₅ CO）₂ O₂ 等過氧化物、次氯酸鹽（HClO）、高氯酸、硝酸、臭氧水、過氧乙酸和硝基苯等有機過氧化物等。

所述原料溶液也可以包含摻雜物。由於原料溶液包含摻雜物，能夠良好的進行摻雜。所述摻雜物只要不阻礙本發明的目的，則不受特別限定。作為所述摻雜物，例如可列舉錫、鍺、矽、鈦、鋯、釩或鈮等n型摻雜物或p型摻雜物等。摻雜物的濃度通常也可以是約1×10¹⁶ /cm³ ～1×10²² /cm³ ，並且還可以將摻雜物的濃度例如設為約1×10¹⁷ /cm³ 以下的低濃度。此外，進一步根據本發明的實施型態，也可以以約1×10²⁰ /cm³ 以上的高濃度包含摻雜物。在本發明的實施型態中，優選以1×10¹⁷ /cm³ 以上的載流子濃度含有摻雜物。另外，作為本發明的一個實施型態，能夠在具有600V的耐壓的半導體裝置中，將氧化鎵類的結晶性氧化物半導體層的載流子濃度設為1×10¹⁷ /cm³ 以上且3×10¹⁷ /cm³ 以下。

原料溶液的溶劑不受特別限定，也可以是水等的無機溶劑，也可以是乙醇等的有機溶劑，還可以是無機溶劑和有機溶劑的混合溶劑。在本發明中，優選所述溶劑包含水，更優選為水或水和乙醇的混合溶劑。

（運送步驟） 在運送步驟中，利用載氣向成膜室內運送所述霧化液滴。所述載氣只要不阻礙本發明的目的則不受特別限定，例如作為合適的例子，可列舉氧、臭氧、氮或氬等惰性氣體、或者氫氣和合成氣體等還原氣體。另外，載氣的種類可以是一種，也可以是兩種以上，還可以將降低流量的稀釋氣體（例如，10倍稀釋氣體等）等進一步用作第二載氣。另外，載氣的供給部位也可以不只是一個部位，還可以是兩個部位以上。載氣的流量不受特別限定，優選為0.01～20L/分鐘，更優選為1～10L/分鐘。在稀釋氣體的情況下，優選稀釋氣體的流量為0.001～2L/分鐘，更優選為0.1～1L/分鐘。

（成膜步驟） 在成膜步驟中，通過使所述霧化液滴在成膜室內進行熱反應，從而在基體上形成所述半導體膜。關於熱反應，只要利用熱使所述霧化液滴進行反應即可，只要不阻礙本發明的目的則反應條件等也不受特別限定。在該步驟中，通常在溶劑的蒸發溫度以上的溫度進行所述熱反應，但優選為不過高的溫度（例如，1000℃）以下，更優選650℃以下，最優選300℃～650℃。另外，只要不阻礙本發明的目的，也可以在真空下、無氧環境下、還原氣體環境下及氧環境下中的任一環境下進行熱反應，但優選在無氧環境下或氧環境下進行熱反應。另外，也可以在大氣壓下、加壓下及減壓下中的任一條件下進行熱反應，但在本發明中，優選在大氣壓下進行熱反應。此外，能夠通過調整成膜時間來設定膜厚。

（基體） 所述基體只要能夠支撐所述半導體膜則不受特別限定。所述基體的材料只要不阻礙本發明的目的則也不受特別限定，可以是公知的基體，也可以是有機化合物，還可以是無機化合物。作為所述基體的形狀，也可以是任何形狀，對所有形狀有效，例如可列舉平板或圓板等板狀、纖維狀、棒狀、圓柱狀、方柱狀、筒狀、螺旋狀、球狀、環狀等，但在本發明的實施型態中優選基板。基板的厚度在本發明中不受特別限定。

所述基板呈板狀，只要成為所述半導體膜的支撐體則不受特別限定。所述基板也可以是絕緣體基板，也可以是半導體基板，還可以是金屬基板或導電性基板，但優選所述基板為絕緣體基板，並且優選在表面具有金屬膜的基板。作為所述基板，例如可列舉將具有剛玉結構的基板材料作為主成分來包含的基底基板、或者將具有β-gallia結構的基板材料作為主成分來包含的基底基板、將具有六方晶結構的基板材料作為主成分來包含的基底基板等。在此，“主成分”是指相對於基板材料的所有成分，以原子比計優選包含50%以上、更優選70%以上、進一步優選90%以上的具有上述特定的結晶結構的基板材料，也可以為100%。

基板材料只要不阻礙本發明的目的則不受特別限定，可以是公知的基板材料。作為具有所述剛玉結構的基板材料，例如可適當列舉α-Al₂ O₃ （藍寶石基板）或α- Ga₂ O₃ ，作為更合適的例子，可列舉a面藍寶石基板、m面藍寶石基板、r面藍寶石基板、c面藍寶石基板或α型氧化鎵基板（a面、m面或r面）等。作為以具有β-gallia結構的基板材料為主成分的基底基板，例如可列舉β- Ga₂ O₃ 基板、或包含Ga₂ O₃ 和Al₂ O₃ 且Al₂ O₃ 為大於0重量%且60重量%以下的混晶體基板等。另外，作為以具有六方晶結構的基板材料為主成分的基底基板，例如可列舉SiC基板、ZnO基板、GaN基板等。

在本發明中，也可以在所述成膜步驟之後進行退火處理。退火處理溫度只要不阻礙本發明的目的則不受特別限定，通常為300℃～650℃，優選為350℃～550℃。另外，退火處理時間通常為1分鐘～48小時，優選為10分鐘～24小時，更優選為30分鐘～12小時。此外，只要不阻礙本發明的目的，則也可以在任何環境下進行退火處理，優選為無氧環境下，更優選為氮環境下。

另外，在本發明的實施型態中，也可以在所述基體上直接設置所述半導體膜，還可以經由緩衝層（Buffer layer）或應力鬆弛層等其他層設置所述半導體膜。各層的形成方法不受特別限定，可以是公知的方法，但在本發明的實施型態中，優選霧化CVD法。

此外，作為優選實施型態，優選所述結晶性氧化物半導體層至少包含鎵。另外，作為一個優選實施型態，優選所述結晶性氧化物半導體層具有剛玉結構。在本發明的實施型態中，也可以在使用從所述基體等剝離所述半導體膜等公知的方法之後，將所述半導體膜作為所述半導體區域而用於半導體裝置，還可以直接作為所述半導體區域使用於半導體裝置。此外，作為一個優選實施型態，優選所述結晶性氧化物半導體層包括兩個以上的所述溝槽。另外，作為一個優選實施型態，優選所述溝槽的寬度為2μm以下，優選所述結晶性氧化物半導體層包括四個以上的所述溝槽。多個所述溝槽彼此隔開間隔而配置在所述結晶性氧化物半導體的第一面側。根據這種優選實施型態，成為更適合作為功率裝置的半導體裝置，能夠得到更優異的半導體特性。另外，即使朝面半導體裝置的小型化也變得更有效。此外，所述結晶性氧化物半導體層在所述溝槽的底面與側面之間具有至少一個圓弧部，所述圓弧部的曲率半徑在100nm～500nm的範圍內，但在所述結晶性氧化物半導體層具有兩個以上的圓弧部的情況下，只要至少一個圓弧部的曲率半徑在100nm～500nm的範圍內即可。在本發明中，在所述結晶性氧化物半導體層具有兩個以上的圓弧部的情況下，優選兩個以上的圓弧部的曲率半徑在100nm～500nm的範圍內，更優選所有圓弧部的曲率半徑在100nm～500nm的範圍內。

以下，使用附圖對利用本發明容易製得的半導體裝置的實施型態進行更詳細說明，但本發明並不限定於這些實施型態。

在本發明的實施型態中，在結晶性氧化物半導體層3（還稱為半導體區域）的第一面3a側具有至少一個溝槽7。所述溝槽7包括底面、側面及所述底面與所述側面之間的至少一個圓弧部。另外，結晶性氧化物半導體層3與電極電連接。本發明的實施型態可應用於包括溝槽的半導體裝置。例如，圖1表示接面屏障蕭特基二極體（JBS）作為本發明的一個實施型態的半導體裝置。圖1的半導體裝置包括：半導體區域3；屏障電極2，設置在所述半導體區域上且能夠在該屏障電極2與所述半導體區域之間形成蕭特基屏障；和屏障高度區域，設置在屏障電極2與半導體區域3之間，且能夠在該屏障高度區域與所述半導體區域3之間形成蕭特基屏障，該蕭特基屏障的屏障高度大於屏障電極2的蕭特基屏障的屏障高度。此外，屏障高度調整區域1被埋入到溝槽7中，該溝槽7設置於半導體區域3的第一面3a側。在本發明的實施型態中，優選多個溝槽7及配置在多個溝槽7內的多個屏障高度調整區域1按固定間隔設置，更優選在所述屏障電極的兩端與所述半導體區域之間分別設置有所述屏障高度調整區域。此外，圖1為JBS的剖面圖，所述多個屏障高度調整區域1在例如平面圖中被連接。根據這種優選的方式，以熱穩定性及密合性更優異、進一步減輕漏電流、並且耐壓等半導體特性更優異的方式構成JBS。此外，圖1的半導體裝置在半導體區域3的第二面3b側具備歐姆電極4。圖1的半導體裝置在所述溝槽7的底面7a與側面7b之間具有圓弧部7c，所述圓弧部的曲率半徑在100nm～500nm的範圍內，電場緩和效果優異，其結果能夠降低導通電阻。

圖1的半導體裝置的各層的形成方法只要不阻礙本發明的目的則不受特別限定，可以是公知的方法。例如，可列舉如下的方法：即，在通過真空蒸鍍法、CVD法、濺射（spatter）法或各種塗覆技術等進行成膜之後，通過光刻法並使用圖案化方法或印刷技術等直接進行圖案化。

圖9表示本發明的實施型態的蕭特基屏障二極體（SBD）的一例。圖9的SBD具備n–型半導體層101a、n+型半導體層101b、電介質層104、蕭特基電極105a及歐姆電極105b。另外，圖9的SBD具有具備所述圓弧部的溝槽結構，在這種溝槽7內埋入有p型半導體層102。

蕭特基電極及歐姆電極的材料也可以是公知的電極材料，作為所述電極材料，例如可列舉Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金屬或者它們的合金、氧化錫、氧化鋅、氧化銦、氧化錫銦（ITO）、氧化銦鋅（IZO）等金屬氧化物導電膜、聚苯胺、聚噻吩或聚吡咯等有機導電性化合物或它們的混合物等。

例如，能夠通過真空蒸鍍法或濺射法等公知方法來形成蕭特基電極及歐姆電極。更具體而言，例如在形成蕭特基電極的情況下，通過層疊由Mo構成的層和由Al構成的層，並且對由Mo構成的層及由Al構成的層實施利用光刻法的圖案化來形成蕭特基電極。

在對圖9的SBD施加反向偏壓的情況下，由於空乏層（未圖示）通過溝槽7的所述圓弧部的應力鬆弛作用而向作為結晶性氧化物半導體層的n–型半導體層101a中良好地擴展，因此成為高耐壓的SBD。另外，在施加正向偏壓的情況下，電子從位於結晶性氧化物半導體層的與第一面側相反的第二面側的歐姆電極105b向位於結晶性氧化物半導體層的第一面側的蕭特基電極105a流動。如此使用所述半導體結構的SBD在用於高耐壓/強電流時優異，轉換速度也快，並且耐壓性及可靠性也優異。

作為電介質層104的材料，例如可列舉GaO、AlGaO、InAlGaO、AlInZnGaO₄ 、AlN、Hf₂ O₃ 、SiN、SiON、Al₂ O₃ 、MgO、GdO、SiO₂ 或Si₃ N₄ 等。通過將這種絕緣體使用於絕緣體層，能夠良好地發現界面中的半導體特性的功能。電介質層104設置在n–型半導體層101a與蕭特基電極105a之間。例如，能夠通過濺射法、真空蒸鍍法或CVD法等的公知方法來形成絕緣體層。

圖10表示溝槽型蕭特基屏障二極體（SBD）的實施型態一例，其具備：n–型半導體層101a，作為結晶性氧化物半導體層且具有配置在所述n–型半導體層101a的第一面側的兩個以上的溝槽7；n+型半導體層101b；電介質層104；蕭特基電極105a及歐姆電極105b。圖10的溝槽型SBD具有具備所述圓弧部的溝槽結構。根據這種溝槽型SBD，在維持更高的耐壓性的狀態下，能夠大幅降低漏電流，其結果還能夠實現大幅的低導通電阻化。

圖11表示具備n–型半導體層101a、n+型半導體層101b、p型半導體層102、電介質層104、蕭特基電極105a及歐姆電極105b的接面屏障蕭特基二極體（JBS）的實施型態一例。圖11的JBS具有具備所述圓弧部的溝槽7，在這種溝槽結構內埋入有p型半導體層102。根據這種JBS，在維持比圖10的溝槽型SBD更高的耐壓性的狀態下，能夠大幅降低漏電流，其結果還能夠實現更大幅的低導通電阻化。

將所述半導體裝置為MOSFET的情況的實施型態一例示於圖12。圖12的MOSFET為溝槽型MOSFET，並具備：n–型半導體層131a，作為結晶性氧化物半導體層且包括溝槽7；n+型半導體層131b及131c；閘極絕緣膜134；閘電極135a；源電極135b以及汲電極135c。

在汲電極135c上形成有例如厚度為100nm～100μm的n+型半導體層131b，在所述n+型半導體層131b上形成有例如厚度為100nm～100μm的n–型半導體層131a。並且，進一步在所述n–型半導體層131a上形成有n+型半導體層131c，在所述n+型半導體層131c上形成有源電極135b。

另外，在所述n–型半導體層131a及所述n+型半導體層131c內貫通有所述n+型半導體層131c，作為到達所述n–型半導體層131a的中途的深度的多個溝槽7形成有槽。這種溝槽7在溝槽7的底面與側面之間均具備所述圓弧部。在所述溝槽7內，例如經由厚度為10nm～1μm的閘極絕緣膜134埋入形成閘電極135a。

在圖12的MOSFET的開啟狀態下，如果對所述源電極135b與所述汲電極135c之間施加電壓，並且對所述閘電極135a施加相對於所述源電極135b為正的電壓，則在所述n–型半導體層131a的側面上形成溝道層，電子被注入到所述n–型半導體層，進行開啟。由於將所述閘電極的電壓設為0V，因此不可能形成溝道層，關閉狀態成為n–型半導體層被空乏層填滿的狀態，處於關閉。

在圖12的MOSFET的製造時，可適當使用公知方法。例如，在n–型半導體層131a及n+型半導體層131c的預定區域上設置蝕刻掩膜，通過上述優選的高壓乾蝕刻法進行蝕刻，一同形成所述圓弧部、以及深度從所述n+型半導體層131c的表面到達所述n–型半導體層131a的中途的溝槽7的槽。接著，在使用熱氧化法、真空蒸鍍法、濺射法、CVD法等的公知方法，對所述溝槽7的槽的側面及底面形成例如50nm～1μm厚的閘極絕緣膜134之後，使用CVD法、真空蒸鍍法、濺射法等，在所述溝槽7的槽中，將例如多晶矽等的閘電極材料形成為n–型半導體層的厚度以下。並且，通過使用真空蒸鍍法、濺射法、CVD法等公知方法，在n+型半導體層131c上形成源電極135b，在n+型半導體層131b上形成汲電極135c，從而能夠製造功率MOSFET。此外，源電極及汲電極的電極材料也可以是分別公知的電極材料，作為所述電極材料，例如可列舉Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金屬或它們的合金、氧化錫、氧化鋅、氧化銦、氧化銦錫（ITO），氧化鋅銦（IZO）等金屬氧化物導電膜、聚苯胺、聚噻吩或聚吡咯等有機導電性化合物、或者它們的混合物等。

如此得到的MOSFET與現有的溝槽型MOSFET相比耐壓性進一步優異。此外，圖12表示溝槽型的縱型MOSFET的例子，但本發明並不限定於此，可應用於各種溝槽型MOSFET的形態。例如，也可以通過將圖12的溝槽7的深度深挖至到達n–型半導體層131a的底面的深度，從而降低串聯電阻。另外，將其他溝槽型MOSFET的一例示於圖13。

圖13表示具備n–型半導體層131a、第一n+型半導體層131b、第二n+型半導體層131c、p型半導體層132、p+型半導體層132a、閘極絕緣膜134、閘電極135a、源電極135b及汲電極135c的金屬氧化膜半導體電場效果電晶體（MOSFET）的實施型態一例。此外，p+型半導體層132a也可以是p型半導體層，還可以與p型半導體層132相同。

所述半導體裝置尤其係為功率裝置，因此為優選。另外，作為一個實施型態，所述半導體裝置優選為縱型裝置。作為所述半導體裝置，例如可列舉二極體或電晶體（例如，MESFET等）等，但其中優選二極體，更優選接面屏障蕭特基二極體（JBS）。

關於所述半導體裝置，在上述事項的基礎上，進一步使用公知方法，適合用作功率模組、變頻器（inverter）或轉換器（converter），進而能夠適當用於例如使用電源裝置的半導體系統等。所述電源裝置通過使用公知方法與佈線圖案等連接等，從而能夠由所述半導體裝置製作或製作為所述半導體裝置。圖3使用多個所述電源裝置171、172和控制電路173來構成電源系統170。如圖4所示，所述電源系統能夠組合電子電路181和電源系統182並用於系統裝置180。此外，將電源裝置的電源電路圖的一例示於圖5。圖5表示由功率電路和控制電路構成的電源裝置的電源電路，在通過變頻器192（由MOSFETA～D構成）且利用高頻波轉換DC電壓並變換為AC之後，利用變壓器（transformer）193實施絕緣及變壓，並且在利用整流MOSFET194（A～B'）進行整流之後，通過DCL195（平滑用線圈L1、L2）實現平滑，輸出直流電壓。此時，利用電壓比較器197將輸出電壓與基準電壓進行比較，並且以成為期望的輸出電壓的方式利用PWM控制電路196來控制變頻器192及整流MOSFET194。 [實施例]

（實施例1） 1. 半導體層的形成 1-1. 成膜裝置 使用圖6，對在實施例中使用的霧化CVD裝置19進行說明。圖6的成膜裝置19具備：用於供給載氣的載氣源22a；用於調節從載氣源22a送出的載氣的流量的流量調節閥23a；用於供給載氣（稀釋）的載氣（稀釋）源22b；用於調節從載氣（稀釋）源22b送出的載氣（稀釋）的流量的流量調節閥23b；用於收納原料溶液24a的霧化發生源24；用於裝入水25a的容器25；安裝在容器25的底面上的超音波振子26；成膜室30；用於連接從霧化發生源24至成膜室30之間的石英制的供給管27；和設置在成膜室內的熱板（加熱器）28。在熱板28上設置有基板20。

1-2. 原料溶液的製作 使0.1M的溴化鎵水溶液以體積比含有10%的氫溴酸，並且將其設為原料溶液。

1-3. 成膜準備 將在上述1-2.中得到的原料溶液24a收納到霧化發生源24內。接著，作為基板20，將藍寶石基板設置在熱板28上，通過使熱板28工作而將成膜室30內的溫度升溫至630℃。接著，在打開流量調節閥23a、23b，將載氣從作為載氣源的載氣供給機構22a、22b供給到成膜室30內，並且利用載氣充分置換成膜室30的環境之後，分別將載氣的流量調節為1L/分鐘，將載氣（稀釋）的流量調節為2L/分鐘。此外，作為載氣使用氮。

1-4. 半導體膜的形成 接著，通過使超音波振子26以2.4MHz振動，並且將該振動經由水25a傳播至原料溶液24a，從而使原料溶液24a霧化以生成霧。該霧通超載氣導入到成膜室30內，在大氣壓、630℃下，使霧在成膜室30內進行反應，從而在基板20上形成半導體膜。此外，膜厚為4.1μm，成膜時間為105分鐘。

1-5. 評價 使用XRD繞射裝置，進行在上述1-4.中得到的膜的相的分析，其結果得到的膜為α- Ga₂ O₃ 。

2、蝕刻 在下述表1的條件下使用ICP-RIE裝置對半導體膜形成溝槽。實施例的溝槽均具有圓弧部，圓弧部的曲率半徑均在100nm以上且500nm以下的範圍內。將作為實施例1形成的溝槽的剖面照片示於圖7。關於實施例1的曲率半徑，如圖7那樣，R1（左側）為140nm，R2（右側）為160nm。另外，溝槽的側面具有傾斜角，傾斜角為60°。如從圖7明確看到那樣，形成有良好的溝槽。另外，形成這種良好的溝槽的傾向，可以在壓力為5Pa以外的1Pa至10Pa的範圍，特別是在2Pa至10Pa的範圍看到。

[表1]

	實施例1	實施例2	比較例1	比較例2
Cl2 （sccm）	50	0	50	0
Ar（sccm）	0	50	0	50
BCl3 （sccm）	20	20	20	20
壓力（Pa）	5	5	0.5	11
ICP投入電力（W）	100	1000	100	1000
基板偏置電力 （偏置）（W）	52	150	50	200

（實施例2） 除通過表1所示的條件進行蝕刻以外，以與實施例1同樣的方式形成溝槽。將得到的溝槽的剖面照片示於圖8。關於溝槽的圓弧部的曲率半徑，如圖8所示，R1（左側）為125nm，R2（右側）為298nm。如從圖8明確看到那樣，形成有具有優質的圓弧部的溝槽。

[表2]

	實施例3
Cl2 （sccm）	0
Ar（sccm）	20
BCl3 （sccm）	70
壓力（Pa）	10
ICP投入電力（W）	500
基板偏置電力 （偏置）（W）	25

（實施例3） 除通過表2所示的條件進行蝕刻以外，以與實施例1同樣的方式對半導體膜（稱為結晶性氧化物半導體層）形成溝槽。將得到的溝槽的剖面照片示於圖16a。另外，圖16b表示使用相同的剖面照片的說明圖。溝槽7的第一圓弧部7ca的曲率半徑R1（左側）為220nm，第二圓弧部7cb的曲率半徑R2（右側）也為220nm。雖然在結晶性氧化物半導體層3上形成有多個溝槽7，但任一個溝槽7均形成有第一圓弧部7ca和第二圓弧部7cb的曲率半徑相等的溝槽7。所述溝槽7的寬度朝向底面變窄。在溝槽的剖面中，所述溝槽的側面7a（第一側面7aa）和所述結晶性氧化物半導體層3的第一面3a所成的角度（圖16b所示的θ1）在大於90°且135°以下的範圍內，所述溝槽的側面7a（第二側面7ab）和所述結晶性氧化物半導體層3的第一面3a所成的角度（圖16b所示的θ2）在大於90°且135°以下的範圍內。此外，圖16b所示的SiO₂ 為掩膜，是為了進行蝕刻來形成溝槽而設置在結晶性氧化物半導體層3上，因此最終被去除。另外，改變BCl₃ 的流量來得到結晶性氧化物半導體層，其結果可知通過將BCl₃ 的流量設定在50sccm～100sccm的範圍內，能夠得到具有更良好的圓弧部的溝槽。

根據本發明的實施例1～3，在溝槽剖面中，具有包括曲率半徑在100nm～500nm的範圍內的圓弧部的溝槽，並且所述溝槽的側面和所述結晶性氧化物半導體層的第一面所成的角度在大於90°且135°以下的範圍內，能夠充分得到電場緩和效果。其結果，能夠降低具有氧化鎵類的結晶性氧化物半導體層的半導體裝置的導通電阻。另外，根據實施例3，由於能夠對氧化鎵類的結晶性氧化物半導體層形成具有圓弧部的溝槽，該圓弧部具有左右對稱的曲率半徑，因此能夠期待進一步降低半導體裝置的導通電阻。

（比較例1） 除通過表1所示的條件進行蝕刻以外，以與實施例1同樣的方式形成溝槽。得到的溝槽的底面呈凸狀，底面與側面之間也具有角落部等，形成有非優質的溝槽。

（比較例2） 除通過表1所示的條件進行蝕刻以外，以與實施例1同樣的方式形成溝槽。得到的溝槽的側面成為以逆傾斜狀（inverse tapered shape）挖開的狀態，導致溝槽內部的寬度比溝槽的開口部的寬度更寬。另外，雖然在底面與側面之間形成有圓弧部，但導致圓弧部大量膨出，曲率半徑也成為1μm以上等，形成有非優質的溝槽。 [產業上的可利用性]

本發明的方法，能夠用於半導體（例如，化合物半導體電子裝置等）、電子部件及電氣機器部件、光學\電子照片相關裝置及工業部件等的所有領域，尤其有用於製造功率裝置。

1:屏障高度調整區域 2:屏障電極 3:結晶性氧化物半導體層（半導體區域） 3a:第一面 3b:第二面 4:歐姆電極 7:溝槽 7a:溝槽的側面 7aa:溝槽的第一側面 7ab:溝槽的第二側面 7b:溝槽的底面 7c:溝槽的圓弧部 7ca:溝槽的第一圓弧部 7cb:溝槽的第二圓弧部 19:霧化CVD裝置（成膜裝置） 20:基板 22a:載氣供給機構 22b:載氣（稀釋）供給機構 23a:載氣流量調節閥 23b:載氣（稀釋）流量調節閥 24:霧化發生源 24a:原料溶液 25:容器 25a:水 26:超音波振子 27:供給管 28:加熱器 29:排氣口 30:成膜室 101a:n–型半導體層 101b:n+型半導體層 102:p型半導體層 103:金屬層 104:電介質層 105a:蕭特基電極 105b:歐姆電極 131a:n–型半導體層 131b:第一n+型半導體層 131c:第二n+型半導體層 132:p型半導體層 132a:p+型半導體層 134:閘極絕緣膜 135a:閘電極 135b:源電極 135c:汲電極

圖1是作為本發明所製得的半導體裝置的實施型態的一例而示意性地表示接面屏障蕭特基二極體（JBS）的一型態的圖。 圖2是用於說明本發明所製得的半導體裝置的實施型態中的圓弧部的曲率半徑的圖。 圖3是示意性地表示電源系統的一例的圖。 圖4是示意性地表示系統裝置的一例的圖。 圖5是示意性地表示電源裝置的電源電路圖的一例的圖。 圖6是在一實施例中使用的成膜裝置（霧化CVD（化學氣相沉積）裝置）的大致結構圖。 圖7是表示實施例1的溝槽的剖面照片。 圖8是表示實施例2的溝槽的剖面照片。 圖9是作為本發明所製得的半導體裝置的實施型態的一例而示意性地表示蕭特基屏障二極體（SBD）的一型態的圖。 圖10是作為本發明所製得的半導體裝置的實施型態的一例而示意性地表示溝槽MOS型蕭特基屏障二極體（SBD）的一型態的圖。 圖11是作為本發明所製得的半導體裝置的實施型態的一例而示意性地表示接面屏障蕭特基二極體（JBS）的一型態的圖。 圖12是作為本發明所製得的半導體裝置的實施型態的一例而示意性地表示MOSFET的一型態的圖。 圖13是作為本發明所製得的半導體裝置的實施型態的一例而示意性地表示MOSFET的一型態的圖。 圖14是用於說明本發明所製得的半導體裝置的實施型態中的溝槽的側面和結晶性氧化物半導體層的第一面所成的角度的圖。 圖15是用於說明本發明所製得的半導體裝置的實施型態中的溝槽的側面有傾斜的情況的傾斜角的圖。 圖16a是表示實施例3的溝槽的剖面照片的圖。 圖16b是表示實施例3的溝槽的結構的說明圖。

Claims (22)

1. 一種結晶性氧化物的蝕刻方法，至少包括：對結晶性氧化物進行蝕刻的步驟，其中， 對所述結晶性氧化物，在1Pa以上10Pa以下的壓力下進行所述蝕刻。
2. 根據請求項1所述的蝕刻方法，其中，使用經過電漿化的蝕刻氣體來進行所述蝕刻。
3. 根據請求項1或2所述的蝕刻方法，其中，所述壓力為2Pa以上。
4. 根據請求項1至3中任一項所述的蝕刻方法，其中，至少使用鹵素進行所述蝕刻。
5. 根據請求項1至4中任一項所述的蝕刻方法，其中，在惰性氣體的環境下進行所述蝕刻。
6. 根據請求項1至4中任一項所述的蝕刻方法，其中，在鹵素氣體環境下進行所述蝕刻。
7. 根據請求項2所述的蝕刻方法，其中，所述蝕刻氣體的電漿的偏壓是25W以上。
8. 根據請求項1至7中任一項所述的蝕刻方法，其中，所述結晶性氧化物至少包含鎵。
9. 根據請求項1至8中任一項所述的蝕刻方法，其中，所述結晶性氧化物具有剛玉結構。
10. 根據請求項1至9中任一項所述的蝕刻方法，其中，所述結晶性氧化物為層狀。
11. 根據請求項1至10中任一項所述的蝕刻方法，其中，所述結晶性氧化物為結晶性氧化物半導體。
12. 一種結晶性氧化物半導體層的溝槽形成方法，包含對結晶性氧化物半導體層進行蝕刻，以在所述結晶性氧化物半導體層形成至少一溝槽的步驟，其中， 對所述結晶性氧化物半導體層，在1Pa以上10Pa以下的壓力下進行所述蝕刻。
13. 根據請求項12所述的溝槽形成方法，其中，使用經過電漿化的蝕刻氣體來進行所述蝕刻。
14. 根據請求項12或13所述的溝槽形成方法，其中，所述壓力為2Pa以上。
15. 根據請求項12至14中任一項所述的溝槽形成方法，其中，至少使用鹵素進行所述蝕刻。
16. 根據請求項12至15中任一項所述的溝槽形成方法，其中，在惰性氣體的環境下進行所述蝕刻。
17. 根據請求項12至15中任一項所述的溝槽形成方法，其中，在鹵素氣體環境下進行所述蝕刻。
18. 根據請求項13所述的溝槽形成方法，其中，所述蝕刻氣體的電漿的偏壓是25W以上。
19. 根據請求項12至18中任一項所述的溝槽形成方法，其中，所述結晶性氧化物半導體層至少包含鎵。
20. 根據請求項12至19中任一項所述的溝槽形成方法，其中，所述結晶性氧化物半導體層具有剛玉結構。
21. 一種半導體裝置的製造方法，包含根據請求項1至11中任一項所述的蝕刻方法。
22. 一種半導體裝置的製造方法，包含根據請求項12至20中任一項所述的溝槽形成方法。

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