JPH0645595A - 埋込チャネル型ｐチャネルｍｉｓｆｅｔ - Google Patents
埋込チャネル型ｐチャネルｍｉｓｆｅｔInfo
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- JPH0645595A JPH0645595A JP6162992A JP6162992A JPH0645595A JP H0645595 A JPH0645595 A JP H0645595A JP 6162992 A JP6162992 A JP 6162992A JP 6162992 A JP6162992 A JP 6162992A JP H0645595 A JPH0645595 A JP H0645595A
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- Japan
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- channel
- drain
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Abstract
(57)【要約】
【目的】ゲート電極長を小さくして、ゲート容量の小さ
い埋込チャネル型ＰチャネルＭＩＳＦＥＴを実現する。 【構成】Ｎ型シリコン基板１に、素子間分離用のフィー
ルド酸化膜２およびゲート酸化膜３を形成したのち、し
きい値調整用のためのイオン注入を行なってからゲート
電極５を形成する。つぎに酸化シリコン膜からなる側壁
６を形成したのち、Ｐ+ 型ソース−ドレイン９を形成す
る。つぎに層間絶縁膜１０を堆積したのちコンタクトを
開口し、金属配線１１を形成する。 【効果】ゲート電極に側壁を形成して、ソース−ドレイ
ンとの間にオフセットを設けることにより、ゲート電極
長を小さくして、ゲート容量の小さく、動作速度を大幅
に向上した埋込チャネル型ＰチャネルＭＩＳＦＥＴを実
現した。
い埋込チャネル型ＰチャネルＭＩＳＦＥＴを実現する。 【構成】Ｎ型シリコン基板１に、素子間分離用のフィー
ルド酸化膜２およびゲート酸化膜３を形成したのち、し
きい値調整用のためのイオン注入を行なってからゲート
電極５を形成する。つぎに酸化シリコン膜からなる側壁
６を形成したのち、Ｐ+ 型ソース−ドレイン９を形成す
る。つぎに層間絶縁膜１０を堆積したのちコンタクトを
開口し、金属配線１１を形成する。 【効果】ゲート電極に側壁を形成して、ソース−ドレイ
ンとの間にオフセットを設けることにより、ゲート電極
長を小さくして、ゲート容量の小さく、動作速度を大幅
に向上した埋込チャネル型ＰチャネルＭＩＳＦＥＴを実
現した。
Description
【０００１】
【産業上の利用分野】本発明は埋込チャネル型Ｐチャネ
ルＭＩＳＦＥＴに関するものである。
ルＭＩＳＦＥＴに関するものである。
【０００２】
【従来の技術】従来の埋込チャネル型ＰチャネルＭＩＳ
ＦＥＴについて、図５を参照して説明する。
ＦＥＴについて、図５を参照して説明する。
【０００３】ソース−ドレイン９がゲート電極５端に接
するか、またはゲート電極５下にオーバーラップしてい
る。ゲート電極５を形成したのちイオン注入してソース
−ドレイン９を形成するからである。
するか、またはゲート電極５下にオーバーラップしてい
る。ゲート電極５を形成したのちイオン注入してソース
−ドレイン９を形成するからである。
【０００４】アニール条件によってはイオン注入された
不純物が拡散して、さらにゲート電極５とソース−ドレ
イン９との重なりが大きくなる。
不純物が拡散して、さらにゲート電極５とソース−ドレ
イン９との重なりが大きくなる。
【０００５】
【発明が解決しようとする課題】従来はゲート電極とソ
ース−ドレイン間とのオーバーラップ容量が大きくて、
実効チャネル長よりもゲート電極長が大きい。ＦＥＴの
入力容量が大きくなり、動作速度が低かった。その理由
を詳しく説明する。
ース−ドレイン間とのオーバーラップ容量が大きくて、
実効チャネル長よりもゲート電極長が大きい。ＦＥＴの
入力容量が大きくなり、動作速度が低かった。その理由
を詳しく説明する。
【０００６】埋込チャネル型ＰチャネルＭＩＳＦＥＴに
は、図５に示すようにＰ型層４が形成されてＰ+ 型ソー
ス−ドレイン９が電気的に導通している。通常ゲート電
極５にはＮ型シリコン基板１と同じ導電型のＮ型ポリシ
リコンが用いられる。ゲート電極５とＮ型シリコン基板
１との仕事関数の差によって、Ｐ型層４を空乏化してＰ
+ 型ソース−ドレイン９を遮断する。
は、図５に示すようにＰ型層４が形成されてＰ+ 型ソー
ス−ドレイン９が電気的に導通している。通常ゲート電
極５にはＮ型シリコン基板１と同じ導電型のＮ型ポリシ
リコンが用いられる。ゲート電極５とＮ型シリコン基板
１との仕事関数の差によって、Ｐ型層４を空乏化してＰ
+ 型ソース−ドレイン９を遮断する。
【０００７】このときのエネルギーバンドは図４（ｂ）
に示すように、ゲート電極が形成されていないときは破
線のようになって表面がＰ型となっている。実際は、Ｎ
型シリコン基板とゲート電極との仕事関数の差によって
表面電位が引き下げられ、実線のようにシリコン基板の
浅いところに極大点をもつ。
に示すように、ゲート電極が形成されていないときは破
線のようになって表面がＰ型となっている。実際は、Ｎ
型シリコン基板とゲート電極との仕事関数の差によって
表面電位が引き下げられ、実線のようにシリコン基板の
浅いところに極大点をもつ。
【０００８】ゲート電極の電圧を印加してシリコン基板
表面の電位が上がると、極大点のところからチャネルを
形成するキャリアが現われる。このようにシリコン基板
の内部にチャネルが形成されるので、埋込チャネルと呼
ばれる。
表面の電位が上がると、極大点のところからチャネルを
形成するキャリアが現われる。このようにシリコン基板
の内部にチャネルが形成されるので、埋込チャネルと呼
ばれる。
【０００９】チャネルがシリコン基板の内部に形成され
るので、ソース−ドレイン近傍でのチャネルのポテンシ
ャルはゲート電極による電界効果のほかに、ソース−ド
レインからの電界効果の影響が大きい。
るので、ソース−ドレイン近傍でのチャネルのポテンシ
ャルはゲート電極による電界効果のほかに、ソース−ド
レインからの電界効果の影響が大きい。
【００１０】図５に示すチャネルのソース−ドレイン
（Ｓ−Ｄ）近傍１２の電位はゲート電極５およびソース
−ドレイン９からの電界効果によりさらに引き下げられ
る。すなわち実効チャネル長よりもゲート電極長が大き
くなる。ゲート電極５とＰ+ 型ソース−ドレイン９との
オーバーラップ容量は大きく、ミラー効果によって見か
け上大きくなるので、動作速度を大幅に低下させる。
（Ｓ−Ｄ）近傍１２の電位はゲート電極５およびソース
−ドレイン９からの電界効果によりさらに引き下げられ
る。すなわち実効チャネル長よりもゲート電極長が大き
くなる。ゲート電極５とＰ+ 型ソース−ドレイン９との
オーバーラップ容量は大きく、ミラー効果によって見か
け上大きくなるので、動作速度を大幅に低下させる。
【００１１】
【課題を解決するための手段】本発明の埋込チャネル型
ＰチャネルＭＩＳＦＥＴは、半導体基板の一主面上にゲ
ート酸化膜を隔ててゲート電極が形成され、前記ゲート
電極端の直下から２０〜８０ｎｍ離れて、前記半導体基
板表面にソースおよびドレインの拡散層が形成されたも
のである。
ＰチャネルＭＩＳＦＥＴは、半導体基板の一主面上にゲ
ート酸化膜を隔ててゲート電極が形成され、前記ゲート
電極端の直下から２０〜８０ｎｍ離れて、前記半導体基
板表面にソースおよびドレインの拡散層が形成されたも
のである。
【００１２】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して工程順に説明する。
〜（ｃ）を参照して工程順に説明する。
【００１３】はじめに図１（ａ）に示すように、燐を１
×１０15ｃｍ-3ドープしたＮ型シリコン基板１に、ＬＯ
ＣＯＳ選択酸化法により素子間分離用のフィールド酸化
膜２を形成したのち、厚さ１０ｎｍのゲート酸化膜３を
形成する。つぎにしきい値調整用のためイオン注入を行
なう。ここでは燐を注入量（ドース）１×１０12ｃｍ-2
イオン注入したのち、ボロンを注入量（ドース）１×１
０12ｃｍ-2イオン注入する。このときシリコン基板１の
深さ方向のキャリア分布は図３（ａ）に示すように表面
にＰ型層が形成され、０．１μｍ弱の深さにＰ−Ｎ接合
が形成される。Ｐ型層の不純物濃度は１×１０17ｃｍ-3
未満なので、ビルトインポテンシャル（内蔵電界）によ
って空乏化している。
×１０15ｃｍ-3ドープしたＮ型シリコン基板１に、ＬＯ
ＣＯＳ選択酸化法により素子間分離用のフィールド酸化
膜２を形成したのち、厚さ１０ｎｍのゲート酸化膜３を
形成する。つぎにしきい値調整用のためイオン注入を行
なう。ここでは燐を注入量（ドース）１×１０12ｃｍ-2
イオン注入したのち、ボロンを注入量（ドース）１×１
０12ｃｍ-2イオン注入する。このときシリコン基板１の
深さ方向のキャリア分布は図３（ａ）に示すように表面
にＰ型層が形成され、０．１μｍ弱の深さにＰ−Ｎ接合
が形成される。Ｐ型層の不純物濃度は１×１０17ｃｍ-3
未満なので、ビルトインポテンシャル（内蔵電界）によ
って空乏化している。
【００１４】つぎに図１（ｂ）に示すように、燐を１×
１０21ｃｍ-3ドープしたポリシリコンを堆積したのち、
レジスト（図示せず）をマスクとして異方性エッチング
してゲート電極５を形成する。つぎに減圧ＣＶＤ法によ
り全面に厚さ７０ｎｍの酸化シリコン膜を堆積したの
ち、異方性エッチングしてゲート電極に厚さ７０ｎｍの
酸化シリコン膜からなる側壁６を形成する。つぎにボロ
ンを加速エネルギー１０ｋｅＶ、注入量（ドース）５×
１０15ｃｍ-2イオン注入して、Ｐ+ 型ソース−ドレイン
９を形成する。
１０21ｃｍ-3ドープしたポリシリコンを堆積したのち、
レジスト（図示せず）をマスクとして異方性エッチング
してゲート電極５を形成する。つぎに減圧ＣＶＤ法によ
り全面に厚さ７０ｎｍの酸化シリコン膜を堆積したの
ち、異方性エッチングしてゲート電極に厚さ７０ｎｍの
酸化シリコン膜からなる側壁６を形成する。つぎにボロ
ンを加速エネルギー１０ｋｅＶ、注入量（ドース）５×
１０15ｃｍ-2イオン注入して、Ｐ+ 型ソース−ドレイン
９を形成する。
【００１５】こうしてゲート電極５とＰ+ 型ソース−ド
レイン９との間には片側７０ｎｍ、両側１４０ｎｍの側
壁６によるオフセットＬ0 が生じる。このオフセットＬ
0 による寄生抵抗はＰ+ 型ソース−ドレイン９からの電
界効果によって打ち消され、ＦＥＴの特性には影響しな
い。Ｐ+ 型ソース−ドレイン９とゲート電極５との間に
オフセットＬ0 を与えることにより、実効チャネル長が
大きくなる。そのため同一ソース−ドレイン耐圧の従来
の埋込チャネルＦＥＴに比べてゲート電極長は約１４０
ｎｍ小さくなる。
レイン９との間には片側７０ｎｍ、両側１４０ｎｍの側
壁６によるオフセットＬ0 が生じる。このオフセットＬ
0 による寄生抵抗はＰ+ 型ソース−ドレイン９からの電
界効果によって打ち消され、ＦＥＴの特性には影響しな
い。Ｐ+ 型ソース−ドレイン９とゲート電極５との間に
オフセットＬ0 を与えることにより、実効チャネル長が
大きくなる。そのため同一ソース−ドレイン耐圧の従来
の埋込チャネルＦＥＴに比べてゲート電極長は約１４０
ｎｍ小さくなる。
【００１６】図３（ｂ）にソース−ドレイン間ブレーク
ダウン電圧のゲート電極長依存性を、図３（ｃ）にＯＮ
電流のゲート電極長依存性を示す。実施例は従来の埋込
チャネル型の特性をゲート長の小さい方へ１５０ｎｍず
らした特性となっている。同じ性能のＦＥＴを得るに
は、従来よりも１５０ｎｍ小さいゲート電極長で済むこ
とがわかる。
ダウン電圧のゲート電極長依存性を、図３（ｃ）にＯＮ
電流のゲート電極長依存性を示す。実施例は従来の埋込
チャネル型の特性をゲート長の小さい方へ１５０ｎｍず
らした特性となっている。同じ性能のＦＥＴを得るに
は、従来よりも１５０ｎｍ小さいゲート電極長で済むこ
とがわかる。
【００１７】本実施例ではゲート電極長が約０．４５μ
ｍのＦＥＴが実現したが、従来例の０．６μｍに比べ
て、ゲート電極面積を２５％縮小して、入力容量も２５
％削減できるのでその効果は大きい。
ｍのＦＥＴが実現したが、従来例の０．６μｍに比べ
て、ゲート電極面積を２５％縮小して、入力容量も２５
％削減できるのでその効果は大きい。
【００１８】ゲート電極とソース−ドレイン間のオフセ
ットが大き過ぎると電界効果によってオフセットの寄生
抵抗を緩和することができなくてＦＥＴの性能が低下す
る。
ットが大き過ぎると電界効果によってオフセットの寄生
抵抗を緩和することができなくてＦＥＴの性能が低下す
る。
【００１９】図４（ａ）に実効チャネル長を０．６μｍ
一定としてオフセット長を変化させたときのＦＥＴのＯ
Ｎ電流を示す。オフセット長がソース−ドレイン両側で
０．１５μｍを超えるとＯＮ電流が下がり始めることが
わかる。したがてオフセット長は片側で８０ｎｍまでに
抑えなければならない。製造工程のプロセスマージンか
ら、オフセット長の最小値は２０ｎｍ程度と考えられ
る。
一定としてオフセット長を変化させたときのＦＥＴのＯ
Ｎ電流を示す。オフセット長がソース−ドレイン両側で
０．１５μｍを超えるとＯＮ電流が下がり始めることが
わかる。したがてオフセット長は片側で８０ｎｍまでに
抑えなければならない。製造工程のプロセスマージンか
ら、オフセット長の最小値は２０ｎｍ程度と考えられ
る。
【００２０】このあと図１（ｃ）に示すように、全面に
層間絶縁膜１０を堆積したのちコンタクトを開口し、金
属配線１１を形成してＦＥＴの素子部が完成する。
層間絶縁膜１０を堆積したのちコンタクトを開口し、金
属配線１１を形成してＦＥＴの素子部が完成する。
【００２１】このようにしてゲート電極とソース−ドレ
インとのオーバーラップ容量は約１０分の１に減少し、
リングオシレータで測定したＦＥＴの動作速度は従来に
比べて３０％向上した。
インとのオーバーラップ容量は約１０分の１に減少し、
リングオシレータで測定したＦＥＴの動作速度は従来に
比べて３０％向上した。
【００２２】つぎに本発明の第２の実施例として、２重
のソース−ドレインをもつＬＤＤ構造のＦＥＴについ
て、図２を参照して説明する。
のソース−ドレインをもつＬＤＤ構造のＦＥＴについ
て、図２を参照して説明する。
【００２３】はじめにＮ型シリコン基板１に、素子間分
離用のフィールド酸化膜２を形成したのち、ゲート酸化
膜３を形成する。つぎにしきい値調整用のため燐および
ボロンをイオン注入する。つぎに燐ドープポリシリコン
からなるゲート電極５を形成したのち、酸化シリコン膜
からなる厚さ７０ｎｍの側壁６を形成する。ここまでは
第１の実施例と同様である。
離用のフィールド酸化膜２を形成したのち、ゲート酸化
膜３を形成する。つぎにしきい値調整用のため燐および
ボロンをイオン注入する。つぎに燐ドープポリシリコン
からなるゲート電極５を形成したのち、酸化シリコン膜
からなる厚さ７０ｎｍの側壁６を形成する。ここまでは
第１の実施例と同様である。
【００２４】つぎにボロンを加速エネルギー１０ｋｅ
Ｖ、注入量（ドース）５×１０13ｃｍ-2イオン注入して
Ｐ型ＬＤＤ層７を形成したのち、再び酸化シリコン膜か
らなる厚さ０．２５μｍの側壁８を形成する。つぎにボ
ロンを加速エネルギー１０ｋｅＶ、注入量（ドース）５
×１０15ｃｍ-2イオン注入して、Ｐ+ 型ソース−ドレイ
ン９を形成する。
Ｖ、注入量（ドース）５×１０13ｃｍ-2イオン注入して
Ｐ型ＬＤＤ層７を形成したのち、再び酸化シリコン膜か
らなる厚さ０．２５μｍの側壁８を形成する。つぎにボ
ロンを加速エネルギー１０ｋｅＶ、注入量（ドース）５
×１０15ｃｍ-2イオン注入して、Ｐ+ 型ソース−ドレイ
ン９を形成する。
【００２５】この２重ソース−ドレイン７，９をもつＬ
ＤＤ構造は、ホットキャリア耐性が大きい。
ＤＤ構造は、ホットキャリア耐性が大きい。
【００２６】このあと第１の実施例と同様に全面に層間
絶縁膜を堆積したのちコンタクトを開口し、金属配線を
形成してＦＥＴの素子部が完成する（図示せず）。
絶縁膜を堆積したのちコンタクトを開口し、金属配線を
形成してＦＥＴの素子部が完成する（図示せず）。
【００２７】
【発明の効果】ゲート電極に側壁を形成して、ソース−
ドレインとの間にオフセットを設けた。その結果、埋込
チャネル型ＰチャネルＭＩＳＦＥＴの短チャネル化を実
現した。ゲート容量およびゲート電極とソース−ドレイ
ンとのオーバーラップ容量を低減して、動作速度を大幅
に向上させることができた。
ドレインとの間にオフセットを設けた。その結果、埋込
チャネル型ＰチャネルＭＩＳＦＥＴの短チャネル化を実
現した。ゲート容量およびゲート電極とソース−ドレイ
ンとのオーバーラップ容量を低減して、動作速度を大幅
に向上させることができた。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を示す断面図である。
【図３】（ａ）は埋込チャネルの深さ方向の不純物分布
を示すグラフである。（ｂ）はしきい値電圧およびソー
ス−ドレイン耐圧のゲート電極長依存性を示すグラフで
ある。（ｃ）はＯＮ電流のゲート電極長依存性を示すグ
ラフである。
を示すグラフである。（ｂ）はしきい値電圧およびソー
ス−ドレイン耐圧のゲート電極長依存性を示すグラフで
ある。（ｃ）はＯＮ電流のゲート電極長依存性を示すグ
ラフである。
【図４】（ａ）はＯＮ電流のオフセット長依存性を示す
グラフである。（ｂ）は埋込チャネル型ＰチャネルＭＩ
ＳＦＥＴのエネルギーバンドを示す模式図である。
グラフである。（ｂ）は埋込チャネル型ＰチャネルＭＩ
ＳＦＥＴのエネルギーバンドを示す模式図である。
【図５】従来の埋込チャネル型ＰチャネルＭＩＳＦＥＴ
を示す断面図である。
を示す断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ Ｐ型層 ５ ゲート電極 ６ 側壁 ７ Ｐ型ＬＤＤ層 ８ 側壁 ９ Ｐ+ 型ソース−ドレイン １０ 層間絶縁膜 １１ 金属配線 １２ チャネルのソース−ドレイン近傍 Ｌ0 オフセット長
Claims (1)
- 【請求項１】 半導体基板の一主面上にゲート酸化膜を
隔ててゲート電極が形成され、前記ゲート電極端の直下
から２０〜８０ｎｍ離れて、前記半導体基板表面にソー
スおよびドレインの拡散層が形成された埋込チャネル型
ＰチャネルＭＩＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162992A JPH0645595A (ja) | 1992-03-18 | 1992-03-18 | 埋込チャネル型ｐチャネルｍｉｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162992A JPH0645595A (ja) | 1992-03-18 | 1992-03-18 | 埋込チャネル型ｐチャネルｍｉｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645595A true JPH0645595A (ja) | 1994-02-18 |
Family
ID=13176676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162992A Withdrawn JPH0645595A (ja) | 1992-03-18 | 1992-03-18 | 埋込チャネル型ｐチャネルｍｉｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645595A (ja) |
-
1992
- 1992-03-18 JP JP6162992A patent/JPH0645595A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |