JPS59186373A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は縦形のＩＶＩＯＲ電界効果トランジスタ（ＭＯ
ＳＦＥＴ　）にかかり、特にパワー用のＭＯＳＦＥＴ　
Ｋ関する１Ｍ０３ＦＥＴは集積化が進むにつれて急、速
に伸びてきたデ゛バイスであるが、電力用として用いる
場合には電流通路が平面的であることから、立体的な電
流通路をもつバイポーラデバイスに比べ根本的な不利は
ある。しかしながら、多数個のＭＯＳＦＥＴを使用し、
実効的なチャネル幅を増大させることでＭＯＳＦＥＴの
大電流化は容易に達成できる。つまシ、小型、力のＭＯ
ＳＦＥＴが多数個並列に接続され、それらが均一に動作
すれば大電力ＭＯ８ＦＥＴとなる。この場合、チャネル
幅の増大（ＭＯＳＦＥＴの集積個数の増大）Ｋ伴うチッ
プ面積の増大が大きな問題点であり、このため、単位面
積あたシのチャネル幅ができるだけ大きくなるような構
造をとることが望ましく、さらにまた、これに対応して
、大電流を扱うための取出し用の電極構造の工夫が試み
られている。

その１つとして、ドレイン電極のとり出しが基板の裏面
からなされ、ソース電極とケ゛−ト市極は多層構造とす
る構造が考えられている。これにより、ソース電極も大
きくとることができ冶りカであ、　　る。

〈従来技術〉 また、高耐圧化をはかる為に二重拡散法を用いるなどの
工夫もなされ、高電圧形の素子としての使用がいろいろ
な形で試みられており、その１つとして１．ｉ４ワー用
として使用されている従来の縦形Ｎ、４’０８ＦＥＴは
、第１図にその断面ｆ！要図、第２図に等価回路を示す
ように、たとえば、ドレインであるｎ−１−形シリコン
基板１と、この上に形成されたｎ形シリコン成長層２と
、このｎ形ンリコン成長層２内に形成されたｐ形ベース
層３と、このｐ形ベース層内に形成されたｎ形のソース
４と、前記ソース４を目通して前記ペース層３に到達す
るｐ＋形のベースコンタクト５と、これらの領域を１ト
、気菌に接続するだめの電極および配線層とよシ溝ｆｉ
Ｅこれている。

この縦形＋、４０８ＦＥＴは以下のようにして形成され
る。

まず、第３図に示すように、出発材料として層形シリコ
ン基板１を使用し、裏面をレジスト（図示せず）で被憶
し、エピタキシャル成長法によって表面にｎ形シリコン
層２を形成する。次いで、このｎ形ンリコン１曽ａ　１
．Ｅ（ｊを酸化し、フィールド酸化）換を形Ｊ戊した後
、レノストを塗布し、第１のフォトエツチングによって
、トランジスタを形成すべき領域のフィールド酸化膜を
除去する。

このようにして形成された領域の中に、ＭＯＳＦＥＴを
作シ込むわけである。第４図乃至第１１図（ｄこの領域
の一部を拡大して示すものである。

上述の如くして、フィールド酸化膜の除去されたトラン
ノスタ形成領域表面を熱酸化することによって第４図に
示す如くダート酸化１１［有］１１を形成する。

そして、化学蒸着法（ＣＶＤ法）によってポリシリコン
膜１２を形成したのち、この上にレノスト膜１３を塗布
し、これにペース側波３形成用の頃をあける為の第２の
フォトエッチング工程によってポリ７リコンからなるケ
゛−ト１２の・やターンを形成する。

次いで第５図に示す如くこのレノスト膜１３を除去する
ことなく、前記ケ゛−ト１２上に夕Ｓコし、こ第１．全
マスクとして、イオン注入を行なうことによりボロン（
Ｂ）　１４を打ち込み、その後加熱することにより、ボ
ロンイオンを熱拡散させ、ペース領域３を形成する。

更に、この上にレノスト膜１５を塗布したのち、ソース
形成用の第３のフォトエツチング工程によって、レジス
トパターンを形成する。このノＰターンをマスクとして
第６図に示す如くリン（Ｐ）イオノ１６を注入し、層形
ソース領域を形成すると共にポリ７リコンｒ〜ト１２に
リンイオンのドーピングを行彦いｎ＋形とし、ソース領
域４を形成する。

最後に、レノス）　ｌ！ｌ　１．７を塗布したのち、ペ
ースコンタク）・形成用の窓明けのだめの第４のフォト
エツチング工程によってレノス）　ノＰターンを形成し
、このパターンをマスクとして、第７図に示すごとく、
ベースコンタクト５形成のだめのゾロン（１’ｌ）イオ
ン］８の注入を行なう。

このようにしてレノスト１７を除去すれに１コ、第８図
に示す叩く、ポリシリコンゲ’−ト１２を有するＭＯ５
ＦＥＴが形成される。

このようにしてできた基板に＆３９図の如く憎間把縁農
１９全ノ１ネ成する。

次いでこの層１１７１絶縁膜に第５のフォトエツチング
工程によってペース及びソースコンタクト形成用のスル
ーホール２０を第１０図の如く形成する。

さらに、アルミニウム配線層５１を付着し第６のフォト
エツチング工程によって配線パターンを形成する。この
ようにしてできた素子表面を保１膜５２で被覆し第１１
図の如（ＭＯＳＦＥＴが完成する。

このような、従来の半導体装置においてはンリコン成長
層２を１０〜２０μｍと厚く形成させなければならず、
この成長層２の形成に要するコストが大きいため、成長
層の厚さが１，９価低減への大きな障害と々っていた。

寸だ、かかる構造の場合、たとえば２重拡散（ＤＳＡ）
によってチャネル長を制御するため高集積化には厳密な
制御が必要であシ、歩留りの向上をは（イむ原因となっ
ていた。

更には、成長層をｎ形としだとき１．ＩＰリンリコンケ
９−トは高濃度のｐ　形ポリシリコンケ゛−トとするの
が望ましいがソース領域のｎ形ドーピングと同時にダー
トのドーピングを行なう前≧１工程においては不可能で
あシ、ｎ形ポリシリコンケ゛−トとするか又はダートの
ドーピングのみを別工程としなければならなかった。

製造工程においても、フォトエツチング工程は前述の如
（１−ランノスタ形成用領域の形成ポリシリコンタート
の形成、ソースへのイオン注入、ベースコンタクト形成
のだめのイオン注入、スルーホールの形成、アルミニウ
ム配線層の形成、そしてｓｌンディングパソド（図示せ
ず）の形成の計７回は最低限必要であり、通常はこれに
高耐圧化のだめのガードリング（図示せず）形成時の１
回が加わり８回となる。従って作業工程が非常に複雑で
あった。

〈発明の目的〉 本発明は、前記実情に鑑みてなされたもので、埋込みチ
ャネルノーマリ・オフ形ＭＯ８ＦＥＴを縦形Ｍ’０８Ｆ
ＥＴとして、３次元的に使用することにより、面積効率
を上け、集積度を上げることを目的とする。

また、本発明の他の目的はエピタキシャル成長層の厚さ
の減少に匝う、形成コストの低減をはかると共に、製造
工程を簡略化することを目的とする。

本発明のさらに他の目的は高耐圧のノーマリ・オフ形Ｍ
Ｏ８ＦＥＴを提供することにある。

〈発明の構成〉 本発明は半導体基板の表面にソースを有すると共に裏面
にドレインを有する電界効果形半導体装置において、ダ
ートを埋設することによシ、ダートの両面に能動領域を
形成し、能動領域の下方を埋込み絶縁層によって限定す
ると共に、この押込み絶縁層はダートとソースが短絡状
態にあるときケ９−トより伸びる空乏層に接触するよう
に構成されたことを特徴とするものである。

埋込みチャネル形ＭＯ８ＦＥＴの基本構造は第１２図に
示すととくであシ、たとえばｎ形のソース領域Ｓとｎ＋
形のドレイン領域りの間に電流を、”Ｂうべきチャネル
としてｎ形の不純物層が形成され、ソース及びドレイン
領域が接続されるわけであるが、通常の表面チャネル形
ＭＯ８ＦＥＴとは異なり、埋込みチャネルを有している
点が特徴であシ、制御機構としてダート電極が絶縁膜を
介してチャネル上に形成される。

この埋込みチャネル形ＭＯ８ＦＥＴをノーマリ・オフと
するために必要な条件は一般に知られている（例えばＩ
ＥＥＥ　Ｔｒａｎｓ、　Ｖｏｌ　ｒ　ＥＤ−２７、Ａ’
８　、　ＰＰ１５１４−１５２０　（１９８０）、電気
学会資料（電子デバイス研究会）　ＥＤＤ−８０−５、
１月２５ＥＩ（１９８０））　ように以下のごとくであ
る。

ｈ　＝　ａ　−ｄ・・・（７）ｈ：実効チャネル深さａ
：成長層の厚さ ｄ：基板からの空乏層の伸び ｖＴＨ＝　ｖＦＢ−ｑＮｈ　（−、４）　　・・（２）
２６　ε　　　ε　ε ５１００Ｘ ＶＴＨニジきい値電圧 ｖＦＢ　：フラットバンド電圧 ｔｏｘ　：ダート酸化膜の膜犀 Ｐ形基板上に形成された場合は、ｎ形チャネルと基板と
の間に接合に生じる空乏層の伸びｄｉ考磁することか厳
密には必要であるが、基板の不純物一度が十分に低いと
して、基板からチャネルへの空乏層の伸び全省略すると
き、ｈ＝ａとなり、前記（２）式から成長層の厚さを求
めることができる。

この条件に加えて、ケ９−ト電圧Ｖｇ−０のときに空乏
層が基板まで伸びきっていてＶｇ≧■Ｔ□〉Ｏにおいて
電流通路が形成されるにはＶＦＲは正である必要があシ
、従って、ダート材料と半導体層との仕事関数差をでき
るだけ大きくする心悸がある。

たとえば、しきい恒圧ｖＴＨ＝０４Ｖとし、”ＦＢ＝１
、Ｏｖのキャリア濃度Ｎ　＝　Ｉ　Ｘ　１０　ｃｍ　　
ｔ□Ｘ＝３５０Ｘのとき成長層の厚さは２０００久、ま
た、Ｎ＝５　Ｘ　１０１５ｃｍ”　ｔｏｘ　＝　３５０
　Ｘのとき、成長層の厚さは３０００λに設定すればよ
い。

〈実施例〉 次に、本発明実施例のパワー用ＭＯ８ＦＥＴについて図
面を参照しつつ説明する。

第１３図に示すごとく、このＭＯＳＦＥＴは層形シリコ
ン基板からなるドレイン２１と、この基１反上に成長さ
せたエピタキシャル層２２内に格子状をなして配設され
た埋込みゲート２５と、このダートの内側に形成された
ｎ＋形ソース領域２３と、更にこのダートに対向して、
ダートの下方に形成された埋込み絶縁層２７とよりなり
、ケ゛−トの両面にソース及びドレインを共通にする能
動領域２６が形成きれている。

次に、本発明実施例のＭＯＳＦＥＴの製造方法について
図面を参照しつつ説明する。

塘ず、第１４図に示すごとく、層形シリコン基板２１上
に厚さ２５００Ｘのｎ形エピタキシャル成長層２２を形
成する。

次いで表面を）深化することにより、第１５図に示すご
とく、表面酸化膜３１全形成する。

この上にレノスト膜３２を塗布し第１のフォトエツチン
グ工程によって、レノストパターンを形成し、これをマ
スクとして表面酸化膜３１を一部除去した後、第１６図
に示す如く、酸素（０）イオン３３のイオン注入を行な
う。

そしてレノストパターン及び酸化膜を除去し熱処理を行
なって第１７図に示すように埋込み絶縁層２７を形成す
る。

更に、この上ＶＣｎ形エピタキシャルＦｊ、　長層２２
を形成した後、！＠１８図に示すように、表面を酸化し
て、ダート絶縁膜２４を形成する。次いで、この成長層
にリン（Ｐ）イオン３４の注入を行ない、しきい値電圧
（ＶＴＨ）を制御する。

次いで、レジストを塗布し、第２のフォトエンチング工
程例よって形成したレノスト・やターン３５をマスクと
して第１９図に示すごとく、リン（Ｐ）イオン３６の注
入を行ない、ソース及びドレインを形成する。

更に、ソース及びドレインの表面に形成された酸化膜を
第２０図に示すごとく除去したのち、さらにこの上に、
化学蒸着法（ＣＶＤ法）によって、不純物としてボロン
（Ｂ）を含有する前リンリコン層２５を形成すノ。

次いでこのポリンリコン層表面を酸化し第２１図の如く
ダート絶縁膜を形成する。

そして第３のフォトエツチング工程によって第３のレジ
ストノやターン３７を形成シ、これをマスクとして第２
２図の如く酸素のイオン３８注入金行ないゲート部のア
イソレーションを形成する。

次いで、第２３図に示す如く第４のフォトエンチング工
程によって第４のレジス）　ノＰターン３９を形成し、
これをマスクとしてリンイオン４ｏの注入を行ない、ソ
ースドレインを形成する。

さらに第２４図に示す如く第５のフォトエツチング工程
によって第５のレノストパターン６ｏを形成し、これを
マスクとして表面酸化膜を除去することにより、ｊ？η
間のコンタクトをはかる。

更に、レジスト除去後、ｎ形エビキシャル成長層を形成
したのち、表面を酸化して、絶縁膜６１を形成する。

次いで、この絶縁膜を介してリン（Ｐ）イオン６２の／
：ｒ：、人を′ｒ斤なうことにより、しきい値電圧（Ｖ
Ｔｌ！　）を市１１６即する。

こののち、第２６図に示す如く第６のフォトエツチング
工程によって第６のレジストノやター７６３を形成し、
これをマスクとして、リン（Ｐ）イオン６４を乙１三人
することによりソースドレインを形成する。

史に、第２７図に示す如く、狭量に酸化膜を形成し、第
７のフォトエツチング工程によって４７のレノストパタ
ーン６５を形成し、前記絶縁膜にコンタクトホール６６
を形成する。

次いで、第２８図に示す如くアルミニウム膜形成後、第
８のフォトエツチング工程によって、第８のレジスト・
ぐターンを形成し、配線層ソース電極を形成する。

最後に表面保護膜を形成した後、ポンディングパッド用
の窓（図示せず）を形成するだめの第９のフォトエツチ
ングが施される。

このように本発明実施例のＭＯＳＦＥＴによれば、エピ
タキンヤル成長層の厚さが２５００　Ｘ程度でよく、従
来の構造のＭＯＳＦＥＴで必要とされる１０〜２０μｍ
に比べて大幅に節減される。

また、製造工程におけるフォトエツチングも埋込み絶縁
層形成時、ソースドレイン形成時、ケ゛−トのアイソレ
ーション形成時、層間コンタクト形成時、配線層（ソー
ス電極）形成時、づ？ンディングパノド用の窓形成時の
９回であり、従来の装置に比べて１回のフォトエツチン
グ工程が増えるのみで、３次元的に素子の形成がなされ
るため面ゲイ効率は大幅に向上し、装置の小型化をはか
ることができる。

加えて、ポリシリコンゲートのドーピングについてもケ
゛−ト形成後、熱拡散工程がないことにより、オートド
ーピングの発生もなく、あらかじめ不純物をドープした
ぼりシリコンケ゛−トの形成を行うことが可能となり、
ケ゛−トの不純物の伝導形の選択が自由で、特性の良り
７なＭＯＳＦＥＴを形成することが可能である。

壕だ、二重拡故工程もなく、高集積化にあたり、歩留り
が大幅に向上する。

ところで、本発明のへ１ｉＯ８ＦＥＴはその製造に際し
ては、前記方法の他、局部酸化法（ＬＯＣＯ８法）によ
って下記の如く行うことも可能である。

第２３図に示すように半導体基板４１の表面に酸化膜４
２を形成したのち、さらに電化シリコン膜（Ｓｉ３Ｎ４
　）　碕字生４３を形成し、フォトエツチングによって
この窒化ンリコン膜をノｅターニングする。

そしてこの窒化ンリコンｉ摸４３をマスクとして、熱酸
化を行ない、所定の厚さの絶縁層４４を形成する。第２
４図はこのマスク除去後の状態を示す。

次いで第２５図に示すごとく、絶縁Ｐ４４で覆われた部
分を除く領域ではもとの基板表面が露出するように表面
をエツチングする。

こののちエピタキシャル成長によって第２６図に示すご
とく成長層４５を形成する。

この上に、デート絶縁膜を形成するわけであるが以下の
工程は実施例で述べた工程と同様である。

またポリシリコンゲートのドーピングについても、実施
例においてはすでにドーピングしたポυンリコン層を形
成する方法をとったが、ソース領域と同じ伝導形をもつ
ポリシリコンケ゛−トを用いる場合くソースのイオン注
入と同時にケ゛−ト領域にもイオン注入を行うようにし
てもよい。この鴫合、酸化シリコン膜３３の形成は不吸
でめシ、１は接フォトレジストを塗布すればよい。

また、実施例においてはシリコン基板を用いたが、この
他、酸素イオンの注入によｐ半絶縁層の形成の可能な化
合物半纏体であるガリウムヒ素（ＧａＡｓ）、イン・ゾ
ウムガリウムヒ素（ＩｎＧａＡｓ　）等についても適用
可能である。

さらには、本発明のＭＯＳＦＥＴをＩＣ回路中で雫体と
して用いることも可能である。この場合はＩＣ部分を酸
化ｊ１り上に被着したポリシリコンク。をレーザ処Ｔ？
！等によって単結晶化し７、この単結晶７１１３７層内
に他の機能素子を集積してもよい。

〈発明の効果〉 以」＝、説明してきたように、本発明によればシリコン
成長層の厚さを大幅に節減することができ、また３次元
的に素子の形成がなされるため、面積効率が良好でノ）
す、装置を大幅に小形化することが可能となる。

【図面の簡単な説明】

第１図は従来の縦形ＭＯ８ＦＥＴの（断面、慨要図、第
２図は同等価回路１ν１、第３図乃至第１１図は同製造
工程図、第１２図は埋込みチャネル形ＦＥＴの基本構造
Ｕｋ１、第１３図は本発明実施例のｆｔ４０８ＦＥ’Ｉ
’　の断面ボ、ス要図、第１４図乃至第２８図は同ＭＯ
８ＦＥＴ　　の朝ｚ′ｆ工、１呈の１例を示す図、第２
９図乃至第３２図は同ＭＯ８ＦＥＴの製造工程の１部の
他の例を示す図である。 １・・・ｎ＋層形シリコン基板２・・・ｎ形シリコン成
長１Ｎ、３・・・ｐ形ベース１％、４・・・ソース、５
・・・ベースコンタクト、１１・・・ダート酸化膜、１
２・・・ポリシリコン膜、１３・・・レジスト膜、１４
・・・はロンイオン、１５・・・レジス）Ｉ］Ｌ１６・
・・リンイオン、１７・・・レノスト膜、１８・・・ぎ
ロンイオン、１９・・・層聞納ＬＨＬ　２０・・・スル
ーボール、５１・・・アルミニウム配線層、５２・・・
保護膜、２１・・・層形シリコン基板（トレイン）、２
２・・・エピタキシャル成長層、２３・・・ソース領域
、２４・・・ダート絶縁膜、２５・・・デート、２６・
・・能動領域、２７・・・埋込み絶縁層、３１・・・表
面酸化膜、３２・・・レジスト膜、３３・・・酸素イオ
ン、３４・・・リンイオン、３５・・・レジストパター
ン、３６・・・リンイオン、３７・・・レジストパター
ン、３８・・・酸素イオン、３９・・・レジスト膜やタ
ーン、４０・・・リンイオン、６ｏ・・・レジストパタ
ーン、６１・・・ａＲ膜、６２・・・リンイオン、６３
・・・レジストパターン、６４・・・リンイオン、６５
・・・レノストノリーン、６６・・・コンタクトホール
。 １とｆ、、：示１１ 第９図 第１ｏ図 第１１図 第１４図 第１５図 １ 第１６図 ３ 第１８図 ４ 第１９図 ６ 第２ｏ図 第２３図 ０ 第２４図 第２５図 ２ 第２６図 ６４ 第２７図 第２８図 第２９図 第３Ｑ図 ４ 第３１図 第３２図 ５

Claims (1)

【特許請求の範囲】
1. 半導体基板の表面に配設されたソースと、裏面に配設さ
   れたドレインと、埋込みダートと、該ダートとドレイン
   の間に埋設された絶縁層とよりなる電界効果形半導体装
   置であって、該ケ゛−トの両面に、ソース及びドレイン
   を共通にする能動領域が形成されており、前記絶縁層は
   、ケ゛−トとソースが短絡状態にあるとき、前記ケ８−
   トより伸びる空乏層に接触するように形成されているこ
   とを特徴とする半導体装置。