CN107431012A - 蚀刻被蚀刻层的方法 - Google Patents

蚀刻被蚀刻层的方法 Download PDF

Info

Publication number
CN107431012A
CN107431012A CN201680021637.6A CN201680021637A CN107431012A CN 107431012 A CN107431012 A CN 107431012A CN 201680021637 A CN201680021637 A CN 201680021637A CN 107431012 A CN107431012 A CN 107431012A
Authority
CN
China
Prior art keywords
high frequency
etched layer
ion
gas
frequency bias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680021637.6A
Other languages
English (en)
Other versions
CN107431012B (zh
Inventor
丸山幸儿
舆石公
芳贺俊雄
堀口将人
加藤诚人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN107431012A publication Critical patent/CN107431012A/zh
Application granted granted Critical
Publication of CN107431012B publication Critical patent/CN107431012B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32798—Further details of plasma apparatus not provided for in groups H01J37/3244 - H01J37/32788; special provisions for cleaning or maintenance of the apparatus
    • H01J37/32853—Hygiene
    • H01J37/32871—Means for trapping or directing unwanted particles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Epidemiology (AREA)
  • Public Health (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Electromagnetism (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

本发明提供一种蚀刻被蚀刻层的方法。在本发明的一实施方式的方法中，在吸附工序中，对下部电极不施加高频偏压而使由处理气体生成的自由基吸附于被蚀刻层。在接下来的蚀刻工序中，对下部电极施加高频偏压，并将由处理气体生成的离子引入被蚀刻层。吸附工序与蚀刻工序交替地重复。在吸附工序中，自由基的密度为离子的密度的200倍以上。在蚀刻工序中，功率密度为0.07W/cm2以下的RF能量供给至下部电极或功率密度为0.14W/cm2以下的高频偏压在0.5秒以下的期间供给至下部电极。

Description

蚀刻被蚀刻层的方法
技术领域
本发明的实施方式涉及一种蚀刻被蚀刻层的方法。
背景技术
在电子设备的制造中，相对于被处理体的被蚀刻层进行等离子体蚀刻。在等离子体蚀刻中，要求在面内均匀地蚀刻被蚀刻层，即面内均匀性。
作为用于实现等离子体蚀刻的面内均匀性的方法，已知有按原子层级蚀刻被蚀刻层的原子层蚀刻方法，即ALE法。在ALE法中，在等离子体处理装置的处理容器内，进行使由第1处理气体生成的蚀刻剂吸附于被蚀刻层的处理(以下，称为“第1处理”)。接着，进行用于将处理容器内的气体由第1处理气体置换为第2处理气体的处理(以下，称为“第2处理”)。接着，生成第2处理气体的等离子体，并进行将离子引入被蚀刻层的处理(以下，称为“第3处理”)。接着，进行用于将处理容器内的气体由第2处理气体置换为第1处理气体的处理(以下，称为“第4处理”)。在ALE法中，重复执行包括这些第1～第4处理的程序。对于这种ALE法，例如，记载于日本特开平3-263827号公报中。
以往技术文献
专利文献
专利文献1：日本特开平3-263827号公报
发明内容
发明要解决的技术课题
如上所述，在ALE法中，在第2处理及第4处理中进行气体的置换。通常，在第2处理及第4处理各自的处理中，至少需要数十秒的时间。在ALE法中，重复执行包括这种第2处理及第4处理的程序，因此蚀刻被蚀刻层所需要的时间变长。因此，要求缩短蚀刻被蚀刻层所需要的时间。
用于解决技术课题的手段
在一方式中，提供一种蚀刻被处理体的被蚀刻层的方法。该方法包括(a)在等离子体处理装置的处理容器内，在具有下部电极的载置台上载置被处理体的工序、(b)对下部电极不施加高频偏压而使由处理气体生成的自由基吸附于被蚀刻层的工序(以下，称为“吸附工序”)、(c)对下部电极施加高频偏压，并将由处理气体生成的离子引入被蚀刻层的工序，该工序(以下，称为“蚀刻工序”)与吸附自由基的所述工序连续地进行。在该方法中，吸附工序与蚀刻工序交替地重复。并且，在吸附工序中，配置有被处理体的处理容器内的空间中的自由基的密度被设定为该空间中的离子的密度的200倍以上的密度。并且，在蚀刻工序中，功率密度为0.07W/cm2以下的高频偏压供给至下部电极或功率密度为0.14W/cm2以下的高频偏压在0.5秒以下的期间供给至下部电极。另外，在蚀刻工序中，关于功率密度为0.07W/cm2以下的高频偏压供给至下部电极的期间，可以被设定为2秒以下的期间。
在一方式所涉及的方法的吸附工序中，在高频偏压不供给至下部电极的状态下，相对于被处理体供给自由基。在该吸附工序中，自由基吸附(例如，物理地吸附)于被蚀刻层的表面。在接下来的蚀刻工序中，通过高频偏压生成与在吸附工序中所使用的处理气体相同的处理气体的等离子体，且离子通过该高频偏压被引入被蚀刻层。在该蚀刻工序中，功率密度为0.07W/cm2以下的高频偏压例如在2秒以下的期间供给至下部电极或功率密度为0.14W/cm2以下的高频偏压在0.5秒以下的期间供给至下部电极。通过该高频偏压的供给，仅是吸附有自由基的被蚀刻层的一部分实质上被蚀刻。因此，根据该方法，能够与ALE同样地蚀刻被蚀刻层。并且，在该方法中，在吸附工序与蚀刻工序使用相同的处理气体，因此在吸附工序与蚀刻工序之间无需进行气体的置换而能够连续执行这些吸附工序与蚀刻工序。因此，可缩短蚀刻被蚀刻层所需要的时间。
在一实施方式中，在蚀刻工序的执行期间，设置于产生高频偏压的高频电源与下部电极之间的匹配器的阻抗可以固定。一般，等离子体处理装置的匹配器进行阻抗匹配动作，因此供给于负载的高频偏压的功率稳定为止需要时间。另一方面，在该实施方式的蚀刻工序中，匹配器的阻抗固定。由此，能够抑制开始供给高频偏压后的高频偏压的功率的变动。结果，在该实施方式中，能够缩短蚀刻工序的期间。另外，在一实施方式的蚀刻工序中，匹配器的可变电气元件的可变参数可以固定。
在一实施方式中，等离子体处理装置可以在载置台的上方具有离子阱。在该实施方式中，相对于离子阱在与配置有载置台的一侧相反的一侧生成处理气体的等离子体，自由基通过离子阱之后供给至被蚀刻层。
发明效果
如以上说明，能够缩短蚀刻被蚀刻层所需要的时间。
附图说明
图1为表示一实施方式所涉及的蚀刻被蚀刻层的方法的流程图。
图2为对可以适用图1所示的方法的被处理体进行例示的剖视图。
图3为概略地表示能够使用于实施图1所示的方法的等离子体处理装置的图。
图4为有关图1所示的方法中的高频、高频偏压及处理气体的时序图。
图5为表示实施图1所示的方法之后的被处理体的状态的剖视图。
图6为表示图1所示的方法中的蚀刻原理的图。
图7为表示图1所示的方法中的蚀刻原理的图。
图8为表示模拟结果的曲线图。
图9为表示实验结果的曲线图。
图10为表示实验结果的曲线图。
图11为概略地表示能够使用于实施图1所示的方法的另一等离子体处理装置的图。
具体实施方式
以下，参考附图对各种实施方式详细地进行说明。另外，在各附图中，对于相同或相应的部分标注相同的符号。
图1为表示一实施方式所涉及的蚀刻被蚀刻层的方法的流程图。图1所示的方法MT为蚀刻被处理体的被蚀刻层的方法。图2为对可以适用方法MT的被处理体进行例示的剖视图。以下，将被处理体称为晶圆W。图2所示的晶圆W具有基板SB、被蚀刻层EL及掩膜MSK。被蚀刻层EL设置于基板SB上。被蚀刻层EL为通过实施方法MT被蚀刻的层。该被蚀刻层EL的膜种为任意的膜种。例如，被蚀刻层EL可以为有机膜、硅膜、二氧化硅膜或氮化硅膜。掩膜MSK设置于被蚀刻层EL上。掩膜MSK由为了相对于该掩膜选择性地蚀刻被蚀刻层EL而选择的材料构成。例如，在被蚀刻层EL为有机膜的情况下，掩膜MSK可以由包含硅的材料构成。
返回图1，在方法MT中，首先执行工序ST1。在工序ST1中，晶圆W搬入至等离子体处理装置的处理容器内，并被载置于设置于该处理容器内的载置台上。图3为概略地表示能够使用于实施方法MT的等离子体处理装置的图。
图3所示的等离子体处理装置10具备处理容器12。处理容器12提供包括后述的第1空间S1及第2空间S2的内部空间。在一实施方式中，第2空间S2位于第1空间S1的上方。处理容器12例如由铝之类的导电性材料构成，在面向处理容器12的内部空间的内表面设有具有耐等离子体性的覆盖物，例如氧化钇皮膜。该处理容器12被电性接地。并且，在处理容器12的侧壁形成有用于搬送晶圆W的开口OP。该开口OP能够通过闸阀进行开闭。
在处理容器12的第1空间S1设有载置台14。在一实施方式中，载置台14被从处理容器12的底部延伸的绝缘性支承部件16支承。并且，载置台14的外周面被绝缘性部件17、18覆盖。
载置台14包括下部电极20及静电卡盘22。下部电极20包括第1部件20a及第2部件20b。第1部件20a及第2部件20b均由铝之类的导电性材料构成，且具有大致圆盘状。在第1部件20a经由第1匹配器MU1连接有第1高频电源LFS。第1高频电源LFS为产生高频偏压LF的电源。高频偏压LF的频率例如为400kHz～27.12MHz的范围内的频率。第1匹配器MU1具有用于使第1高频电源LFS的输出阻抗与负载侧的输入阻抗匹配的匹配电路。该匹配电路包括可变电气元件，例如，可变电容元件和/或可变电感元件。在第1匹配器MU1的阻抗匹配动作中，根据负载阻抗的监测结果，可变电气元件的可变参数，例如，可变电容和/或可变电感可以通过匹配控制器被自动地控制。
第2部件20b设置于第1部件20a上，且与该第1部件20a电连接。在该第2部件20b可以形成有流路，也可以使制冷剂在该流路与冷却器单元之间循环。
静电卡盘22设置于第2部件20b上。静电卡盘22具有电介质及设置于该电介质内的电极。在静电卡盘22的电极中经由开关SW连接有电源24。电源24例如为直流电源。若电压从该电源24施加于静电卡盘22的电极，则静电卡盘22产生静电力，通过该静电力吸附晶圆W，从而保持该晶圆W。另外，在静电卡盘22的内部可以埋入有加热器。
在处理容器12的底部连接有排气管26。该排气管26与第1空间S1连通，并且，与排气装置28连接。排气装置28具有压力调整阀之类的压力调整器及涡轮分子泵、干式真空泵之类的减压泵。通过该排气装置28，处理容器12的内部空间的压力得到调整。
并且，等离子体处理装置10构成为处理气体从气体供给部30供给至第2空间S2。气体供给部30可以具有多个气源、多个阀门及质量流量控制器之类的多个流量控制器。多个气源为构成处理气体的多种气源。多个气源经由多个阀门中对应的阀门及多个流量控制器中对应的流量控制器与配管32连接。该配管32与第2空间S2连通。
第2空间S2从其侧方被处理容器12划分。处理容器12在其上端提供开口。该开口通过窗部件34处于关闭状态。窗部件34由石英或氧化铝(Al2O3)之类的电介质构成。在该窗部件34上且处理容器12的外部设有线圈36。在该线圈36中，经由第2匹配器MU2连接有第2高频电源HFS。第2高频电源HFS产生用于使处理气体激发的高频(High Frequency Wave)。通过第2高频电源HFS而产生的高频HF的频率为13MHz以上的频率，例如可以为40MHz或60MHz。第2匹配器MU2具有用于对第2高频电源HFS的输出阻抗与负载侧的输入阻抗进行匹配的匹配电路。该匹配电路与第1匹配器MU1的匹配电路同样地，包括可变电气元件，例如，可变电容元件和/或可变电感元件。在第2匹配器MU2的阻抗匹配动作中，根据负载阻抗的监测结果，可变电气元件的可变参数，例如，可变电容和/或可变电感也可以通过匹配控制器被自动地控制。
在该等离子体处理装置10中，在第2空间S2中处理气体被激发。由此，在第2空间S2中，产生构成处理气体的原子或分子的离子及自由基。在等离子体处理装置10中，为了捕捉在第2空间S2中产生的离子，在第1空间S1与第2空间S2之间设有离子阱40。该离子阱40的下表面与静电卡盘22的上表面之间的距离GP，例如为20mm以上的距离。
离子阱40由金属之类的导电性材料或石英、氧化铝(Al2O3)之类的绝缘性材料构成，且具有大致圆盘状。离子阱40具有与处理容器12相同电位，以便与该处理容器12电连接。在离子阱40中形成有多个孔40h。第1空间S1与第2空间S2仅经由多个孔40h连通。在该等离子体处理装置10中，相对于离子阱40与配置有载置台14的一侧相反的一侧，即，在第2空间S2中生成处理气体的等离子体。在第2空间S2中产生的自由基经由多个孔40h供给至第1空间S1，但在第2空间S2中产生的离子的大部分被该离子阱40捕捉。
等离子体处理装置10还具备控制部42。控制部42可以为存储器之类的存储装置、输入装置、显示装置及具备CPU之类的处理器的计算机装置。控制部42根据存储于存储装置中的程序，控制等离子体处理装置10的各部。例如，控制部42根据用于实施方法MT的程序，控制等离子体处理装置10的各部。由此，相对于晶圆W进行根据程序的等离子体处理。
再次参考图1并利用等离子体处理装置10而实施的情况为例，对方法MT详细地进行说明。在以下的说明中，除了参考图1以外还参考图4。图4为方法MT中的有关高频、高频偏压及处理气体的时序图。在图4中，高频HF为ON表示高频HF被供给至线圈36，高频HF为OFF表示高频HF没有被供给至线圈36。并且，高频偏压LF为ON表示高频偏压LF被供给至下部电极20，高频偏压LF为OFF表示高频偏压LF没有被供给至下部电极20。并且，处理气体为“H”表示处理气体被供给至处理容器12内，处理气体为“L”表示处理气体没有被供给至处理容器12内。
如上所述，在方法MT的工序ST1中，晶圆W搬入至等离子体处理装置10的处理容器12内。并且，晶圆W被静电卡盘22保持。晶圆W在被载置于静电卡盘22上之后，在方法MT中，工序ST2及工序ST3交替地重复。即，在方法MT中，执行多次各自包括工序ST2及工序ST3的程序。
在工序ST2中，使由处理气体生成的自由基吸附于被蚀刻层EL。因此，在工序ST2中，处理气体供给至第2空间S2。如图4所示，在开始首次工序ST2的时刻t1之前开始供给处理气体。在方法MT中，接着，该方法MT结束为止，继续进行处理气体的供给。
在被蚀刻层EL为有机膜的情况下，处理气体例如可以包含氢气(H2气体)、氮气(N2气体)及稀有气体。稀有气体例如可以为Ar气体。另外，作为稀有气体，可以使用He气体、Ne气体、Kr气体之类的任意的稀有气体。该处理气体可以代替氢气及氮气而包含氨(NH3)气和/或氧(O2)气或者除了包含氢气及氮气以外还包含氨(NH3)气和/或氧(O2)气。并且，在被蚀刻层EL为硅膜的情况下，处理气体可以包含溴化氢气体、氯气之类的含卤素气体及稀有气体。并且，在被蚀刻层EL为氧化硅膜的情况下，处理气体可以包含氟碳气体及稀有气体。并且，在被蚀刻层EL为氮化硅膜的情况下，处理气体可以包含氟氢碳气体(CXHYFZ、X、Y及Z为1以上的整数)和/或氟碳气体(CXFY、X及Y为1以上的整数)及稀有气体。
并且，在工序ST2的执行期间(图4所示的时刻t1～t2及时刻t3～t4)，来自第2高频电源HFS的高频HF供给至线圈36。由此，在第2空间S2中，处理气体被激发，从而生成离子及自由基。另外，在该工序ST2中，来自第1高频电源LFS的高频偏压LF不供给至下部电极20。
通过执行工序ST2，在第2空间S2中产生的离子的大部分被离子阱40捕捉。另一方面，自由基通过离子阱40的多个孔40h之后进入第1空间S1。在工序ST2中，供给至第1空间S1的自由基吸附于被蚀刻层EL。另外，在配置有晶圆W的空间，在本例中，第1空间S1中的自由基的密度被设定为该第1空间S1中的离子的密度的200倍以上的密度。
在接下来的工序ST3中，由处理气体生成的离子被引入被蚀刻层EL。因此，在工序ST3中，在工序ST2中供给的处理气体继续供给至第2空间S2。
并且，如图4所示，在工序ST3的执行期间(时刻t2～t3及时刻t4～t5)，来自第2高频电源HFS的高频HF不供给至线圈36，而来自第1高频电源LFS的高频偏压LF供给至下部电极20。
供给至第2空间S2的处理气体包含稀有气体，该稀有气体在通过离子阱40的多个孔40h之后供给至第1空间S1。供给至第1空间S1的稀有气体被高频偏压LF激发。由此，生成稀有气体原子的离子，且该稀有气体原子的离子通过高频偏压LF而被引入晶圆W。由此，从被蚀刻层EL释放粘附有自由基的原子。
在方法MT的各程序SQ中，0.2nm以下，即，以原子层级的深度蚀刻被蚀刻层EL。因此，在工序ST3中，需要控制高频偏压LF的供给，以使从被蚀刻层EL释放仅附着有自由基的原子。因此，在一实施方式的工序ST3中，功率密度为0.07W/cm2以下的高频偏压LF供给至下部电极20。功率密度为0.07W/cm2以下的高频偏压LF例如在2秒以下的期间供给至下部电极20。在其它实施方式中，功率密度为0.14W/cm2以下的高频偏压LF在0.5秒以下的期间供给至下部电极20。
在方法MT中，在执行工序ST3之后，在工序STJ中判定是否满足停止条件。关于停止条件，例如在包括工序ST2及工序ST3的程序SQ的执行次数达到规定次数时，判定为满足。在工序STJ中判定为不满足停止条件的情况下，再次执行包括工序ST2及工序ST3的程序SQ。另一方面，在工序STJ中判定为满足停止条件的情况下，结束方法MT的执行。如此，在方法MT中，执行多次程序SQ，最终，如图5所示，在被蚀刻层EL的整个区域中从掩膜MSK露出的区域被蚀刻至基板SB的表面露出为止。
以下，参考图6及图7对方法MT的原理进行说明。图6及图7为表示图1所示的方法中的蚀刻的原理的图。另外，在图6及图7中，空心圆表示构成被蚀刻层EL的原子，涂黑圆表示自由基，被圆包围的“+”表示稀有气体原子的离子。
如图6(a)所示，在执行首次工序ST2时，被蚀刻层EL的表面的状态处于无不饱和键或较少的状态。在首次工序ST2中，自由基吸附于这种状态的被蚀刻层EL的表面。如图6(b)所示，在接下来的首次工序ST3中，稀有气体原子的离子撞击被蚀刻层EL的表面，从而从被蚀刻层EL释放吸附有自由基的被蚀刻层EL的原子并进行排气。由此，如图6(c)所示，在被蚀刻层EL的表面形成有不饱和键。
在第二次以后的工序ST2中，也相对于被蚀刻层EL供给自由基。根据朗缪尔吸附模型(Langmuir Absorption Model)，该自由基具有例如5eV以下的能量，且与不饱和键有效地键合。因此，如图7(a)所示，在第二次以后的工序ST2中，相当于一层量的自由基以较高的覆盖率吸附于被蚀刻层EL的表面。
在第二次以后的工序ST3中，也相对于吸附有自由基的状态的被蚀刻层EL引入稀有气体离子。由此，如图7(b)所示，从被蚀刻层EL释放吸附有自由基的原子并进行排气。并且，如图7(c)所示，不饱和键形成于被蚀刻层EL的表面。通过重复包括这种工序ST2及工序ST3的程序，如图5所示，在方法MT中，蚀刻被蚀刻层EL。
如上所述，在该方法MT中，在工序ST2及工序ST3中使用相同的处理气体，并连续执行工序ST2及工序ST3。因此，在工序ST2与工序ST3之间不需要置换处理气体的期间。因此，根据方法MT，能够缩短蚀刻被蚀刻层EL所需要的时间。
在一实施方式中，在工序ST3的执行期间，第1匹配器MU1的阻抗可以固定。即，构成第1匹配器MU1的匹配电路的上述可变电气元件的可变参数可以维持恒定。一般，等离子体处理装置的匹配器进行阻抗匹配动作，因此供给于负载的高频偏压的功率稳定为止需要时间。另一方面，能够通过在工序ST3中固定第1匹配器MU1的阻抗来抑制开始供给高频偏压LF后的功率的变动。结果，能够缩短工序ST3的执行期间。
以下，对为了评价方法MT而进行的模拟进行说明。在该模拟中，将第1空间S1中的自由基通量与离子通量之比设定为多种比，并根据朗缪尔吸附模型(Langmuir AbsorptionModel)计算了基于被蚀刻层EL的自由基的覆盖率θ(t)成为1的时间t。在此，覆盖率θ(t)在被蚀刻层EL的全部位置被自由基填满时成为1。并且，通过下述式(1)计算了覆盖率θ(t)。
[数式1]
式(1)中，S为自由基的附着率，Y为基于离子的蚀刻产量，Γr为自由基通量(cm-2s-1)，Γi为离子通量(cm-2s-1)，这些参数根据自由基的种类、离子的种类、被蚀刻层EL的材料而确定。在该模拟中，作为被蚀刻层EL假定了硅膜，作为自由基假定了碱自由基，作为离子假定了Ar离子。
图8中示出表示模拟结果的曲线图。如图8所示，在Γr/Γi为1时，成为θ(t)＝1为止的时间为5秒，随着Γr/Γi增加，成为θ(t)＝1的时间减少。并且，在Γr/Γi为200时，几乎看不出成为θ(t)＝1的时间发生变化，在0.3秒时成为θ(t)＝1。即使自由基的种类、离子的种类、被蚀刻层EL的膜种不同，该倾向也大致相同。因此，确认到在工序ST2中，Γr/Γi为200，即，自由基密度为离子密度的200倍以上时，能够以高覆盖率且在短时间内实现相对于被蚀刻层EL的表面的自由基的吸附。
以下，为了评价方法MT，对利用等离子体处理装置10进行的实验进行说明。
(实验例1)
在实验例1中，在方法MT中设定以下所示的条件，且将工序ST3中的高频偏压LF的功率及各程序SQ的工序ST3的执行时间长度(duration)设定为多种来进行了有机膜的蚀刻。
＜条件＞
·处理气体：150sccm的N2气体、150sccm的H2气体及1000sccm的Ar气体
·处理容器12的内部空间的压力：50mTorr(6.666Pa)
·工序ST2的高频HF的功率：500W
·工序ST2的高频偏压LF的功率：0W
·工序ST3的高频HF的功率：0W
并且，在比较实验例中，通过重复包括以下条件的第1工序～第4工序的程序来进行了有机膜的蚀刻。在比较实验例中，将各程序中的第3工序的执行时间长度固定为2秒，将该第3工序中的高频偏压LF的功率设定为多种。
＜条件＞
·处理容器12的内部空间的压力：50mTorr(6.666Pa)
·第1工序的处理气体：150sccm的N2气体、150sccm的H2气体及1000sccm的Ar气体
·第1工序的高频HF的功率：500W
·第1工序的高频偏压LF的功率：0W
·第2工序的处理气体：1000sccm的Ar气体
·第2工序的高频HF的功率：0W
·第2工序的高频偏压LF的功率：0W
·第3工序的处理气体：1000sccm的Ar气体
·第3工序的高频HF的功率：0W
·第4工序的处理气体：150sccm的N2气体、150sccm的H2气体及1000sccm的Ar气体
·第4工序的高频HF的功率：0W
·第4工序的高频偏压LF的功率：0W
并且，根据实验例1及比较实验例的蚀刻后的有机膜的膜厚的减少量，求出了每一次程序的有机膜的蚀刻量(深度)。将结果示于图9。在图9中，横轴表示工序ST3(或比较实验例的第3工序)中的高频偏压LF的功率的有效值，纵轴表示每一次程序的有机膜的蚀刻量(深度)。并且，在图9中，点线表示可视为ALE法的每一次程序的蚀刻量即0.2nm。
比较实验例为采用了通常的ALE法的例，如图9所示，在比较实验例中，无论第3工序中的高频偏压的功率，每一次程序的有机膜的蚀刻量为0.2nm以下。并且，在实验例1中，在工序ST3中的高频偏压LF的功率的有效值为40W以下的情况下，即，工序ST3中的高频偏压LF的功率为50W以下的情况下，无论工序ST3的执行时间长度，确认到可得到0.2nm以下的蚀刻量。因此，在方法MT中，工序ST3中的高频偏压LF的功率为50W以下时，确认到能够与ALE法同样地蚀刻被蚀刻层。另外，50W以下的高频偏压LF的功率密度为0.07W/cm2以下的功率密度。
(实验例2)
在实验例2中，在方法MT中设定以下所示的条件，且将各程序SQ的工序ST3的执行时间长度设定为多种来进行了有机膜的蚀刻。
＜条件＞
·处理气体：150sccm的N2气体、150sccm的H2气体及1000sccm的Ar气体
·处理容器12的内部空间的压力：50mTorr(6.666Pa)
·工序ST2的高频HF的功率：500W
·工序ST2的高频偏压LF的功率：0W
·工序ST3的高频HF的功率：0W
·工序ST3的高频偏压LF的功率：100W
并且，根据实验例2的蚀刻后的有机膜的膜厚的减少量，求出了每一次程序的有机膜的蚀刻量(深度)。将结果示于图10。在图10中，横轴表示各程序SQ中的工序ST3的执行时间长度，纵轴表示每一次程序的有机膜的蚀刻量(深度)。如图10所示，在工序ST3的高频偏压LF的功率为100W的情况下，若各程序SQ中的工序ST3的执行时间长度为0.5秒以下，则确认到每一次程序的蚀刻量成为大致0.2nm以下的量。因此，在方法MT中，在工序ST3中的高频偏压LF的功率为100W以下且各程序SQ中的工序ST3的执行时间长度为0.5秒以下时，确认到能够与ALE法大致同样地蚀刻被蚀刻层。
以下，对能够在实施方法MT时使用的其他等离子体处理装置进行说明。图11为概略地表示能够在实施图1所示的方法时使用的其他等离子体处理装置的图。图11所示的等离子体处理装置100具备处理容器120。处理容器120作为其内部空间提供空间S。处理容器120例如由铝之类的导电性材料构成，在面向处理容器12的内部空间的内表面设有具有耐等离子体性的覆盖物，例如氧化钇皮膜。该处理容器120被电性接地。
在处理容器120的空间S中设有载置台14。该载置台14为与等离子体处理装置10的载置台14相同的载置台。在该载置台14的下部电极20中，经由第1匹配器MU1连接有第1高频电源LFS。
处理容器120的上端具有开口，该开口通过顶板部件340处于关闭状态。顶板部件340由石英之类的电介质构成。在顶板部件340内形成有多个气室340a。多个气室340a例如相对于通过静电卡盘22的中心的轴线设置成同心状。在这些气室340a中，可从气体供给部300的第1气体供给部300a供给处理气体。该处理气体为在方法MT的工序ST2及工序ST3中所使用的处理气体，第1气体供给部300a与等离子体处理装置10的气体供给部30同样地包括多个气源、多个阀门及多个流量控制器。
在气室340a的上方且在顶板部件340内埋入有第1电极342。并且，在气室340a的下方且在顶板部件340内埋入有第2电极344。为了在这些电极间，即，在气室340a内形成高频电场，在第1电极342及第2电极344中，经由第2匹配器MU2连接有第2高频电源HFS。并且，在第1电极342的上方且在顶板部件340内埋入有加热器HT。该加热器HT与加热器电源HP连接。而且，在第2电极344的下方且在顶板部件340内形成有其他气室340b。在气室340b中，可从气体供给部300的第2气体供给部300b供给在空间S内与处理气体混合而成的气体。
在顶板部件340的正下方设有离子阱400。离子阱400由金属之类的导电性材料构成，且具有大致圆盘状。离子阱400与处理容器120电连接，以便具有与处理容器120相同的电位。该离子阱400的下表面与静电卡盘22的上表面之间的距离GP例如为30mm以上的距离。在顶板部件340及离子阱400中形成有从气室340a延伸的孔400h。并且，在顶板部件340及离子阱400中形成有从气室340b延伸的孔400i。
在将该等离子体处理装置100使用于实施方法MT中的情况下，在工序ST2中，处理气体供给至气室340a，且来自第2高频电源HFS的高频HF供给至第1电极342及第2电极344。并且，在工序ST2中，来自第1高频电源LFS的高频偏压LF不供给至下部电极20。通过执行该工序ST2，处理气体在气室340a内被激发。并且，在气室340a内产生的自由基在通过孔400h之后供给至空间S内，并吸附于晶圆W的被蚀刻层EL。
并且，在工序ST3中处理气体也继续供给至气室340a。在工序ST3中，停止来自第2高频电源HFS的高频HF的供给。并且，在工序ST3中，来自第1高频电源LFS的高频偏压LF供给至下部电极20。通过执行该工序ST3，处理气体供给至空间S内，且通过高频偏压LF生成稀有气体原子的离子。该离子被引入晶圆W，由此从该被蚀刻层EL释放吸附有自由基的被蚀刻层EL的原子并进行排气。通过重复包括该工序ST2及工序ST3的程序SQ，即使使用等离子体处理装置100，也能够蚀刻被蚀刻层EL。
以上，对各种实施方式进行了说明，但不限定于上述实施方式而能够构成各种变形方式。例如，用于激发处理气体的等离子体源可以为任意的等离子体源，且处理气体例如也可以被微波激发。并且，在实施方法MT时，也能够使用利用远程等离子体的任意的等离子体处理装置。
符号说明
10-等离子体处理装置，12-处理容器，14-载置台，20-下部电极，22-静电卡盘，24-电源，LFS-第1高频电源，HFS-第2高频电源，MU1-第1匹配器，MU2-第2匹配器，28-排气装置，30-气体供给部，34-窗部件，36-线圈，40-离子阱，42-控制部，100-等离子体处理装置，120-处理容器，300-气体供给部，340-顶板部件，340a-气室，342-第1电极，344-第2电极，400-离子阱，W-晶圆，EL-被蚀刻层。

Claims (5)

1.一种方法，其为蚀刻被处理体的被蚀刻层的方法，该蚀刻方法包括：
在等离子体处理装置的处理容器内，将所述被处理体载置于具有下部电极的载置台上的工序；
对所述下部电极不施加高频偏压而使由处理气体生成的自由基吸附于所述被蚀刻层的工序；及
对所述下部电极施加高频偏压，并将由所述处理气体生成的离子引入所述被蚀刻层的工序，该工序与吸附自由基的所述工序连续地进行，
吸附自由基的所述工序与引入离子的所述工序交替地重复，
在吸附自由基的所述工序中，配置有所述被处理体的所述处理容器内的空间中的自由基的密度为该空间中的离子的密度的200倍以上的密度，
在引入离子的所述工序中，功率密度为0.07W/cm2以下的所述高频偏压供给至下部电极或功率密度为0.14W/cm2以下的所述高频偏压在0.5秒以下的期间供给至所述下部电极。
2.根据权利要求1所述的方法，其中，
在引入离子的所述工序中，功率密度为0.07W/cm2以下的所述高频偏压在2秒以下的期间供给至所述下部电极。
3.根据权利要求1或2所述的方法，其中，
在引入离子的所述工序的执行期间，设置于产生所述高频偏压的高频电源与所述下部电极之间的匹配器的阻抗固定。
4.根据权利要求3所述的方法，其中，
在引入离子的所述工序的执行期间，所述匹配器的可变电气元件的可变参数固定。
5.根据权利要求1～4中任一项所述的方法，其中，
所述等离子体处理装置在所述载置台的上方具有离子阱，
相对于所述离子阱在与配置有所述载置台的一侧相反的一侧生成所述处理气体的等离子体，所述自由基通过所述离子阱之后供给至所述被蚀刻层。
CN201680021637.6A 2015-04-20 2016-04-06 蚀刻被蚀刻层的方法 Active CN107431012B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015-085884 2015-04-20
JP2015085884A JP6516542B2 (ja) 2015-04-20 2015-04-20 被エッチング層をエッチングする方法
PCT/JP2016/061283 WO2016170986A1 (ja) 2015-04-20 2016-04-06 被エッチング層をエッチングする方法

Publications (2)

Publication Number Publication Date
CN107431012A true CN107431012A (zh) 2017-12-01
CN107431012B CN107431012B (zh) 2020-12-08

Family

ID=57143882

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680021637.6A Active CN107431012B (zh) 2015-04-20 2016-04-06 蚀刻被蚀刻层的方法

Country Status (6)

Country Link
US (1) US10347499B2 (zh)
JP (1) JP6516542B2 (zh)
KR (1) KR102363689B1 (zh)
CN (1) CN107431012B (zh)
TW (1) TWI738647B (zh)
WO (1) WO2016170986A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110391141A (zh) * 2018-04-23 2019-10-29 东京毅力科创株式会社 等离子体处理方法
CN110473782A (zh) * 2018-05-11 2019-11-19 东京毅力科创株式会社 蚀刻方法及蚀刻装置
CN111801773A (zh) * 2019-02-08 2020-10-20 株式会社日立高新技术 干蚀刻方法及干蚀刻装置
CN112135925A (zh) * 2018-05-21 2020-12-25 东京毅力科创株式会社 成膜装置和成膜方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6925202B2 (ja) * 2017-08-30 2021-08-25 東京エレクトロン株式会社 エッチング方法およびエッチング装置
US10629451B1 (en) * 2019-02-01 2020-04-21 American Air Liquide, Inc. Method to improve profile control during selective etching of silicon nitride spacers
JP7433095B2 (ja) 2020-03-18 2024-02-19 東京エレクトロン株式会社 基板処理方法及び基板処理装置
WO2022210043A1 (ja) * 2021-03-30 2022-10-06 東京エレクトロン株式会社 エッチング方法及びエッチング装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0817250A1 (en) * 1996-06-25 1998-01-07 Xerox Corporation Dry etch process control using electrically biased stop junctions
CN1490849A (zh) * 2002-09-06 2004-04-21 ���������ƴ���ʽ���� Si蚀刻方法及蚀刻装置
JP2004349717A (ja) * 1996-03-01 2004-12-09 Hitachi Ltd プラズマエッチング処理装置
US20100206846A1 (en) * 2009-02-17 2010-08-19 Tokyo Electron Limited Substrate processing apparatus and substrate processing method
JP2012104382A (ja) * 2010-11-10 2012-05-31 Tokyo Electron Ltd プラズマ処理装置及びプラズマ処理方法並びにプラズマ処理のバイアス電圧決定方法
CN102934208A (zh) * 2009-12-15 2013-02-13 休斯敦大学体系 用脉冲等离子体进行的原子层蚀刻
CN103035468A (zh) * 2011-09-29 2013-04-10 东京毅力科创株式会社 自由基选择装置和基板处理装置
CN104350584A (zh) * 2012-05-23 2015-02-11 东京毅力科创株式会社 基板处理装置及基板处理方法
WO2015019765A1 (ja) * 2013-08-09 2015-02-12 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
JP2015505421A (ja) * 2011-12-28 2015-02-19 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ プラズマ処理システムにおける混合モードパルシングエッチング

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263827A (ja) 1990-03-14 1991-11-25 Yasuhiro Horiike デジタルエツチング装置
JP3499104B2 (ja) * 1996-03-01 2004-02-23 株式会社日立製作所 プラズマ処理装置及びプラズマ処理方法
JP2012142495A (ja) * 2011-01-05 2012-07-26 Ulvac Japan Ltd プラズマエッチング方法及びプラズマエッチング装置
JP5961794B2 (ja) * 2012-08-29 2016-08-02 サムコ株式会社 高アスペクト比の凹凸構造を有するシリコン基板の製造方法
JP6138653B2 (ja) * 2013-10-08 2017-05-31 株式会社日立ハイテクノロジーズ ドライエッチング方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349717A (ja) * 1996-03-01 2004-12-09 Hitachi Ltd プラズマエッチング処理装置
EP0817250A1 (en) * 1996-06-25 1998-01-07 Xerox Corporation Dry etch process control using electrically biased stop junctions
CN1490849A (zh) * 2002-09-06 2004-04-21 ���������ƴ���ʽ���� Si蚀刻方法及蚀刻装置
US20100206846A1 (en) * 2009-02-17 2010-08-19 Tokyo Electron Limited Substrate processing apparatus and substrate processing method
CN102934208A (zh) * 2009-12-15 2013-02-13 休斯敦大学体系 用脉冲等离子体进行的原子层蚀刻
JP2012104382A (ja) * 2010-11-10 2012-05-31 Tokyo Electron Ltd プラズマ処理装置及びプラズマ処理方法並びにプラズマ処理のバイアス電圧決定方法
CN103035468A (zh) * 2011-09-29 2013-04-10 东京毅力科创株式会社 自由基选择装置和基板处理装置
JP2015505421A (ja) * 2011-12-28 2015-02-19 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ プラズマ処理システムにおける混合モードパルシングエッチング
CN104350584A (zh) * 2012-05-23 2015-02-11 东京毅力科创株式会社 基板处理装置及基板处理方法
WO2015019765A1 (ja) * 2013-08-09 2015-02-12 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SODE: "Measurement and modeling of neutral, radical, and ion densities in H2-N2-Ar plasmas", 《JOURNAL OF APPLIED PHYSICS》 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110391141A (zh) * 2018-04-23 2019-10-29 东京毅力科创株式会社 等离子体处理方法
CN110391141B (zh) * 2018-04-23 2024-02-02 东京毅力科创株式会社 等离子体处理方法
CN110473782A (zh) * 2018-05-11 2019-11-19 东京毅力科创株式会社 蚀刻方法及蚀刻装置
CN110473782B (zh) * 2018-05-11 2023-07-28 东京毅力科创株式会社 蚀刻方法及蚀刻装置
CN112135925A (zh) * 2018-05-21 2020-12-25 东京毅力科创株式会社 成膜装置和成膜方法
US11578407B2 (en) 2018-05-21 2023-02-14 Tokyo Electron Limited Film-forming apparatus and film-forming method
CN112135925B (zh) * 2018-05-21 2023-05-23 东京毅力科创株式会社 成膜装置和成膜方法
CN111801773A (zh) * 2019-02-08 2020-10-20 株式会社日立高新技术 干蚀刻方法及干蚀刻装置

Also Published As

Publication number Publication date
CN107431012B (zh) 2020-12-08
KR20170141666A (ko) 2017-12-26
US10347499B2 (en) 2019-07-09
KR102363689B1 (ko) 2022-02-17
TW201705270A (zh) 2017-02-01
JP6516542B2 (ja) 2019-05-22
US20180144948A1 (en) 2018-05-24
JP2016207771A (ja) 2016-12-08
WO2016170986A1 (ja) 2016-10-27
TWI738647B (zh) 2021-09-11

Similar Documents

Publication Publication Date Title
CN107431012A (zh) 蚀刻被蚀刻层的方法
KR102180406B1 (ko) 에칭 방법
US9337056B2 (en) Semiconductor device manufacturing method
CN108140573B (zh) 用于原子层次分辨率与等离子体处理控制的方法
KR102584336B1 (ko) 에칭 처리 방법
KR102107256B1 (ko) 기판 처리 장치 및 기판 처리 방법
TWI624902B (zh) Modification method of electrostatic fixture and plasma processing device
CN104867827A (zh) 蚀刻方法
CN106067410A (zh) 对多孔质膜进行蚀刻的方法
US20140299576A1 (en) Plasma processing method and plasma processing apparatus
KR20230129345A (ko) 플라즈마 처리 장치 및 에칭 방법
JP2015079793A (ja) プラズマ処理方法
US10529589B2 (en) Method of plasma etching of silicon-containing organic film using sulfur-based chemistry
KR20190121257A (ko) 에칭하는 방법 및 플라즈마 처리장치
WO2018212045A1 (ja) 多孔質膜をエッチングする方法
CN109923648B (zh) 处理被处理体的方法
US10418250B2 (en) Etching method using remote plasma source, and method of fabricating semiconductor device including the etching method
JP6925202B2 (ja) エッチング方法およびエッチング装置
JP6921799B2 (ja) 基板処理方法および基板処理システム
JP6666601B2 (ja) 多孔質膜をエッチングする方法
KR20210035073A (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
KR102546091B1 (ko) 에칭 방법
JPH11176817A (ja) ポリシリコンエッチング方法及びそのエッチング装置
JPH0831802A (ja) エッチング方法及びエッチング装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant