CN107342290A - 闪存单元、闪存单元的编程方法及闪存单元的擦除方法 - Google Patents

闪存单元、闪存单元的编程方法及闪存单元的擦除方法 Download PDF

Info

Publication number
CN107342290A
CN107342290A CN201710553102.XA CN201710553102A CN107342290A CN 107342290 A CN107342290 A CN 107342290A CN 201710553102 A CN201710553102 A CN 201710553102A CN 107342290 A CN107342290 A CN 107342290A
Authority
CN
China
Prior art keywords
flash cell
storage position
control gate
grid
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710553102.XA
Other languages
English (en)
Other versions
CN107342290B (zh
Inventor
徐涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201710553102.XA priority Critical patent/CN107342290B/zh
Publication of CN107342290A publication Critical patent/CN107342290A/zh
Application granted granted Critical
Publication of CN107342290B publication Critical patent/CN107342290B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供了一种闪存单元、闪存单元的编程方法及闪存单元的擦除方法，所述闪存单元包括形成有N阱的P型衬底和所述N阱上的栅极结构，所述栅极结构包括第一存储位和第二存储位，所述第一存储位和所述第二存储位共享一个字线栅，本发明提供的闪存单元编程功耗低，读取速度快，存储的状态更多。通过在闪存单元的控制栅施加正电压，在位线上施加负电压，从而达到编程的操作，本发明提供的闪存单元的编程方法可以选择编程的存储位，也可以对两个存储位同时进行编程。通过在字线栅上施加正电压，在两个存储位的控制栅上施加负电压，快速擦除信息，所述字线栅的结构产生增强型电子隧穿效应，使用较低的电压就可实现快速擦除的目的。

Description

闪存单元、闪存单元的编程方法及闪存单元的擦除方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种闪存单元、闪存单元的编程方法及闪存单元的擦除方法。
背景技术
闪存(Flash)是一种非易失性存储器，其特点是在断电后仍可保存存储的数据，闪存包括多个闪存单元，现有的对闪存单元的编程大多采用沟道热电子注入方式(ChannelHot Electron Injection，CHEI)，在所述栅极和所述漏极施加高电压以产生热电子，由于热电子注入本身的物理特性，其耗电大，载流子注入效率低。
为了提高载流子注入效率，现有的N型沟道闪存器件采用了分栅结构的源端热电子注入方法(Source-side Channel Hot Electron，SSCHE)进行编程。但是现有的N型沟道闪存器件的编程功耗还是相对太高，与当今市场之低功耗的需求相悖。
发明内容
本发明的目的在于提供一种闪存单元、闪存单元的编程方法及闪存单元的擦除方法，以实现提高读取速度、降低功耗、增加存储的状态和减小擦除电压的目的。
为了达到上述目的，本发明提供了一种闪存单元、闪存单元的编程方法及闪存单元的擦除方法；
所述闪存单元包括：
P型衬底，所述P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为源极和漏极，所述N阱的P型掺杂区上形成有第一位线和第二位线，所述源极与所述第一位线连接，所述漏极与所述第二位线连接；
位于所述N阱上的栅极结构，所述栅极结构包括第一存储位、第二存储位和字线栅，所述第一存储位包括第一控制栅和第一浮栅，所述第二存储位包括第二控制栅和第二浮栅；
所述第一存储位、所述字线栅和所述第二存储位依次并排排列在所述源极和所述漏极之间；
可选的，所述第一浮栅位于所述第一控制栅和所述N阱之间，所述第二浮栅位于所述第二控制栅和所述N阱之间；
可选的，所述第一存储位和所述第二存储位对称分布于所述字线栅两侧；
可选的，所述第一控制栅和所述第二控制栅对称分布于所述字线栅两侧；
可选的，所述第一浮栅和所述第二浮栅对称分布于所述字线栅两侧；
可选的，所述源极和所述漏极关于所述栅极结构的中心对称；
本发明还提供一种闪存单元的编程方法，所述闪存单元的编程方法包括：
对所述第一存储位编程时，在所述第一控制栅上施加第一正电压，在所述第一位线上施加第一负电压；
对所述第二存储位编程时，在所述第二控制栅上施加第一正电压，在所述第二位线上施加第一负电压；
对所述第一存储位和所述第二存储位同时编程时，在所述第一控制栅和所述第二控制栅上均施加第一正电压，在所述第一位线和所述第二位线上均施加第一负电压；
可选的，所述第一正电压的范围为3V至15V；
可选的，所述第一负电压的范围为-11V至0V；
本发明还提供一种闪存单元的擦除方法，所述闪存单元的擦除方法包括：
在所述字线栅上施加第二正电压，在所述第一控制栅和所述第二控制栅上同时施加第二负电压；
可选的，所述第二正电压的范围为4V至14V；
可选的，所述第二负电压的范围为-9V至0V。
在本发明提供的闪存单元、闪存单元的编程方法及闪存单元的擦除方法中，所述闪存单元包括形成有N阱的P型衬底和所述N阱上的栅极结构，并且在N阱中栅极结构的两侧掺杂P+以形成源极和漏极，构成了P沟道闪存结构，利用浮栅与源极或者漏极重叠区域在高电压下发生的带带遂穿(BTBT:band to band tunneling)而产生的电子进行编程，与传统的N沟道闪存相比编程功耗更低，读取速度更快。所述栅极结构包括第一存储位和第二存储位，所述第一存储位和所述第二存储位共享一个字线栅，与传统的P沟道闪存相比，本发明提供的闪存单元有两个存储位，存储的状态更多。通过在闪存单元的控制栅施加正电压，在位线上施加负电压，浮栅与源极或者漏极重叠区域将发生带带遂穿(BTBT:band to bandtunneling)而产生电子，然后电子在强电场作用下产生热电子并且进入浮栅，从而可以达到编程的操作，本发明提供的闪存单元的编程方法可以选择对闪存单元内其中一个存储位进行编程，也可以对闪存单元内两个位同时进行编程。通过在字线栅上施加正电压，在两个存储位的控制栅上施加负电压，快速擦除信息，所述字线栅的结构产生增强型电子隧穿效应，使用较低的电压就可实现快速擦除的目的。
附图说明
图1为实施例提供的闪存单元的示意图；
其中，1-栅极结构，11-第一存储位，111-第一浮栅，112-第一控制栅，12-第二存储位，121-第二浮栅，122-第二控制栅，13-字线栅，2-P型衬底，21-N阱，22-源极，23-漏极，3-第一位线，4-第二位线。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参阅图1，其为实施例提供的闪存单元的示意图，如图1所示，所述闪存单元包括：P型衬底2，所述P型衬底2内形成有N阱21，所述N阱21中形成有P型掺杂区，所述P型掺杂区作为源极22和漏极23，所述N阱的P型掺杂区上形成有第一位线3和第二位线4，所述源极22与所述第一位线3连接，所述漏极23与所述第二位线4连接；位于所述N阱21上的栅极结构1，所述栅极结构1包括第一存储位11、第二存储位12和字线栅13，所述第一存储位11包括第一控制栅112和第一浮栅111，所述第二存储位12包括第二控制栅122和第二浮栅121；所述第一存储位11、所述字线栅13和所述第二存储位12依次并排排列在所述源极22和所述漏极23之间。所述闪存单元的衬底为P型衬底2，并在P型衬底2中形成N阱21，所述闪存单元包括两个存储位，并且共用一个字线栅13，存储的状态更多。
如图1所示，所述闪存单元具有两个存储位，所述第一存储位11和所述第二存储位12对称分布于所述字线栅13的两侧。所述第一存储位11和所述第二存储位12均包括控制栅和浮栅，可以认识到，所述第一控制栅112和第二控制栅122对称分布于所述字线栅13的两侧；所述第一浮栅111和第二浮栅121对称分布于所述字线栅13的两侧；并且所述第一控制栅112和第二控制栅122并排排列；所述第一浮栅111和第二浮栅121并排排列。所述源极22与漏极23位于所述栅极结构1的两侧，并且关于所述栅极结构1的中心对称。
所述P型衬底2内部具有N阱21，在所述N阱21中掺杂P+以形成源极区域和漏极区域，所述源极区域对应于所述源极22，所述漏极区域对应于所述漏极23。其中，所述源极22和所述漏极23形成于所述N阱21的内部；所述源极22与所述第一位线3耦接，所述漏极23与所述第二位线4耦接。
本实施例还提供了一种闪存单元的编程方法，所述闪存单元的编程方法包括：对所述第一存储位11编程时，在所述第一控制栅112上施加第一正电压，在所述第一位线3上施加第一负电压；对所述第二存储12位编程时，在所述第二控制栅122上施加第一正电压，在所述第二位线4上施加第一负电压；对所述第一存储位11和所述第二存储位12同时编程时，在所述第一控制栅112和所述第二控制栅122上均施加第一正电压，在所述第一位线3和所述第二位线4上均施加第一负电压。通过在控制栅上施加正电压，位线上施加负电压，所述闪存单元的浮栅与源极或者漏极重叠区域的能带发生很强的弯曲，从而价带中的电子可以通过带带跃迁到导带中产生电子，这些电子在强电场的作用下产生热电子并且进入浮栅，从而达到编程的操作。本发明提供的闪存单元的编程方法可以选择对闪存单元内其中一个存储位进行编程，也可以对闪存单元内两个位同时进行编程。
优选的，对所述第一存储位11编程时，在所述第一控制栅112上施加8V的电压，在所述第一位线3上施加-5V的电压，所述字线栅13、第二控制栅122、第二位线4和N阱21悬空(Floating)；对所述第二存储12位编程时，在所述第二控制栅122上施加8V的电压，在所述第二位线4上施加-5V的电压，所述字线栅13、第一控制栅112、第一位线3和N阱21悬空；对所述第一存储位11和所述第二存储位12同时编程时，在所述第一控制栅112和所述第二控制栅122上均施加8V的电压，在所述第一位线3和所述第二位线4上均施加-5V的电压，所述字线栅13和N阱21悬空。当然，本领域技术人员应当认识到，施加的所述第一正电压和所述第一负电压并非固定，所述第一正电压的范围为3V至15V，例如是4V、7V、9V、12V和14V；所述第一负电压的范围为-11V至0V，例如是-10V、-8V、-5V和-3V。
本实施例还提供了一种闪存单元的擦除方法，所述闪存单元的擦除方法包括：在所述字线栅13上施加第二正电压，在所述第一控制栅11和所述第二控制栅12上施加第二负电压。通过在字线栅11上施加正电压，在两个存储位的控制栅上施加负电压，能够快速擦除信息，所述字线栅11的结构产生增强型电子隧穿效应，使用较低的电压就可实现快速擦除的目的。
优选的，在所述字线栅13上施加8V的电压，在所述第一控制栅11和所述第二控制栅12上施加-7.5V的电压，所述第一位线3、第二位线4和N阱21施加0V的电压，字线栅13作为擦除栅快速存储位上的信息。可以认识到，所述第二正电压的范围为4V至14V，例如是7V、8V、10V、12V和14V，所述第二负电压的范围为-9V至0V，例如是-8V、-6V、-4V和-2V。
综上，在本发明实施例提供的闪存单元、闪存单元的编程方法及闪存单元的擦除方法中，具有如下的优点：所述闪存单元包括形成有N阱的P型衬底和所述P型衬底上的栅极结构，并且在N阱中掺杂P+以形成源极和漏极，构成了P沟道闪存结构，与传统的N沟道闪存相比功耗更低，读取速度更快。所述栅极结构包括第一存储位和第二存储位，所述第一存储位和所述第二存储位共享一个字线栅，与传统的P沟道闪存相比，本发明提供的闪存单元有两个存储位，存储的状态更多。通过在闪存单元的控制栅施加正电压，在位线上施加负电压，浮栅与源极或者漏极重叠区域将发生带带遂穿(BTBT:band to band tunneling)而产生电子，然后电子在强电场作用下产生热电子并且进入浮栅，从而可以达到编程的操作，本发明提供的闪存单元的编程方法可以选择对闪存单元内其中一个存储位进行编程，也可以对闪存单元内两个位同时进行编程。通过在字线栅上施加正电压，在两个存储位的控制栅上施加负电压，快速擦除信息，所述字线栅的结构产生增强型电子隧穿效应，使用较低的电压就可实现快速擦除的目的。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (12)

1.一种闪存单元，其特征在于，所述闪存单元包括：
P型衬底，所述P型衬底内形成有N阱，所述N阱中形成有P型掺杂区，所述P型掺杂区作为源极和漏极，所述N阱的P型掺杂区上形成有第一位线和第二位线，所述源极与所述第一位线连接，所述漏极与所述第二位线连接；
位于所述N阱上的栅极结构，所述栅极结构包括第一存储位、第二存储位和字线栅，所述第一存储位包括第一控制栅和第一浮栅，所述第二存储位包括第二控制栅和第二浮栅；
所述第一存储位、所述字线栅和所述第二存储位依次并排排列在所述源极和所述漏极之间。
2.如权利要求1所述的闪存单元，其特征在于，所述第一浮栅位于所述第一控制栅和所述N阱之间，所述第二浮栅位于所述第二控制栅和所述N阱之间。
3.如权利要求1所述的闪存单元，其特征在于，所述第一存储位和所述第二存储位对称分布于所述字线栅两侧。
4.如权利要求1所述的闪存单元，其特征在于，所述第一控制栅和所述第二控制栅对称分布于所述字线栅两侧。
5.如权利要求1所述的闪存单元，其特征在于，所述第一浮栅和所述第二浮栅对称分布于所述字线栅两侧。
6.如权利要求1所述的闪存单元，其特征在于，所述源极和所述漏极关于所述栅极结构的中心对称。
7.一种如权利要求1～6中任一项所述的闪存单元的编程方法，其特征在于，所述闪存单元的编程方法包括：
对所述第一存储位编程时，在所述第一控制栅上施加第一正电压，在所述第一位线上施加第一负电压；
对所述第二存储位编程时，在所述第二控制栅上施加第一正电压，在所述第二位线上施加第一负电压；
对所述第一存储位和所述第二存储位同时编程时，在所述第一控制栅和所述第二控制栅上均施加第一正电压，在所述第一位线和所述第二位线上均施加第一负电压。
8.如权利要求7所述的闪存单元的编程方法，其特征在于，所述第一正电压的范围为3V至15V。
9.如权利要求7所述的闪存单元的编程方法，其特征在于，所述第一负电压的范围为-11V至0V。
10.一种如权利要求1～6中任一项所述的闪存单元的擦除方法，其特征在于，所述闪存单元的擦除方法包括：
在所述字线栅上施加第二正电压，在所述第一控制栅和所述第二控制栅上同时施加第二负电压。
11.如权利要求10所述的闪存单元的擦除方法，其特征在于，所述第二正电压的范围为4V至14V。
12.如权利要求10所述的闪存单元的擦除方法，其特征在于，所述第二负电压的范围为-9V至0V。
CN201710553102.XA 2017-07-07 2017-07-07 闪存单元、闪存单元的编程方法及闪存单元的擦除方法 Active CN107342290B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710553102.XA CN107342290B (zh) 2017-07-07 2017-07-07 闪存单元、闪存单元的编程方法及闪存单元的擦除方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710553102.XA CN107342290B (zh) 2017-07-07 2017-07-07 闪存单元、闪存单元的编程方法及闪存单元的擦除方法

Publications (2)

Publication Number Publication Date
CN107342290A true CN107342290A (zh) 2017-11-10
CN107342290B CN107342290B (zh) 2020-04-10

Family

ID=60219534

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710553102.XA Active CN107342290B (zh) 2017-07-07 2017-07-07 闪存单元、闪存单元的编程方法及闪存单元的擦除方法

Country Status (1)

Country Link
CN (1) CN107342290B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108198818A (zh) * 2018-01-12 2018-06-22 上海华虹宏力半导体制造有限公司 Sonos闪存单元及其操作方法
CN112292729A (zh) * 2018-06-20 2021-01-29 微芯片技术股份有限公司 具有改善的读取性能的分裂栅闪存单元
CN113437084A (zh) * 2021-08-26 2021-09-24 北京磐芯微电子科技有限公司 闪存单元的擦除方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6117728A (en) * 1995-05-19 2000-09-12 Micron Technology, Inc. Programmable non-volatile memory cell and method of forming a non-volatile memory cell
CN103151356A (zh) * 2013-02-26 2013-06-12 上海宏力半导体制造有限公司 一种eeprom存储阵列结构及其制造方法
CN103413808A (zh) * 2013-06-03 2013-11-27 上海宏力半导体制造有限公司 电可擦可编程只读存储器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6117728A (en) * 1995-05-19 2000-09-12 Micron Technology, Inc. Programmable non-volatile memory cell and method of forming a non-volatile memory cell
CN103151356A (zh) * 2013-02-26 2013-06-12 上海宏力半导体制造有限公司 一种eeprom存储阵列结构及其制造方法
CN103413808A (zh) * 2013-06-03 2013-11-27 上海宏力半导体制造有限公司 电可擦可编程只读存储器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108198818A (zh) * 2018-01-12 2018-06-22 上海华虹宏力半导体制造有限公司 Sonos闪存单元及其操作方法
CN108198818B (zh) * 2018-01-12 2020-09-11 上海华虹宏力半导体制造有限公司 Sonos闪存单元及其操作方法
CN112292729A (zh) * 2018-06-20 2021-01-29 微芯片技术股份有限公司 具有改善的读取性能的分裂栅闪存单元
CN113437084A (zh) * 2021-08-26 2021-09-24 北京磐芯微电子科技有限公司 闪存单元的擦除方法

Also Published As

Publication number Publication date
CN107342290B (zh) 2020-04-10

Similar Documents

Publication Publication Date Title
WO2010081310A1 (zh) 共享字线的分栅式闪存
CN101728394B (zh) 用于多位存储的沟槽型非挥发存储器
CN204991153U (zh) 存储器单元和非易失性存储器
US9406685B2 (en) Flash memory unit and memory array, and programming, erasing and reading method thereof
CN107342290A (zh) 闪存单元、闪存单元的编程方法及闪存单元的擦除方法
CN103165621A (zh) 电可擦可编程只读存储器
CN101853704A (zh) 共享字线的分栅式闪存的擦除方法
CN103151356B (zh) 一种eeprom存储阵列结构及其制造方法
CN106057238B (zh) 闪存单元的操作方法
CN106057239B (zh) 闪存阵列的编程操作方法
CN105226065B (zh) 一种双位sonos存储器及其编译、擦除和读取方法
CN107342106A (zh) 闪存单元、闪存单元的编程方法及闪存单元的擦除方法
US20190189219A1 (en) Programming circuit and programming method of flash memory and flash memory
CN103778948A (zh) 存储器阵列的控制方法
CN103378105A (zh) 非挥发性存储器及非挥发性存储器的制造方法
CN102509559A (zh) 一种提高非挥发性快闪存储器高密度存储特性的操作方法
CN102693987A (zh) 分栅式闪存单元以及分栅式闪存装置
CN107393926A (zh) 闪存单元、闪存阵列及其操作方法
CN107994019B (zh) P型沟道sonos闪存单元的操作方法
CN207558427U (zh) 非易失性存储器的编程电路
CN108198818B (zh) Sonos闪存单元及其操作方法
CN104377248A (zh) 一种浮栅闪存器件及其编程方法
TWI569377B (zh) 非揮發性記憶體單元
CN105870067B (zh) P沟道快闪存储器的制作方法
CN104751893A (zh) 增强nor型flash可靠性的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant