CN112292729A - 具有改善的读取性能的分裂栅闪存单元 - Google Patents

具有改善的读取性能的分裂栅闪存单元 Download PDF

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Abstract

本公开的实施方案提供了用于改善分裂栅闪存单元中的读取窗的系统和方法，例如，通过在单元读取操作期间用非零(正或负)电压偏压控制栅端子来改善或控制该单元的擦除状态读取性能或编程状态读取性能。操作分裂栅闪存单元的方法可以包括在该单元中执行编程操作、执行擦除操作和执行读取操作，其中每个读取操作包括向字线施加第一非零电压，向位线施加第二非零电压，以及向控制栅施加第三非零电压VCGR。

Description

具有改善的读取性能的分裂栅闪存单元
技术领域
本公开涉及分裂栅存储器单元，并且更具体地涉及改善分裂栅闪存单元中的读取窗的系统和方法，例如通过在读取操作期间偏压控制栅端子以改善或控制单元读取性能。
背景技术
图1示出了已知的分裂栅闪存单元10的侧剖视图，该分裂栅闪存单元包括形成在衬底14上方的一对浮栅12A和12B、分别在浮栅12A和12B上方延伸的字线16A和16B以及在浮栅12A和12B上方延伸的控制栅20。氧化物区18A、18B分别形成在浮栅12A和12B上方。字线16A和16B可以例如表示奇数行字线16A和偶数行字线16Bb，反之亦然。掺杂源极区或接面24可以形成在控制栅20下方的衬底14中并且部分地在每个浮栅12A和12B下方延伸，并且一对掺杂位线区或接面24A和24B可以形成在衬底20中与字线16A和16B相邻。
存储器单元10还可以包括与字线16A和16B、控制栅20、源极区24以及位线区24A和24B接触的导电接触区，用于向各种单元部件施加电压以提供各种存储器单元功能，例如编程、擦除和读取功能。如图所示，这些触件可包括字线触件30A和30B、控制栅触件32、源极触件34以及位线触件36A和36B。
在一些实施方案中，分裂栅闪存单元10是微芯片技术公司(MicrochipTechnology Inc.)的超级闪存单元(例如，SuperFlash ESF1+单元)，其总部位于亚利桑那州85224钱德勒市钱德勒大道2355W。因此，在一些实施方案中，分裂栅闪存单元10可包括如美国专利8,711,636中所公开的单元或其变体。
分裂栅闪存单元10可以通过在限定时间向以下中的一者或多者施加限定的电压来编程和擦除：选定的字线触件30A或30B(VWL)、控制栅触件32(VCG)、源极触件34(VSL)，和/或选定的位线触件36A或36B(VBL)，从而提供与该单元的编程状态(“断开”状态)相对应的(a)单元电流Ir0或与该单元的擦除状态(“导通”状态)相对应的(b)单元电流Ir1。此外，可以通过向选定的字线触件30A或30B(VWL)和相邻的位线触件36A或36B(VBL)施加限定的电压来读取该单元的当前编程/擦除状态。
图2是示出根据常规单元操作可施加到分裂栅闪存单元10的各个触件以执行编程、擦除和读取功能的示例性电压的表。如图所示，常规读取功能是通过字线16A或16B和相关联的位线24A或24B执行的，通过将定义的VWL和VBL施加到选定的字线触件30A或30B和相关联的位线触件36A或36B，而没有电压施加到源极触件34(VSL＝0)或控制栅触件32(VCG＝0)。
然而，如本文所讨论，发明人已想到在读取操作期间将选定的非零电压(正或负)(如VCGR所示)施加到控制栅触件32以选择性地调谐存储器单元以改善或控制读取性能。
发明内容
本公开的实施方案提供了用于改善分裂栅闪存单元中的读取窗的系统和方法，例如，通过在单元读取操作期间用非零(正或负)电压偏压控制栅端子以改善或控制该单元的擦除状态读取性能或编程状态读取性能。
例如，可以以擦除状态读取性能为代价，向控制栅施加非零负电压VCGR以改善该单元的编程状态读取性能。类似地，可以以编程状态读取性能为代价，向控制栅施加非零正电压VCGR以改善该单元的擦除状态读取性能。鉴于这些性能折衷，可基于该存储器单元的预期用途和/或性能特征(例如，诸如耐久性、读取速度等)来设置任何特定存储器单元的VCGR。
例如，对于擦除状态读取性能特别重要的存储器单元，可以将VCGR设置为正值。例如，对于在高循环/高耐久性目标应用中使用的存储器单元，基于擦除性能通常比编程性能降低得更快或降低的程度更大的知识，VCGR可被设置为正值以改善长期/高循环擦除读取性能。另选地，对于编程状态读取性能特别重要的存储器单元，或者对于可被少量或不良编程的存储器单元，VCGR可被设置为负值。此外，不同的VCGR值也可以用于经由偶数行WL的读取操作和经由奇数行WL的读取操作，例如，以补偿在该单元形成期间产生的不对称性，例如基于字线16A、16B或控制栅20的其中一者在浮栅12A和12B上方之间的相应重叠(x或y方向)(参见图1以供参考)。
一些实施方案提供了一种设备，该设备包括具有不同测量编程和/或擦除状态电流值的多个闪存单元，其中不同的VCGR值被设置(例如，存储在相应的修整位中)并施加于该设备中的不同闪存单元。
附图说明
下文结合附图描述了本公开的示例方面，其中：
图1示出了分裂栅闪存单元的侧剖视图，该分裂栅闪存单元包括一对浮栅、在每个浮栅上方延伸的字线以及在两个浮栅上方延伸的控制栅。
图2是示出根据常规单元操作的可施加到图1的分裂栅闪存单元的各个触件以执行编程、擦除和读取操作的示例性电压的表。
图3A是示出根据一个实施方案的对示例性分裂栅闪存单元执行编程状态(断开状态)读取操作时施加控制栅电压VC的示例性效果的图表。
图3B和图3C是示出根据一个实施方案的对示例性分裂栅闪存单元执行擦除状态(导通状态)读取操作时施加控制栅电压VC的示例性效果的图表。
图4A示出了根据本发明的一个实施方案的示例性方法或算法，其用于根据制造时该单元的(例如，在排序测试中确定的)初始编程电流和/或擦除电流来确定施加到所制造的存储单元的控制栅电压VCGR。
图4B示出根据本发明的一个实施方案将不同的控制栅电压VCGR应用于不同类型的存储器单元(例如，编程闪存单元和数据闪存单元)上的读取操作。
图5示出了通过将控制栅读取电压VCGR调谐到经由偶数单元读取的不同值与经由奇数单元读取的不同值来补偿编程单元读取性能在偶数单元和奇数单元(例如，偶数字线和奇数字线)之间的不对称性的能力。
图6示出了根据一个示例性实施方案的示例性系统或设备，其包括具有控制栅的多个闪存单元，以及被配置为在该多个闪存单元的读取操作期间向控制栅施加非零偏压的控制电子器件。
具体实施方式
本公开的实施方案提供了用于改善分裂栅闪存单元中的读取窗的系统和方法，例如，通过在读取操作期间偏压控制栅端子以改善或控制单元读取性能，例如，通过改善单元的擦除状态读取性能或编程状态读取性能。
图3A是数据图100，示出了当对图1所示的示例性分裂栅闪存单元10执行编程状态(断开状态)读取操作时通过控制栅电压VCGR偏压控制栅20的示例性效果。图100示出了感测单元断开状态电流(Ir0，单位为μA)，其根据用于在良好编程单元(编程电压＝7.5V)和少量编程的单元(编程电压＝6.5V)处进行读取的编程状态读取操作期间施加的VCGR而变动。
如本领域中已知的，编程状态读取性能随着较低的感测断开状态电流(Ir0)而改善。因此，图3示出了当控制栅电压VCGR减小并变为负时，感测断开状态电流Ir0减小，从而导致编程状态读取操作得到改善。此外，如下文参考图5所述，使用负VCGR还可减小偶数WL行读取操作和奇数WL行读取操作之间的不对称性，由于制造公差或缺陷这在分裂栅闪存单元中是常见的，尤其是在少量编程的单元上。因此，负VCGR对于改善编程状态读取Ir0余裕是有益的。实质上，负VCGR的施加使得该单元看起来被良好地编程，即使其未被良好地编程。
图3B和图3C是示出根据一个实施方案的擦除状态(导通状态)读取操作期间对示例性分裂栅闪存单元施加控制栅电压VCGR的示例性效果的数据图。具体地讲，图3B所示的图110示出了随控制栅电压VCGR而变化并且随字线电压VWL而变化的感测导通状态电流Ir1，并且图3C所示的图120示出了随控制栅电压VCGR而变化并且随字线电压VWL而变化的感测导通状态电流Ir1的增量百分比。
如本领域已知的，擦除状态读取性能随着感测导通状态电流(Ir1)的增加而改善。图3B和图3C示出了随着VCGR增加(正值)，感测的Ir1增加，从而改善导通状态(擦除状态)读取余裕。Ir1增加以及因此导致的导通状态读取改善可取决于控制栅20与相关浮栅12A或12B之间的耦合比，该耦合比通常随多晶硅层间氧化物厚度变化。图3B和图3C还示出了通过增加在导通状态读取操作期间施加的VCGR，可以减小字线电压VWL，同时仍然提供与由VCGR＝0的常规读取操作提供的相比相同或更大的感测导通状态电流Ir1。
图4A示出了根据本发明的一个实施方案的示例性方法或算法200，其用于通过根据该单元的测量编程电流和/或擦除电流设置VCGR修整位来确定要施加到制造的存储器单元的控制栅电压VCGR。在该实施方案中，该单元的初始编程电流和擦除电流可以在制造之后(例如在排序测试期间)测量。固定电流源(Iref low)和参考单元电流(Iref high)可限定用于传递单元电流分布的窗口(例如，导通状态电流对断开状态电流)。在示例性算法200中，在202处测量该单元的初始编程状态电流，并且在204处测量该单元的初始擦除状态电流。在210处，使用模拟比较器将初始编程状态单元电流与固定电流源(Iref_low)206进行比较，并且在212处，使用模拟比较器将初始擦除状态单元电流与参考单元电流(Iref_high)208进行比较。然后在214处使用擦除侧和编程侧两者上的比较器210和212来调整VCGR可编程值，并且在216处设置相应的修整位值。例如，如果初始编程状态电流202高于固定参考电流206，则处于编程状态的比较器210将具有输出逻辑1(高)。然后，该输出可以将下游比较器214驱动到1的输出状态，这将迫使VCGR修整位将VCGR电压编程为更负的值(例如，使用具有渐增/步进变化至VCGR值的迭代方法)，直到编程状态比较器210的输出翻转到逻辑0(低)状态，并且该VCGR值(或者在比较器210输出的1→0翻转之前的VCGR值)可以被设置为VCGR修整位。
因此，算法200可计算或确定VCGR值以“移位”导通/断开电流窗，从而按需优化读取性能，并且该VCGR值可被设置为闪存中的VCGR修整位(例如，使用熔丝位)。例如，将VCGR修整位设置为负值(例如，-2V)可减小感测编程状态电流Ir0和擦除状态电流Ir1两者。因此，将VCGR修整位设置为负值可以以擦除状态读取性能为代价来改善编程状态读取性能。类似地，将VCGR修整位设置为正值(例如，6V)可增大感测编程状态电流Ir0和擦除状态电流Ir1两者。因此，将VCGR修整位设置为正值可以以编程状态读取性能为代价来改善擦除状态读取性能。
鉴于上述折衷，可基于该存储器单元的预期用途和/或性能特征(例如，诸如耐久性、读取速度等)来设置任何特定存储器单元的VCGR。
例如，对于擦除状态读取性能特别重要的存储单元，VCGR可以被设置为正值。例如，对于在高循环/高耐久性目标应用中使用的存储器单元，基于擦除性能通常比编程性能降低得更快或降低的程度更大的知识，VCGR可被设置为正值以改善长期/高循环擦除读取性能。
另选地，对于编程状态读取性能特别重要的存储器单元，或者对于可被少量或不良编程的存储器单元，VCGR可被设置为负值。
在一个实施方案中，设备可包括具有不同的测量编程和/或擦除状态电流值的多个闪存单元，使得可为设备中的不同闪存单元设置不同的VCGR值(例如，存储在相应的修整位中)。
图4B示出了根据本发明的一个实施方案的用于不同类型的存储器单元(例如，编程闪存单元和数据闪存单元)上的读取操作的不同控制栅电压VC的应用。编程闪存通常具有比数据闪存更低的耐久性规格。由于较大的尺寸和构造，编程闪存通常更易于出现某些干扰机制，诸如列干扰。这些干扰机制可通过以导通状态电流(Ir1)为代价降低断开状态电流(Ir0)来减少。如上所述，该单元中的耐久性劣化主要发生在导通状态电流Ir1中，因此可通过使用负VCGR来容许较低的初始(预耐久性)Ir1。
相比之下，对于数据闪存，面板通常小得多，但具有更高的耐久性规格。因为耐久性退化主要发生在导通状态电流Ir1中，所以VCGR可以被设置为正值以获得更高的感测Ir1，从而补偿耐久性相关的擦除退化。
因此，每个闪存单元的VCGR可以基于该单元的预期用途来设置。在一个实施方案中，设备可包括具有不同VCGR设置(例如，存储在相应修整位中)的多种类型的闪存(例如，编程闪存和数据闪存)。
如上所述，在一些实施方案中，施加非零VCGR可以减小偶数单元和奇数单元(例如，共享公共控制栅的偶数字线/行和奇数字线/行)之间的单元读取电流不对称性。由于制造公差或缺陷(例如，关于字线和/或控制栅在各浮栅上方之间的重叠程度)，这种不对称性在分裂栅闪存单元中是常见的，尤其是在少量编程的单元上。例如，基于字线16A、16B或控制栅20的其中一者在浮栅12A和12B上方之间的相应重叠(x方向或y方向)，可以在该单元的形成期间产生奇数/偶数行不对称性(参见图1以供参考)。与奇数行相比，制造期间的未对准可导致偶数行的大的x方向重叠，反之亦然。与共享相同源极接面的(多个)相邻单元相比，这种重叠不对称性可导致该单元的不同擦除或编程性能。可调整偶数行和/或奇数行的VCGR以补偿这种不对称性。
在一些实施方案中，控制系统可被配置为针对经由奇数行WL和偶数行WL两者的单元读取施加非零VCGR。例如，该控制系统可被配置为针对经由奇数WL和偶数WL两者的读取施加相同的非零VCGR(正值或负值VCGR)。又如，该控制系统可被配置为针对经由奇数行WL的读取施加第一非零VCGR1(正值或负值VCGR)，并且针对经由偶数行WL的读取施加不同的第二非零VCGR2(具有相同或相反的极性)。
图5是示出示例性存储器单元的示例性单元电流数据的图300，其中针对擦除状态和编程状态读取两者，针对由偶数行WL的读取施加VCGR＝-2V，并且不针对经由奇数行WL的读取施加控制栅电压(VCGR＝0V)，如标记为“调谐VCGR，擦除读取”和“调谐VCGR，编程读取”的数据集群中所示。图300还示出了相同存储单元的示例单元电流数据，其中没有针对经由奇数WL行和偶数WL行两者的读取施加控制栅电压(VCGR＝0V)用于，如标记为“未调谐VCGR，擦除读取”和“未调谐VCGR，编程读取”的数据集群中所示。
如图5所示，与不施加控制栅电压(VCGR＝0V)的情况相比，针对经由偶数行WL的读取施加VCGR＝-2V可减小编程状态读取的奇数行和偶数行之间的不对称性(例如，平均感测单元电流的差值)。
图6示出了根据示例性实施方案的示例性电子系统或设备400。电子系统或设备400可包括闪存单元402的组或阵列(如下所述在402A-402N处指示)、逻辑指令(例如，体现为软件或固件)、用于操作闪存单元402(例如，通过执行编程、擦除和读取操作)的控制电路406，以及用于提供相应电子系统或设备400的功能的任何其他合适的硬件、软件或固件。
控制电路406可被配置为针对经由奇数行WL和偶数行WL中的一者或两者的读取在相应闪存单元402的读取操作期间向控制栅施加非零(正或负)偏压VCGR，例如以改善相应闪存单元402的编程状态读取性能或擦除状态读取性能，如上所述。施加到相应闪存单元402的控制栅读取电压VCGR可以作为存储器控制电路406可访问的修整位410存储在存储器中。
在一些实施方案中，与偶数行WL相比，控制电路406可被配置为针对经由奇数行WL的读取施加不同的VCGR，例如，如上文关于图5所讨论的。例如，控制电路406可以确定或控制是否正在对偶数行或奇数行进行每个相应的读取访问，并且相应地控制驱动该控制栅的电压源。例如，与非零VCGR drive(例如，VCGR＝-2V)进行与操作的简单寄存器位可在该位为1时指示偶数位，并且在该位为0时指示0V。控制电路406可以使用本领域中已知的任何技术(例如，通过与存储器地址计数器最后(最低有效或LSB)位复用)或其他合适的技术来确定每个读取访问是针对偶数行还是奇数行。
在例示的示例中，闪存402可包括闪存单元402A-402N的多个不同组或阵列，其中每个组可包括一个或多个闪存单元，例如，分裂栅闪存单元，诸如图1至图2所示且上文讨论的分裂栅闪存单元。在一个示例实施方案中，闪存单元402A-402N可以包括微芯片技术公司(Microchip Technology Inc.)的超级闪存单元(例如，SuperFlash ESF1+单元或其变体)，其总部位于亚利桑那州85224钱德勒市钱德勒大道2355W。
在一些实施方案中，闪存单元402A-402N的不同组或阵列可以具有不同的使用特性或要求(例如，不同的耐久性、读取速度、或其他使用要求)、不同性能特性、不同物理规格或可表示例如在不同时间制造或使用不同制造参数制造的不同批次的存储器单元。因此，为了补偿此类差异，或者为了实现不同存储器单元组402A至402N的性能特性，控制电路406可以将选定的控制栅读取电压VCGR(或专用于奇数行读取或偶数行读取的选定的VCGR值)施加到每个相应的存储器单元组402A至402N。因此，如图6所示，可以针对每个相应的闪存单元组402A-402N存储相应的控制栅读取电压值VCGR_A-VCGR_N，例如，作为存储在设备存储器中的修整位410。控制栅读取电压值VCGR_A-VCGR_N可包括任何数量的不同电压值，可包括负电压值和正电压值两者，并且还可包括至少一个零值。在其他实施方案中，单个控制栅读取电压值VCGR用于该设备中的所有闪存单元402。
在一些实施方案中，设备400可以包括控制栅电压管理电路420，该控制栅电压管理电路被配置为设置和/或动态调整一个或多个控制栅读取电压值VCGR_A-VCGR_N的值。例如，控制栅电压管理电路420可被配置为执行图4A所示的方法200以测量每个(或选定的)存储器单元的初始编程/擦除电流值，并且基于一个或多个相应的存储器单元组402A-402N的此类测量和/或附加因素(例如，相应存储器单元的使用特性或要求、性能特性、物理规格等)设置(多个)相应的值VCGR。此外，在一个实施方案中，控制栅电压管理电路420可以被配置为例如基于相应存储器单元的监测耐久性数据(例如，使用擦除循环计数器)，或者基于电路420进行的周期性编程/擦除电流测量，随时间推移动态地调整至少一个存储器单元组402A-402N的控制栅读取电压值VCGR。

Claims (21)

1.一种操作闪存单元的方法，所述闪存单元包括浮栅、源极区、字线、位线和控制栅，所述方法包括：
在所述存储器单元中执行编程操作；
在所述存储器单元中执行擦除操作；并且
在所述存储器单元中执行读取操作，包括在每个读取操作期间向所述控制栅施加非零电压VCGR。
2.根据权利要求1所述的方法，其中所述闪存单元包括分裂栅闪存单元，所述分裂栅闪存单元包括一对浮栅、形成在每个相应浮栅上方的相应字线以及在两个浮栅上方延伸的控制栅。
3.根据权利要求2所述的方法，其中所述分裂栅闪存单元包括SuperFlash ESF1+单元。
4.根据权利要求1至3中任一项所述的方法，包括在每个读取操作期间向所述控制栅施加负电压(VCGR<0)。
5.根据权利要求4所述的方法，包括在每个读取操作期间向所述控制栅施加-1V或更小的负电压(VCGR≤0)。
6.根据权利要求1至3中任一项所述的方法，包括在每个读取操作期间向所述控制栅施加正电压(VCGR>0)。
7.根据权利要求6所述的方法，包括在每个读取操作期间向所述控制栅施加至少1V的正电压(VCGR≥0)。
8.根据权利要求1至6中任一项所述的方法，其中在每个读取操作期间施加到所述控制栅的所述非零电压VCGR改变所述感测单元电流(Ir0或Ir1)。
9.根据权利要求1至8中任一项所述的方法，还包括：
测量所述存储器单元的编程(断开状态)单元电流或擦除(导通状态)单元电流中的至少一者；并且
至少基于所测量的编程(断开状态)单元电流和/或擦除(导通状态)单元电流来设置所述控制栅电压VCGR的值。
10.根据权利要求9所述的方法，包括使用存储在存储器中的修整位来设置所述控制栅电压VCGR的值。
11.根据权利要求9至10中任一项所述的方法，其中测量所述存储器单元的编程(断开状态)单元电流或擦除(导通状态)单元电流中的至少一者包括在所述存储器单元制造之后测量所述存储器单元的初始编程(断开状态)单元电流或初始擦除(导通状态)单元电流中的至少一者。
12.根据权利要求1至11中任一项所述的方法，包括：
设置所述控制栅电压VCGR的初始非零值；并且
随时间动态地调整所述控制栅电压VCGR的所述非零值。
13.根据权利要求1至12中任一项所述的方法，其中执行每个读取操作包括：
向所述字线施加第一非零电压；
向所述位线施加第二非零电压；并且
向所述控制栅施加所述非零电压VCGR。
14.根据权利要求13所述的方法，其中施加到所述位线的所述第二非零电压是与施加到所述字线的所述第一非零电压相同的电压。
15.根据权利要求1至14中任一项所述的方法，其中所述单元包括偶数字线和奇数字线，并且其中在所述存储器单元中执行读取操作包括：
针对经由所述偶数字线的每个读取操作，在每个读取操作期间将第一电压VCGR_EVEN施加到所述控制栅；并且
针对经由所述奇数字线的每个读取操作，在每个读取操作期间将具有不同于所述第一电压VCGR_EVEN的值的第二电压VCGR_ODD施加到所述控制栅；
其中所述第一电压VCGR_EVEN和所述第二电压VCGR_ODD中的至少一者是非零电压。
16.根据权利要求15所述的方法，其中VCGR_EVEN和VCGR_ODD都是非零电压。
17.根据权利要求15所述的方法，其中VCGR_EVEN和VCGR_ODD中的一者为0V，使得在经由所述偶数字线的读取操作期间或在经由所述奇数字线的读取操作期间没有电压施加到所述控制栅。
18.一种设备，包括：
多个闪存单元，每个闪存单元包括浮栅、源极区、字线、位线和控制栅；以及
控制电路，所述控制电路被配置为：
在每个闪存单元中执行编程操作；
在每个闪存单元中执行擦除操作；并且
在每个闪存单元中执行读取操作，其中所述控制电路被配置为在每个读取操作期间将非零电压VCGR施加到相应的控制栅。
19.根据权利要求18所述的设备，包括用于所述多个闪存单元的存储在存储器中的控制栅电压VCGR值。
20.根据权利要求19所述的设备，其中针对所述多个闪存单元中的不同者存储不同的控制栅电压VCGR值。
21.根据权利要求18至20中任一项所述的设备，其中：
每个存储器单元包括偶数字线和奇数字线，并且
所述控制电路被配置为：
确定每个所述读取操作是与所述偶数字线相关联还是与所述奇数字线相关联；
针对与所述偶数字线相关联的每个读取操作，在所述相应读取操作期间将第一电压VCGR_EVEN施加到所述控制栅；并且
针对与所述奇数字线相关联的每个读取操作，在所述相应读取操作期间将具有不同于所述第一电压VCGR_EVEN的值的第二电压VCGR_ODD施加到所述控制栅；
其中所述第一电压VCGR_EVEN和所述第二电压VCGR_ODD中的至少一者是非零电压。
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