CN107004616A - 对单元特定的图案化的自动光学检测 - Google Patents

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C.M.斯坎伦
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Abstract

一种针对多个独特半导体封装的自动光学检测(AOI)的方法可以包括提供形成为重构晶圆的多个半导体管芯。可以通过在所述多个半导体管芯中的每个上方形成单元特定图案来形成多个单元特定图案，其中所述单元特定图案中的每个被定制为配合其相应的半导体管芯。可以通过采集多个单元特定图案中的每个的图像来采集多个图像。可以通过生成针对多个单元特定图案中的每个的独特参考标准来生成多个独特参考标准。可以通过针对多个单元特定图案中的每个将多个独特参考标准中的一者与多个图像中的对应一者进行比较，检测多个单元特定图案中的缺陷。

Description

对单元特定的图案化的自动光学检测
相关专利申请
本公开要求提交于2014年11月19日的美国临时专利申请62/081,676的权益，该临时专利申请的公开内容全文据此以引用的方式并入。
技术领域
本公开涉及包括板式封装和晶圆级管芯尺寸封装(WLCSP)的半导体封装，以及在制造期间对半导体封装的自动光学或视觉检测。
背景技术
常规自动光学检测(AOI)(诸如用于包括固定或恒定的特征而不包括特定于单元的单元特定特征的半导体器件的封装)是本领域已知的，并且常规地通过将参考图像或“黄金图像”与在常规半导体器件的视觉检测期间捕获的图像进行比较来完成。黄金图像是通过将已知良好部分的多个图像组合而构成的。对多个图像的组合有效地提供了平均或理想的部分或封装，其使得甚至可接受的、功能性的或良好的部分上存在的缺陷、像差、变化或“噪声”得以平均化而消除。
通过视觉检测捕获到的图像只是视觉或图形的表示，就像照片那样，其显示了实际已存在或制造的封装或封装组件，它可能与其原始设计或预期结构不同。在视觉检测期间捕获到黄金图像和实际图像后，继而将半导体封装的各个部分的捕获到的一个图像或多个图像各自与理想化或标准化的黄金图像进行比较。在某些情况下，通过减法进行比较，使得黄金图像与通过视觉检测捕获到的图像进行逐像素地比较，以便产生显示或指示黄金图像与通过视觉检测捕获到的图像之间的差异的所得图像。可以利用阈值滤波器和空间滤波器处理比较结果，从而找出经视觉检测的产品中的缺陷。因此，可识别和处理有缺陷的产品。
发明内容
存在对包括单元特定的图案化的半导体器件的AOI的需要。因此，在一方面，一种针对多个独特半导体封装的AOI的方法可以包括针对多个独特半导体封装的AOI的方法，包括提供形成为重构晶圆的多个半导体管芯。多个单元特定图案可形成为在多个半导体管芯中的每个上方的单元特定图案，其中单元特定图案中的每个被定制为配合其相应的半导体管芯。可以通过采集多个单元特定图案中的每个的图像来采集多个图像。可以通过生成针对多个单元特定图案中的每个的独特参考标准来生成多个独特参考标准。可以通过针对多个单元特定图案中的每个将多个独特参考标准中的一者与多个图像中的对应一者进行比较，检测多个单元特定图案中的缺陷。将重构晶圆切单处理以形成多个独特半导体封装。
针对多个独特半导体封装的AOI的方法还可包括：通过将多个图像转换为多个二进制图像，针对多个单元特定图案中的每个对多个图像进行预处理，多个二进制图像指示导电路径和非导电路径；生成多个独特参考标准作为多个XY坐标网表；以及通过针对多个单元特定图案中的每个来使多个XY坐标网表中的一者映射到多个二进制图像中的一者上，针对多个单元特定图案中的每个将多个XY坐标网表中的一者与多个二进制图像中的对应一者进行比较。该方法还可包括：使用搜索算法或连接性算法在二进制图像的导电路径内找出多个网表中的一者的XY坐标之间的路径，以便验证电连接性。该方法还可包括：使用像素扩展算法或填充算法检验多个网表中的单独网格并未连接。
该方法还可包括：提供多个计算机辅助设计(CAD)图像，所述多个CAD图像包括与形成在多个半导体管芯中的每个上方的单元特定图案中的每个相对应的CAD图像；以及通过针对多个单元特定图案中的每个将多个CAD图像光栅化或建模以生成多个动态参考图像，从而生成多个独特参考标准。该方法还可包括：在针对多个定制图案中的每个将多个动态参考图像中的一者与多个图像中的对应一者进行比较以便检测多个单元特定图案中的缺陷前，使用阶跃响应针对多个单元特定图案中的每个使多个CAD图像光栅化，以便生成灰度图像。
该方法还可包括：提供多个CAD图像，所述多个CAD图像包括与形成在多个半导体管芯中的每个上方的单元特定图案中的每个相对应的CAD图像，其中多个独特参考标准包括从多个CAD图像提取的几何形状，以便在公共空间中生成提取到的CAD几何形状；其中针对多个单元特定图案中每个的多个图像包括从多个图像提取的几何形状，以便在公共空间中生成提取到的图像几何形状；并且其中检测多个单元特定图案中的缺陷包括通过将提取到的CAD几何形状与公共空间中的提取到的图像几何形状进行比较，检测多个单元特定图案中的缺陷。
该方法还可包括：提供多个计算机辅助设计(CAD)图像，所述多个CAD图像包括与形成在多个半导体管芯中的每个上方的单元特定图案中的每个相对应的CAD图像；将单元特定图案的多个图像从灰度图像转换为二进制图像，以便针对多个单元特定图案形成多个二进制图像；以及通过将来自多个CAD图像的二进制数据与针对多个单元特定图案的多个二进制图像进行比较，检测多个单元特定图案中的缺陷。
该方法还可包括：形成多个单元特定图案，所述多个单元特定图案包括一个或多个再分布层(RDL)、迹线、通孔、柱子、柱体、凸块下金属化物(UBM)或凸块。所述方法还可包括：通过检测多个单元特定图案中的缺陷，确定多个独特半导体封装中的哪个是已知的良好单元。
在另一方面中，一种针对多个独特半导体封装的AOI的方法可以包括：通过采集重构晶圆上形成的多个单元特定图案中的每个的图像来采集多个图像；通过生成多个单元特定图案中的每个的独特参考标准来生成多个独特参考标准；以及通过针对多个单元特定图案中的每个将多个独特参考标准中的一者与多个图像中的对应一者进行比较，检测多个单元特定图案的缺陷。
针对多个独特半导体封装的AOI的方法还可包括：通过将多个图像转换为多个二进制图像，针对多个单元特定图案中的每个对多个图像进行预处理，多个二进制图像指示导电路径和非导电路径；生成多个独特参考标准作为多个XY坐标网表；以及通过针对多个单元特定图案中的每个来将多个XY坐标网表中的一者映射到多个二进制图像中的一者上，针对多个单元特定图案中的每个将多个XY坐标网表中的一者与多个二进制图像中的对应一者进行比较。该方法还可包括：使用搜索算法或连接性算法在二进制图像的导电路径内找出多个网表中的一者的XY坐标之间的路径，以便验证电连接性。该方法还可包括：使用像素扩展算法或填充算法检验多个网表中的单独网格并未连接。
针对多个独特半导体封装的AOI的方法还可包括：提供多个计算机辅助设计(CAD)图像，所述多个CAD图像包括与形成在多个半导体管芯中的每个上方的单元特定图案中的每个相对应的CAD图像；以及通过针对多个单元特定图案中的每个将多个CAD图像光栅化或建模以生成多个动态参考图像，从而生成多个独特参考标准。该方法还可包括：在针对多个定制图案中的每个将多个动态参考图像中的一者与多个图像中的对应一者进行比较以便检测多个单元特定图案中的缺陷前，使用阶跃响应针对多个单元特定图案中的每个使多个CAD图像光栅化，以便生成灰度图像。
该方法还可包括：提供多个CAD图像，所述多个CAD图像包括与形成在多个半导体管芯中的每个上方的单元特定图案中的每个相对应的CAD图像，其中多个独特参考标准包括从多个CAD图像提取的几何形状，以便在公共空间中生成提取到的CAD几何形状；其中针对多个单元特定图案中每个的多个图像包括从多个图像提取的几何形状，以便在公共空间中生成提取到的图像几何形状；并且其中检测多个单元特定图案中的缺陷包括通过将提取到的CAD几何形状与公共空间中的提取到的图像几何形状进行比较，检测多个单元特定图案中的缺陷。
针对多个独特半导体封装的AOI的方法还可包括：提供多个CAD图像，所述多个CAD图像包括与形成在多个半导体管芯中的每个上方的单元特定图案中的每个相对应的CAD图像；将单元特定图案的多个图像从灰度图像转换为二进制图像，以便针对多个单元特定图案形成多个二进制图像；以及通过将来自多个CAD图像的二进制数据与针对多个单元特定图案的多个二进制图像进行比较，检测多个单元特定图案中的缺陷。
针对多个独特半导体封装的AOI的方法还可包括：形成多个单元特定图案，所述多个单元特定图案包括一个或多个RDL、迹线、通孔、柱子、柱体、UBM或凸块。所述方法还可包括：通过检测多个单元特定图案中的缺陷，确定多个独特半导体封装中的哪个是已知的良好单元。
从说明书和附图以及权利要求书来看，上述和其他方面、特征和优点对于本领域的普通技术人员将是显而易见的。
附图说明
图1A至图1C示出根据本公开的实施例的用于半导体封装件或嵌入式管芯封装件中的多个半导体管芯。
图2A和图2B示出了半导体封装的各种视图。
图3示出了针对单元特定的图案化的AOI的方法的流程图。
图4示出了图像进行图像处理的流程图。
图5A至图5F示出了AOI的方法中使用的半导体器件的一部分的多个平面图。
图6示出了针对单元特定的图案化的AOI的方法的流程图。
图7A至图7D示出了AOI的方法中使用的半导体器件的一部分的多个平面图。
图8A和图8B示出了针对单元特定的图案化的AOI的方法的流程图。
图9A至图9D示出了AOI的方法中使用的半导体器件的一部分的多个平面图。
图10示出了针对单元特定的图案化的AOI的方法的流程图。
图11A至图11C示出了AOI的方法中使用的半导体器件的一部分的多个平面图。
具体实施方式
本公开包括在以下参考附图的说明书中的一个或多个实施例，其中类似的数字表示相同或相似的元件。本领域技术人员应当理解，本说明书旨在涵盖替代形式、修改形式和等同方式，这些替代形式、修改形式和等同方式可以包括在由随后的公开及附图所支持的所附权利要求及其等同方式所限定的本公开的精神和范围之内。
在以下描述中，陈述了许多特定细节，诸如特定配置、组合物和工艺等，以便提供对本公开的全面理解。在其他实例中，尚未特别详细地描述众所周知的工艺和制造技术，以免不必要地混淆本公开。此外，附图中所示的各种实施方案是示例性的表示，并且未必按比例绘制。
词语“示例性”、“示例”或它们的各种形式在本文用于表示充当例子、实例或举例说明。本文描述为“示例性”或“示例”的任何方面或设计未必被解释为是优选的或优于其他方面或设计。此外，提供例子仅是出于清楚和理解的目的，并非意在以任何方式限制或约束本公开的公开主题或相关部分。应当理解，本可呈现具有不同范围的大量附加或替代的例子，但出于简洁目的而省略了。
如本文所使用的术语“在…上方”、“在…之间”、“在…上”是指一层相对于其他层的相对位置。沉积或布置在另一层上方或下方的一层可以直接与该另一层接触或可以具有一个或多个中间层。沉积或布置在层间的一层可直接与该层接触或可具有一个或多个中间层。相比而言，在第二层“上”的第一层与该第二层接触。
半导体器件一般是使用两个复杂的制造工艺(即，前端制造和后端制造)进行制造。前端制造涉及在半导体晶圆的表面上形成多个管芯。晶圆上的每个管芯包含有源和无源电子部件，这些电子部件电连接而形成功能电路。有源电子部件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子部件，诸如电容器、电感器、电阻器和变压器，产生在执行电路功能所必需的电压和电流间的关系。
无源和有源部件在半导体晶圆表面上通过一系列工艺步骤，包括掺杂、沉积、光刻、蚀刻和平坦化而被形成。通过诸如离子注入或热扩散的技术，掺杂向半导体材料中引入杂质。在有源器件中，掺杂工艺修改半导体材料的电导率，从而将半导体材料转换成绝缘体、导体或响应于电场或基极电流来动态改变半导体材料电导率。晶体管包含掺杂的类型和程度有所不同的区域，所述区域按需要布置以使晶体管能在施加有电场或基极电流时提升或限制电流的流动。
由具有不同电性质的材料的层来形成有源和无源部件。可以通过部分地由被沉积材料的类型所确定的各种沉积技术来形成这些层。例如，薄膜沉积可涉及化学气相沉积(CVD)、物理气相沉积(PVD)、电解电镀和无电镀工艺。一般将每一层图案化以形成有源部件、无源部件或部件间的电连接的部分。
这些层可使用光刻法来图案化。图案化是基本的操作，通过其来去除半导体晶圆表面上的顶层的部分。可使用光刻法、光掩模、掩模、氧化物或金属去除、照相和模板印制、以及显微光刻法来去除半导体晶圆的部分。光刻法包括在中间掩模(reticle)或光掩模中形成图案、以及将图案转移到待图案化的层诸如半导体晶圆的表面层中。在两步工艺中光刻法在半导体晶圆的表面上形成有源和无源部件的水平尺寸。首先，在中间掩模或光掩模上的图案被转移到光致抗蚀剂层中。光致抗蚀剂是感光材料，该感光材料在暴露于光时会经历结构和性质上的改变。改变光致抗蚀剂的结构和性质的工艺作为负性作用光致抗蚀剂或正性作用光致抗蚀剂而发生。其次，光致抗蚀剂层被转移到晶圆表面中。该转移发生在蚀刻去除半导体晶圆顶层未被光致抗蚀剂所覆盖的部分时。或者，将一些类型的材料通过直接向区域或空隙中沉积材料来图案化，该区域或空隙由光致抗蚀剂形成，或由使用诸如无电镀和电解电镀的技术的先前的沉积/蚀刻工艺形成。光致抗蚀剂的化学性质是使得光致抗蚀剂在半导体晶圆顶层未被光致抗蚀剂所覆盖的部分被去除或通过电镀添加的同时保持基本上完整且抵抗由化学蚀刻溶液或电镀化学品进行去除。根据使用的特定抗蚀剂和期望的结果，可以修改成形、曝光和去除光致抗蚀剂的工艺，以及去除半导体晶圆的一部分或添加到晶圆的一部分的工艺。
在负性作用光致抗蚀剂中，光致抗蚀剂被暴露于光并且在称为聚合作用的工艺中从可溶状况改变为不可溶状况。在聚合作用中，未聚合材料被暴露于光或能量源并且聚合物形成抗蚀刻的交联材料。在大多数负性抗蚀剂中，聚合物是聚异戊二烯。用化学溶剂或显影剂去除可溶部分(即未暴露于光的部分)在抗蚀剂层中留下与中间掩模上的不透明图案相对应的孔。图案存在于不透明区域中的掩模被称为亮场(clear-field)掩模。
在正向作用光致抗蚀剂中，光致抗蚀剂被暴露于光下并且在称为光溶液化的工艺中从相对不可溶状况改变为更加可溶状况。在光溶液化中，相对不可溶抗蚀剂被暴露于适当的光能量且被转化为更可溶状态。抗蚀剂的光溶液化部分可由显影工艺中的溶剂所去除。基本的正性光致抗蚀剂聚合物是苯酚-甲醛聚合物，也称为苯酚-甲醛酚醛清漆树脂。用化学溶剂或显影剂去除可溶部分(即暴露于光的部分)在抗蚀剂层中留下与中间掩模上的透明图案相对应的孔。图案存在于透明区域中的掩模被称为暗场(dark-field)掩模。在去除半导体晶圆未被光致抗蚀剂所覆盖的顶部后，去除光致抗蚀剂的其余部分，留下图案化的层。
或者，当待图案化的材料自身具有感光性时，可在不使用光致抗蚀剂的情况下完成光刻法。在这种情况下，使用旋涂、层合或其他合适的沉积技术将感光材料涂覆在器件表面上。然后在通常称为暴露的操作中，使用光将图案从光掩模转移到感光材料。在一个实施例中，使用溶剂将感光材料中受光影响的部分去除或显影，从而暴露下伏层的部分。或者，在另一个实施例中，使用溶剂将感光材料中未受光影响的部分去除或显影，从而暴露下伏层的部分。感光膜的剩余部分可变成器件结构的永久部分。
在现有的图案上沉积材料的薄膜可以增大下伏图案并建立不均匀平坦的表面。产生更小和更密集包装的有源和无源部件需要均匀平坦的表面。平坦化可被用来从晶圆表面去除材料和产生均匀平坦的表面。平坦化涉及用抛光垫来抛光晶圆表面。研磨材料和腐蚀性化学品在抛光期间被添加到晶圆表面。或者，使用机械研磨而不使用腐蚀性化学品来进行平坦化。在一些实施例中，通过使用带式磨床、标准晶圆背面研磨机、平面精研机或其他类似机器来实现纯机械研磨。磨料的机械作用和化学品的腐蚀作用相组合，去除任何不规则的形貌，从而得到均匀平坦的表面。
后端制造涉及将成品晶圆切割或切单处理成单独半导体管芯，然后封装半导体管芯以用于结构支撑和环境隔离。为了切单处理半导体管芯，可沿着称为锯道或划线的晶圆的非功能区切割晶圆。使用激光切割工具或锯条来切单处理晶圆。在切单后，将单独半导体管芯安装到包括用于与其他系统部件互连的引脚或接触焊盘的封装基板。半导体管芯上形成的接触焊盘然后被连接到封装中的接触焊盘。可用焊料凸块、柱形凸块、导电浆料、再分布层或丝焊实现电连接。将密封剂或其他模制材料沉积在封装上以提供物理支撑和电隔离。然后将成品封装插入到电学系统中且使半导体器件的功能性对于其他系统部件是可用的。
电学系统可以是使用半导体器件来执行一个或多个电学功能的独立系统。或者，电学系统可以是更大系统的子部件。例如，电学系统可以是蜂窝电话、个人数字助理(PDA)、数字视频相机(DVC)或其他电子通信设备的一部分。或者，电学系统可以是显卡、网络接口卡或可以插入计算机的其他信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路(ASIC)、逻辑电路、模拟电路、RF电路、分立器件或其他半导体管芯或电子部件。为了使产品被市场所接受，小型化和轻量化是必要的。半导体器件间的距离必须被减小以实现更高的密度。
通过在单基板上组合一个或多个半导体封装，制造商可将预制部件结合到电子器件和系统中。因为半导体封装包括复杂的功能，可以使用更廉价的部件和流水线制造工艺来制造电子器件。所得到的器件不太可能出故障并且是更廉价制造的，从而降低了消费者的成本。
在以下讨论中，参照单管芯FOWLP的形成来描述某些实施例，但是本公开的实施例不限于此。本公开的实施例可以用于任何板式封装应用，包括单管芯应用、多管芯模块、嵌入印刷线路板或PCB的管芯、模块内管芯和无源部件的某种组合，或者模块内器件单元和另外的部件的某种组合。
图1A示出具有用于结构支承的基底基板材料22(诸如但不限于硅、锗、砷化镓、磷化铟或碳化硅)的半导体晶圆20的平面图。多个半导体管芯或部件24形成在晶圆20上，被稳定的、管芯间的晶圆区域或锯道26分开，如上所述。锯道26提供切割区域以将半导体晶圆20分割成单独的半导体管芯24。
图1B示出先前在图1A的平面图中所示的半导体晶圆20的一部分的截面图。每个半导体管芯24具有背面或背表面28和与背面相反的有源表面30。有源表面30包含模拟或数字电路，所述电路以根据半导体管芯的电气设计和功能形成在管芯内并且电互连的有源器件、无源器件、导电层和介质层的形式实现。例如，电路可以包括一个或多个晶体管、二极管和形成在有源表面30内的其他电路元件以实施模拟电路或数字电路，诸如DSP、ASIC、存储器或其他信号处理电路。半导体管芯24也可以包含用于RF信号处理的集成无源器件(IPD)，诸如电感器、电容器和电阻器。
使用PVD、CVD、电解电镀、无电极电镀工艺或其他合适的金属沉积工艺在有源表面30上方形成导电层32。导电层32可以是一层或多层铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)或其他合适的导电材料。导电层32操作为电连接到有源表面30上的电路的接触焊盘或接合焊盘。导电层32可形成为距半导体管芯24的边缘第一距离并排设置的接触焊盘，如图1B中所示。或者，导电层32可以形成为接触焊盘，所述接触焊盘以多行偏移从而使得第一行接触焊盘被布置成离管芯的边缘为第一距离，并且与第一行交替的第二行接触焊盘被布置成离管芯的边缘为第二距离。在另一个实施例中，导电层32可形成为以阵列形式设置在半导体管芯24的整个表面区域上的接触焊盘。接触焊盘的完整阵列可根据半导体管芯的结构和设计以规则或不规则的图案形成在半导体管芯24的整个表面上。类似地，所述接触焊盘的尺寸、形状或取向也可相对于彼此不规则，并且可包括一段导电材料，该导电材料在半导体管芯24的整个有源表面30上横向地路由信号。
在图1C中，半导体晶圆20经受使用研磨机34进行的可选研磨操作，以使半导体晶圆表面平面化并减缩所述半导体晶圆的厚度。化学蚀刻也可以用于移除半导体晶圆20以及使其平坦化。使用锯条或激光切割工具35，通过锯道26，将半导体晶圆20分割成单独的半导体管芯24。
图2A和图2B示出了使用针对利用单元特定的图案化、封装特定的图案化、定制的图案化或独特的图案化形成的特征的AOI的方法形成和检测的多个半导体封装或半导体器件50，这些图案化方法也以商标Adaptive PatterningTM为名。单元特定的图案化是指调整堆积结构的电路、部分(诸如互连结构、堆积互连结构、一个或多个RDL、迹线、图案化导电层、布线、通孔、柱子、柱体、以及UBM(统称“电路”))以在X、Y和θ方向上与管芯放置错位或其他错位进行对准的设计方法。单元特定的图案化可以包括一种或多种图案化技术以便控制X、Y和θ方向上的放置错位，包括：(i)单元特定布线，它也以商标Adaptive RoutingTM为名，以及(ii)单元特定的图案化，它也以商标Adaptive PatterningTM为名。
单元特定的图案化是指通过利用自动布线算法将电路调整为在X、Y和θ方向上与管芯放置错位或其他错位对准，从而完成半导体封装的电路的设计方法，电路形成在该半导体封装中。在某些情况下，单元特定的图案化可与前层单元设计一起形成或图案化。前层单元设计可以包括固定的电路或布线，对于半导体封装诸如完全模塑的半导体封装，所述固定的电路或布线可部分地从球栅阵列(BGA)焊盘朝半导体管芯24上方的接触焊盘32或铜(Cu)柱焊盘布线。封装电路或布线的未固定的剩余部分(其可包括布线的约5-10％)可被定制或是动态的，并且可通过自动布线器来完成，该自动布线器生成适于X、Y和θ方向上的管芯取向失准的布线或其他结构。
单元特定对准是指一种设计方法，该设计方法通过旋转、在XY方向上平移预定义单元中的特征、或者进行这两者的操作来调整堆积结构的电路或部分以在X、Y和θ方向上与管芯放置错位或其他错位对准。
图2A示出了通过使用锯刀或激光切割工具35从重构晶圆或模塑面板52切单处理的多个独特半导体封装或半导体器件50。半导体封装50可以包括扇入或扇出WLCSP，其可在管芯朝上或管芯朝下位置中完全地模塑或封装在密封剂或模塑化合物54内。如本文所用，管芯朝上是指包括有源表面和与有源表面相对的背表面的半导体管芯，其定位成使得当半导体管芯被安装到载体时，背表面被耦接到并取向为朝向载体或基板(以下称为载体)，并且半导体管芯的有源表面被取向为远离载体。如本文所用，管芯朝下是指包括有源表面和与有源表面相对的背表面的半导体管芯，其定位成使得当半导体管芯被安装到载体时，有源表面被耦接到并取向为朝向载体，并且半导体管芯的背表面被取向为远离载体。
半导体封装50可以包括第一通孔或开口56，该第一通孔或开口可以形成在第一层中，诸如沉积在包括半导体管芯24的原生半导体晶圆20上的聚合物层、绝缘层或第一聚合物层58。可以在管芯焊盘32上直接敞开通孔56，并且可为晶圆锯道区域限定锯道去除区域26。
柱子、铜柱、支柱或导电互连器60可由任何合适的金属或导电材料制成，并且在形成通孔56后、在于原生晶圆20上形成RDL 62后、或者在这两种情况下形成。RDL、布线或互连器62可形成为扇入或扇出RDL。在对原生晶圆20进行切单处理前，柱子60可以通过电镀或其他合适工艺形成达到定义的厚度，诸如约5-50或5-30微米(μm)。在铜柱60形成后，半导体管芯24可被嵌入或模塑在密封剂54内，以形成重构晶圆或模塑面板52。重构晶圆或模塑面板52可为任何形状尺寸，并且可以包括晶圆、扇出晶圆或面板、嵌入管芯面板、基板或它们的衍生物。此外，可以使用PCB工艺形成重构晶圆52，其中半导体管芯24嵌入在多层PCB基板或板内。RDL 62可以是沉积在原生晶圆20上、沉积在通孔56中、以及沉积在聚合物层58上的导电层，以在半导体管芯24的覆盖区内的位置处将管芯焊盘32连接到柱子60。可以通过金属沉积、光刻和蚀刻工艺的组合生成布线62。
可以在沉积在重构晶圆52、半导体管芯24上方，沉积在密封剂54上，以及沉积在柱子60的暴露端部上的聚合物层、绝缘层或第二聚合物层64中形成第二通孔、面板通孔或开口66。通孔66可以在柱子60上直接敞开，并且完全延伸穿过聚合物层64。在某些情况下，通孔66也可在到达柱子60前延伸穿过密封剂54中的一些，使得密封剂54的层可以存在于柱子60的一些而非所有端部与形成有通孔66的聚合物层64之间。可以使用单元特定工艺或通过单元特定的图案化形成通孔66以解决在通过将密封剂54设置于半导体管芯24周围来形成重构晶圆52时半导体管芯24的管芯偏移或移动。
一个或多个RDL、面板RDL、布线或互连层68可被形成为扇入或扇出RDL。RDL 68可以是沉积在重构晶圆52上方、沉积在通孔66中、以及沉积在聚合物层64上的导电层，以便在半导体管芯24的覆盖区内和在该导体管芯的覆盖区外的位置处连接或接触柱子60。可通过使用单元特定工艺的金属沉积、光刻和蚀刻工艺的组合或通过单元特定的图案化生成RDL68以考虑到半导体管芯24的管芯偏移或移动以及通孔66的位置。在某些情况下，通孔66可填充有导电互连器、柱子、支柱或导电通孔，它们与RDL 68分离以使得RDL不会向下延伸到通孔66中。通孔66(包括通孔66的定位或位置)可以被定义为允许从柱子位置到RDL 68的连接性。可以在RDL 68的位置或其附近为半导体封装50锯道区域限定用于重构面板52的锯道去除区域。这样一来，RDL 68可以包括形成柱子60和BGA焊盘70之间的连接的部分的焊盘或球栅阵列(BGA)焊盘70。
可以在沉积在聚合物层64、RDL 68和BGA焊盘70上方的聚合物层、绝缘层或第三聚合物层74中形成第三通孔、凸块下通孔或开口72。当仅存在一个RDL 68时，聚合物层74可以是形成在重构晶圆52上的第二聚合物层。或者，当需要额外的布线层时，也可存在额外的聚合物或绝缘层。在任何情况下，都可以这样的方式限定通孔72，以便提供或允许RDL 68与随后形成的凸块下金属化层/冶金(UBM)层或凸块下通孔(UBV)76之间的连接。UBM可以是具有粘合层、阻挡层、晶种或润湿层中的一个或多个的多重金属堆叠。UBM 76的定位或位置可以限定凸块或封装互连器78的位置，这确定了BGA位置以及最终封装互连位置，所述最终封装互连位置可相对于封装轮廓保持恒定并且由于单元特定的图案化而不受到封装内的半导体管芯24的错位影响。总而言之，单元特定的图案化可以用于形成可包括特征58-78或64-78的一个堆积的互连层或多个堆积的互连层80。
半导体封装50还可包括任选的背面涂层或管芯附连材料82。背面涂层82可在封装50的整个背面上方延伸，或者可被限制在半导体管芯的覆盖区内。
图2B示出了在图2A中以剖面图示出的半导体封装50的底侧的平面图。图2B示出了具有用于半导体管芯24的封装轮廓90和半导体管芯轮廓92的半导体封装50。封装50示出RDL 68的焊盘70和迹线71。UBM掩模可形成在封装50上方，该封装具有在焊盘70上方的开口。封装50包括单元特定区域、自适应区域或边界框94，在边界框中可进行单元特定的图案化，诸如在使用前层时。在其他情况下，单元特定的图案化可不针对所包含的单元特定区域94发生，或者换句话说，单元特定区域94可以包括封装50的覆盖区的整个表面。封装50还可包括基准、L-基准或对准基准96。
继续参考图2A和图2B，更详细地讨论用于对利用单元特定的图案化形成的封装进行AOI以检测缺陷的系统和方法。封装50的单元特定图案化可以包括用于调整半导体封装的元件(包括堆积互连结构80的一个或多个部分、元件或特征)的系统和方法。单元特定的图案化可以补偿例如在半导体管芯的封装期间可能发生的半导体管芯在面板化封装或重构晶圆内的偏移或相对移动。半导体管芯的相对定位或偏移可相对于最终封装、相对于在面板或重构晶圆上的定位或位置、或这两者。本文所公开的用于单元特定的图案化的AOI系统和方法允许检测单元特定的图案化封装50，同时检测重构晶圆52的一部分，无论封装50是部分还是完全完成。然而，在参考图3继续描述针对封装50的AOI前，给出本申请人对包括单元特定的图案化的封装的AOI的益处的若干见解。
常规光学检测使用基于黄金图像的方法，如背景技术部分中所述。然而，常规光学检测无法针对包括单元特定的图案化的封装检测封装和结构。由于在光学检测期间检测的特征或图案在根据所需单元特定设计正确形成时可以是独特的并且不符合于平均或黄金图像，因此常规光学检测对于单元特定的图案化是无效的。相反，如果整个单元特定图案都符合于整个平均或黄金图像，那么可能不正确地或不恰当地执行或构建单元特定图案。因此，对于涉及到单元特定的图案化的应用，由于在正确构造时，图案化材料的部分可能与“平均状况”不同或有所变化，因此无法从已知良好部分为整个图案创建黄金图像。
因此，目前的光学检测方法可能仅用于检测单元特定图案化封装的有限部分，而非整个封装。对于其中动态迹线从固定图案或前层绘制到偏移通孔捕获焊盘或迹线71的单元特定设计，可以忽略围绕在单元特定区域94内形成的每个动态迹线的单元特定区域或边界框94，并且可以检测图案的静止或固定部分(即，前层)。然而，这种部分检测方法不会检测单元特定、自适应、定制或动态形成的迹线来发现缺陷。
对于其中再分布层几何形状固定但平移和旋转以匹配管芯偏移的单元特定设计，可以在执行比较前将黄金图像重新对准到偏移的RDL图案。然而，所有被检测层可能没有同样对准。因此，这种方法需要单独检测每组对准的层，或者忽略错位区域。如上所述，可利用传统黄金图像方法，通过将黄金图像与采集到的图像对准来分析仅具有定制为单元特定设计的一部分的RDL层(例如，RDL 68)的单元特定对准晶圆。然而，当在后续步骤中添加额外特征诸如UBM层76或凸块78时，额外特征将未必被对准至RDL图案，并且采集到的图像将由两个偏移或旋转层制成。由于每个半导体管芯24可以具有不同的偏移或旋转，因此传统黄金图像方法存在问题、耗时、昂贵，并且在技术上不适用于执行完整的光学检测。
因此，存在对单元特定图案化的AOI的需要，该AOI允许高效率且可靠地检测封装50中的单元特定的图案化，并且检测缺陷。缺陷可被定义为与完美产品或黄金图像的偏差。用于包括单元特定的图案化的封装50的AOI的系统和方法通过改变每个管芯的完美产品的定义而考虑到利用单元特定的图案化形成的动态图案。完美产品自身可以是动态的、独特的，或单元特定的参考或标准，诸如独特参考标准，堆积互连层80的单元特定图案或特征可相对于完美产品进行测量、比较或测试。因此，独特参考标准针对每个封装上的图案、特征或单元特定图案的元件进行调整，包括或考虑到每个封装上的图案、特征或单元特定图案的元件，以便补偿单元特定的图案化。
现在，另外考虑可以如何执行对同一重构晶圆内的包括单元特定的图案化的独特半导体封装的AOI。然后，针对每个封装而生成的独特参考标准一旦生成，便可在形成于半导体管芯上方或连接到半导体管芯的单元特定图案的检测期间与捕获的图像进行比较。如将参考以下附图讨论的，独特参考标准可以是从每个封装的CAD原图生成的图像。在比较前，可以对参考图像和被检测的部分的图像进行预处理。或者，并且如参考以下附图所讨论的，基准可以是描述预期特征的几何形状数据集。
一种为多个包括单元特定的图案化的独特半导体封装提供AOI的方式包括使用计算机辅助设计(CAD)文件。下述解决方案涉及将设计或CAD文件与从AOI系统采集的单元特定图案的一个或多个图像进行比较。值得注意的是，CAD文件是二进制的，而从AOI采集的图像是灰度的。因此，为了通过减法或其他方法将CAD文件与采集到的图像进行比较，就可使用若干方法。在第一方面中，作为形成独特参考标准的一部分，二进制CAD文件可转换成灰度，诸如通过采集的图像空间，从而允许独特参考标准与对应单元特定图案之间的比较。参考图3-图5F更详细地呈现第一方面。在第二方面中，可通过将CAD文件和采集到的图像两者转换到公共空间或第三空间来进行比较。参考图6-图7D更详细地呈现第二方面。在第三方面中，通过视觉检测采集到的灰度图像可被转换为二进制格式，诸如CAD数据空间或与之兼容。参考图8A-图9D更详细地呈现第三方面。在具体实施针对多个独特半导体封装的AOI的方法的各个方面时，可能需要多个CAD文件来制造完整产品。此外，各种方面可以彼此一起使用，并且还与不依赖CAD文件的额外方面一起使用。
图3示出了流程图或方法100，其呈现了关于将CAD数据转换为采集到的图像空间的信息。CAD数据或CAD设计108可以呈一个或多个CAD文件的形式，它可包括一个或多个层，诸如CAD文件层1或CAD文件102、CAD文件层2或CAD文件104、以及CAD文件层3或CAD文件106。可将所有CAD文件102、104和106、以及一个或多个单元特定图案的采集到的图像110给出作为模型112的输入，从而生成动态参考图像、独特参考标准或独特参考图像114。可以针对每个采集到的图像110生成独特参考标准114，并且接着可将独特参考标准114与对应或相应的采集到的图像110进行比较，以便检测、确定或识别缺陷。可以针对每个半导体管芯24或包括在重构晶圆52内的每个半导体管芯24的堆积互连80一个或多个对应特征进行独特参考标准114与采集到的图像110的比较。
因此，独特参考标准114可以代替或作为改善或独特的“黄金图像”而工作，独特参考标准114是每个半导体封装50或堆积结构80的独特理想化图像。在应用缺陷检测算法116时，如果通过采集到的图像110的每个像素与对应独特参考标准114的比较而得出的偏差在指定灰度范围内，那么在采集到的图像110中捕获的部分、特征或堆积互连结构80的元件可以被分类为无缺陷的。用于生成灰度动态参考图像的两个示例模型112包括：1)将CAD文件102、104和106光栅化，或者将作为轮廓而存储在文件102、104、106内的图像转换为可显示在屏幕上或进行打印的像素；以及2)对采集到的图像与其CAD文件之间的关系进行建模。
在某种情况下，可以通过将CAD文件102、104和106光栅化，然后利用与该部分上的材料的组合相对应的特定的像素值填充光栅化图像，来生成独特参考标准114。这将参考图4更详细地讨论，并且生成将用于减法比较的独特参考标准114。
在其他情况下，还可通过在模型112内对采集到的图像110与CAD文件102、104和106之间的关系进行建模，来生成独特参考标准114。可以使用在被检测的部分(诸如单元特定图案)上的材料的边缘响应来表征CAD文件102、104和106的设计文件与图像110之间的关系，以生成独特参考标准114。模型112可以包括使用边缘响应函数、作为边缘响应函数的导数的线扩展函数(LSF)、或点扩散函数(PSF)中的一个或多个。可从LSF计算PSF。假设系统在模型112内是线性的且是移位不变的，那么就可使用PSF来为任何CAD输入文件(诸如CAD文件102、104和106)产生独特参考标准114。
对于模型112中的光栅化和建模方法，可以在缺陷检测算法116处进行比较前进一步地处理独特参考标准114，以更好地对被检测部分的采集到的图像110中存在的噪声或其他变化进行建模。图4提供了来自CAD文件102、104和106的参考图像可以如何使用阶跃响应在模型112处经受图像处理而生成更好的或更准确的独特参考标准114的例子。
图4示出了如何处理来自CAD文件102、104和106的图像以使其看起来更像图像110的流程图120。CAD文件102、104和106中的数据是二进制的(无论某些内容被绘制还是未绘制)，而图像110在形貌特征、材料厚度、以及斜度方面有所变化。可以由AOI或检测装置通过测量参考图像124在从并不存在图案化特征(就像没有RDL 62)转变到存在图案化特征(就像存在RDL 62)时如何改变，捕获到参考图像124(诸如常规黄金图像或采集到的图像110)的变化。不存在特征与存在特征之间的阶跃称为阶跃响应122，其被示出为线图，示出与图的底部的对应条对准的增大强度，这表明了来自没有RDL 62到存在RDL 62的阶跃的放大强度梯度。然后，阶跃响应122可变换为脉冲响应，并且在模型112处与来自CAD文件102、104和106的一个或多个CAD二进制图像进行卷积。来自模型112的输出是独特参考标准114，它可具有图案化特征，在这种情况下，示为RDL 62，图案化特征包括CAD数据的形状，并且还包括了参考图像124的转变性质或阶跃响应122。因此，当在图案化中并不存在缺陷或误差时，CAD文件102、104和106中的图像、以及捕获到的图像110在统计上更类似于图像110。另外，当应用缺陷检测算法116时，检测缺陷(在存在缺陷时)也变得更容易。
对阶跃响应122的测量可以每个晶圆做一次、每个封装做一次、或者任何其他次数，直到实现所需校准为止。此外，不止一个阶跃响应122可以用于不同图案化特征间的不同转变，诸如在通孔56与RDL 62之间或通孔66与RDL 68之间。在模型(就像模型112内)进行图像处理可以多种方式完成。可以使用阈值滤波器将图像转换到CAD图像空间或二进制空间中。如果CAD数据和采集到的数据(就像来自图像110或124的数据)两者都要用作多边形，那么采集到的图像可由边缘检测滤波器处理。
图5A-图5E中的图像示出了通过将图像110与CAD设计108进行比较来检测采集到的图像110中的误差的过程。更具体地讲，图5A示出了独特参考标准或所生成的参考图像114。图5B示出了采集到的图像110。图5C示出了CAD设计108。图5D示出了CAD文件层102，该文件层仅针对RDL 68。图5E示出了差值图像117，其示出了采集到的图像110与独特参考标准114之间的可作为输出118的差减或差值。图5F示出了在处理或运行缺陷检测算法116后得到的也可作为输出118的缺陷图119。
因此，图4和图5A-图5F示出和描述的方法可以包括：首先，将CAD数据108中的每层光栅化，使其成为具有与采集到的图像110相同的像素尺寸的单独图像。接着，通过利用每种材料的平均值填充光栅化CAD图像中的区域，生成独特参考标准或参考图像114。由于像素强度不同(参见以下示例表)，两个层的交叠就被视为不同材料。独特参考标准或参考图像114是多种材料的例子，其包括交叠层。从采集到的图像110中逐像素地减去独特参考标准或参考图像114，获得图5E中示出的差值图像117。最后，对差值图像117进行阈值滤波并接着进行空间滤波以将噪声去除。所得缺陷图119利用白色像素指出缺陷。因此，大斑点状缺陷130在缺陷图119中看起来是大的白斑。另外，存在于设计数据108而非采集到的图像110中的RDL 68或迹线71的缺失片段看起来是白色迹线。
以下所包括的表1示出了基于进行CAD图像的转换的各种材料类型的AIO过程中使用的像素值的采样范围和值。虽然每种材料可以具有在0-255的范围内的值，但是该表按材料来示出也可使用的值、或是包括相对于每个示出的值的±10、±20、±50或±100的范围。
材料 像素值(0-255)
PRDL 68
PRDL-PVIA1 52
PRDL-PUBV-UBM 100
PRDL-UBM 100
模具 40
表1
图6示出了流程图或方法140，其呈现了关于将CAD数据148和采集到的图像150转换到公共空间的信息。CAD数据或CAD设计158可以呈一个或多个CAD文件的形式，它可包括一个或多个层，诸如CAD文件层1或CAD文件142、CAD文件层2或CAD文件144、以及CAD文件层3或CAD文件144。所有CAD文件142、144和146都可作为几何形状提取器152的输入而被给出。类似地，可将采集到的图像150作为几何形状提取器154的输入给出。几何形状提取器152和几何形状提取器154可以使用斑点算法和边缘找寻算法进行运算，以便从CAD设计148和采集到的图像150的输入处理、产生多边形、弧形和圆形，或者进行这两者的操作。例如，几何形状提取器154可以将采集到的图像150转换为一组预期边缘、弧形和圆形。类似地，几何形状提取器152可以利用来自CAD设计148的输出的多边形、弧形和圆形形式工作，并且如果输出并非所需形式，那么必须将CAD设计148转换为一组预期边缘、弧形和圆形。来自CAD设计148和采集到的图像150的预期边缘、弧形和圆形可以在形态上与参考文献中的那些或独特参考标准156相比较。类似地，通过算法在CAD设计148和采集到的图像150中找到的边缘、多边形、弧形和圆形可以在形态上与参考文献中的那些或独特参考标准156相比较。
如本文所用，几何形状提取器152可以将CAD设计148转换为一组所需边缘、弧形和圆形，或转换为作为独特参考标准操作的边缘和斑点，用于将独特参考标准与包括单元特定图案的图像150进行比较，以便在缺陷检测算法156下确定公共空间中的缺陷。因此，流程图140的AOI的方法可以包括通过针对多个单元特定图案中的每个将多个独特参考标准中的一者与多个图像中的对应一者进行比较，检测多个单元特定图案中的缺陷，其中多个独特参考标准包括从CAD图像提取的几何形状，以便在公共空间中生成提取到的CAD几何形状，并且其中针对多个单元特定图案中每个的多个图像包括从多个图像提取的几何形状，以便在公共空间中生成提取到的图像几何形状，使得检测多个单元特定图案中的缺陷包括通过将提取到的CAD几何形状与公共空间中的提取到的图像几何形状进行比较，来检测多个单元特定图案中的缺陷。
图7A-图7D中的图像示出了通过利用缺陷检测算法156将从CAD数据148提取的几何形状与从图像150提取的几何形状进行比较来检测采集到的图像150中的误差的过程。更具体地讲，图7A示出了采集到的图像150。图7B示出了包括来自封装76的UBV层76的CAD文件层142。图7C示出了通过几何形状提取器154而产生的来自采集到的图像150的UBV层76和半导体管芯轮廓92的边缘。图7D示出了通过几何形状提取器152而产生的来自CAD文件层142的UBV层76和半导体管芯轮廓92的边缘。
流程图140中示出的方式或方法的例子可以包括使用一个或多个合适算法(诸如边缘检测算法和阈值处理算法)将采集到的图像150以及CAD文件148中的所有特征转换为几何对象。图7A-图7D中示出的例子表明在UBV层76的边缘处使用更高强度并在暗线处使用更低强度，以便隔离与UBV层76相关的特征。如例子中所示，图像然后可分解成几何形状，像圆形和矩形。然后可相对于CAD文件中的设计值来检查圆形的中心和直径、以及矩形的位置和厚度。
图8A和图8B分别示出了类似流程图或方法160和180，其呈现了关于将来自采集到的图像的图像数据转换为CAD数据以便允许检测CAD数据空间中的误差的信息。流程图160示出，采集到的图像162可以包括数据，所述数据可以在“层1配准”166处进行处理以使其仅包括与CAD文件层1、CAD文件或独特参考标准164相关的空间特征。预计半导体封装50的掩模或覆盖区90内的采集到的图像数据在灰度值范围内。与灰度值的偏差将会被缺陷检测算法170分类为误差。在不存在误差的情况下，缺陷检测算法将会产生层1的输出或者说是输出172。由于图像被转换到CAD数据空间，需要进行次数与CAD文件的数量一样多的比较。因此，在图8A和图8B的例子中，正在比较两个CAD文件164和184，并且同样需要两次比较才能产生输出172和192。因此，除了在CAD文件层(诸如CAD文件层164和CAD文件层184)之间的差异之外，图8A中的流程160中以及图8B中的流程180中示出的过程可以相同或基本相同。在某些情况下，过程流程160和过程流程180可以使用针对采集到的图像162和采集到的图像182的不同采集到的图像。在其他情况下，过程流程160和过程流程180可以使用针对采集到的图像162和采集到的图像182两者的相同图像。采集到的图像162和182可以是相同的，因为采集到的图像被检测的部分可以包含与多个CAD文件层(诸如CAD文件层164和CAD文件层184)内包括或包含的图案化部分、特征或被检测部分相对应的图案化部分、特征或被检测部分。
对于流程160，当将采集到的图像或图像数据162转换到CAD数据空间时，灰度图像162可被转换为二进制文件168以在层1配准166处与二进制CAD文件164进行比较。层1配准166可以通过不同算法来执行或完成，所述算法包括阈值处理、使用来自CAD文件164的空间掩蔽、或掩蔽和阈值处理的组合，或者其他合适算法。然后，可以在缺陷检测算法170处减去二进制图像168，以便产生差值图像171。然后，可以将最小尺寸的滤波器应用于差值图像171，以便获得可作为输出172产生的缺陷图173。因此，如图8A所示，可以通过将独特参考标准164与已处理产生对应图像168的采集到的图像162进行比较，实现对CAD数据空间中误差的检测，针对在重构晶圆52内的每个半导体管芯24的每个CAD文件层164，一次进行一层的比较。
对于流程180，当将采集到的图像或图像数据182转换到CAD数据空间时，灰度图像182可被转换为二进制文件188以在层2配准186处与二进制CAD文件184进行比较。层2配准186可以通过不同算法来执行或完成，所述算法包括阈值处理、使用来自CAD文件184的空间掩蔽、或掩蔽和阈值处理的组合，或者其他合适算法。然后，可以在缺陷检测算法190处减去二进制图像188，以便产生差值图像191。然后，可以将最小尺寸的滤波器应用于差值图像191，以便获得可作为输出192产生的缺陷图193。因此，如图8B所示，可以通过将独特参考标准184与已处理产生对应图像188的采集到的图像182进行比较，实现对CAD数据空间中的误差的检测，针对在重构晶圆52内的每个半导体管芯24的每个CAD文件层184，一层进行一次比较。
图9A-图9D中的图像示出了通过将来自采集到的图像162的图像数据转换为CAD数据空间中的对应图像168而将CAD文件或独特参考标准164与图像162进行比较，以允许检测图像162与CAD文件层164之间误差来检测采集到的图像162中误差的过程。更具体地讲，图9A示出了采集到的图像162、182，其包括了形成为RDL(例如，RDL 68)的单元特定图案或图案化特征。图9B示出了CAD文件164、184，其包括形成为RDL(例如，RDL 68)的单元特定图案或图案化特征。图9C示出了CAD文件164、184与二进制图像168、188之间的图像171、191，其包括形成为RDL(例如，RDL 68)的单元特定图案或图案化特征。图9D示出了形成为RDL(例如，RDL 68)的针对单元特定图案或图案化特征中存在的缺陷的缺陷图173、193。
图10呈现了针对多个独特半导体封装的另一AOI方法的流程图200，这些独特半导体封装包括单元特定的图案化，所述方法使用网表202作为独特参考标准来与捕获到的图像或采集到的图像204进行比较。网表202可以指定多个坐标，诸如XY坐标或者用于限定与电网相关联或相对应的设计、区域或网格的其他合适坐标。此类坐标的例子在图11B和图11C中被示为第一坐标或XY坐标220和第二坐标或XY坐标222。可以预期的是，设计中的每个坐标都将导电连接到同一网格上的所有其他坐标。网表202包含针对每个坐标的坐标列表(在给定封装50或晶圆52内)和相关联的网格。一个网表202可以包括可彼此电隔离或不同的多个不同电网的坐标列表。网表202可由电子CAD工具生成，或者作为来自电子CAD工具的输出而生成。
可通过使用连接性算法208来检查网表202的电连接性。如果对像素数据进行检查，那么用于连接性算法208的算法可以是像素填充算法或波前扩展算法。如果数据被转换为多边形，那么可通过检查多边形交叠或相交来完成连接。在使用多边形时，连接性算法208应当确保交叠的多边形在合在一起时是连续的，而非几个“岛”。在像素或多边形情况下，用于连接性算法208的数据可以来自采集到的图像204，其可以在输入到连接性算法208前进行预处理206。封装50的捕获到的AOI图像204的预处理206可以经受预处理以将采集到的图像204变换为导电路径和非导电路径的输入到连接性算法208的二进制图像。
对于连接性检测(其可包括识别开路和短路两者)，当在预处理206后将独特参考标准与采集到的图像204进行比较时，可将网表202用作独特参考标准。因此，可以使用网表202代替CAD原图进行与独特参考标准的比较，如参考图4、图6和图8所述。
为了检验捕获到的AOI图像204上的图案特征的连接性，首先可以通过预处理206将图像204变换为导电路径和非导电路径的二进制图像。然后，可将网表202的坐标在处理206后映射到图像204上，并且可以使用搜索或连接性算法208找到在由网表202限定的导电区域内的坐标之间的路径。为了验证网表202内的单独网格并未连接，可使用像素扩展算法或填充算法来围绕坐标进行扩展，以便填充该区域。如果扩展填充无网格的所有可用像素而不接触另一网格，那么在网格间就不存在短路，并且无短路的信息可以作为输出210被传送。网表202内的同一网格的坐标预期被捕获到的图像204中的导电材料电连接。在检测期间，针对每个坐标，跟踪与坐标交叠、在其下方或与其接触的整个形状并用相关联的网格进行标记(如果尚未标记的话)。当在坐标下方的形状已用网格标记时，被标记的网格与当前XY坐标的网格必须匹配，否则将会存在短路。对坐标下方的形状的跟踪可利用逐像素式填充算法来进行。对在坐标下方的形状的跟踪也可利用边缘检测算法进行，以便生成多边形边界。
替代算法可以用作应用连接性算法208的一部分，用于验证坐标或点之间的连接性，诸如像素数据上的图形搜索。当在像素数据上使用图形搜索时，网表中的一个坐标被用作起点，并且图形搜索找到穿过导电着色且连续的像素仅到达其他网表坐标的路径。如果这样的路径并不存在，那么网格具有开路。相反，为了检查短路，搜索也必须穷举性地验证并不存在这种通向其他网格的坐标的路径。为了增强性能，可将搜索仅限于预期彼此相邻的网格。如果来自捕获到的图像的形状被处理为多边形，那么检测可仅检测来自同一网格的多边形是否交叠并且验证多边形形成连续区域。如果多边形中的任何一者与来自另一网格的多边形交叠，那么存在短路缺陷。
作为连接性算法208的一部分，可以通过在检查与其他网格的交叠之前扩大每个多边形或像素形状，验证来自网表202的电网之间的间距。这种扩大可为网格之间的必需间距的一半，或者约一半的必要间距。如本文所用，“约”等于必要间距的±5％、±10％、±20％。如果捕获到的图像在扩大后并不包含短路(根据网表)，那么捕获到的图像就不包含间距缺陷。可以通过将每个多边形或像素形状腐蚀掉最小特征尺寸的一半或约一半的特征尺寸来检查最小宽度。如本文所用，“约”等于特征尺寸的±5％、±10％、±20％。如果在网表中指示的连接性在腐蚀后仍然存在，那么捕获到的图像就不包含最小宽度缺陷。
图11A-图11C示出了关于以上参考图10A所述使用网表方法200来进行电连接性验证的各种图像。图11A示出了在通过预处理206转换为二进制导电/非导电视图之后的采集到的图像204。图11A还示出通过网格来进行的来自采集到的图像204的形状的追踪和标记，使得网表202包括第一网格212、第二网格214、第三网格216、以及第四网格218，其中封闭RDL 68的实线限定相应网格212、214、216和218。图11B示出了第二网格214内的第一坐标或XY坐标220，其中第二网格214与采集到的图像204的一部分的形状224(其以灰色示出)交叠。形状224可为图案化结构或独特图案化结构的一部分，诸如RDL 68。图11C类似于图11B，但示出了来自第二网格214的第二坐标或XY坐标220，该第二网格与同一形状224交叠，该形状224用同一第二网格214标记，从而验证第一坐标220和第二坐标222的连接性。然而，如果形状224用不同网格(诸如第一网格212和第二网格214)标记，第一坐标220在第一网格212内，第二坐标222在第二网格214内，那么将会存在短路。
已描述了独特图案化的半导体封装50的AOI的若干不同方面。各种方面可单独地或共同地用于同一封装50、同一重构晶圆52或使用单元特定的图案化的任何其他封装结构，诸如印刷电路板或者具有嵌入管芯或面向下晶圆级扇出封装的基板。各种不同方面或方法可更好地适于找到不同缺陷类型，并且可以利用来自本文所述方面或方法中每个的要素组合来最佳地进行某些缺陷检测。另外，各种AOI方法的不同方面或方法也可并行或同时地用于检测相同半导体管芯24、半导体封装50或重构晶圆52的特定区域。
根据上述内容，使用动态参考检测晶圆级封装并从每封装的CAD原图生成动态参考提供了针对单元特定的图案化的AOI新颖方法。因此，用于单元特定图案化的AOI方法方便了通过允许对产品的彻查以改善质量控制来生产包括单元特定的图案化的半导体封装。
在以上例子、实施方案和具体实施参考例子的情况下，本领域的普通技术人员应当理解，其他制造装置和例子可与所提供的那些混和或将它们取代。在上述说明涉及具体实施例的地方，应当显而易见的是，在不脱离本发明的精神的情况下，可以进行多种修改，并且这些实施例和具体实施也可应用于其他技术。因此，本发明所公开的主题旨在涵盖落入本发明的精神和范围以及本领域普通技术人员知识内的所有此类更改形式、修改形式和变型形式。

Claims (20)

1.一种针对多个独特半导体封装的自动光学检测(AOI)的方法，包括：
提供形成为重构晶圆的多个半导体管芯；
通过在所述多个半导体管芯中的每个上方形成单元特定图案来形成多个单元特定图案，其中所述单元特定图案中的每个被定制为配合其相应的半导体管芯；
通过采集所述多个单元特定图案中的每个的图像来采集多个图像；
通过生成所述多个单元特定图案中的每个的独特参考标准来生成多个独特参考标准；
通过针对所述多个单元特定图案中的每个将所述多个独特参考标准中的一者与所述多个图像中的对应一者进行比较，检测所述多个单元特定图案中的缺陷；以及
将所述重构晶圆切单处理以形成所述多个独特半导体封装。
2.根据权利要求1所述的AOI的方法，还包括：
通过将所述多个图像转换为多个二进制图像，针对所述多个单元特定图案中的每个对所述多个图像进行预处理，所述多个二进制图像指示导电路径和非导电路径；
生成所述多个独特参考标准作为多个XY坐标网表；以及
通过针对所述多个单元特定图案中的每个来将所述多个XY坐标网表中的一者映射到所述多个二进制图像中的一者上，针对所述多个单元特定图案中的每个将所述多个XY坐标网表中的一者与所述多个二进制图像中的对应一者进行比较。
3.根据权利要求2所述的AOI的方法，还包括：使用搜索算法或连接性算法在所述二进制图像的所述导电路径内找出所述多个网表中的一者的XY坐标之间的路径，以验证电连接性。
4.根据权利要求2所述的AOI的方法，还包括：使用像素扩展算法或填充算法验证所述多个网表中的单独网格并未连接。
5.根据权利要求1所述的AOI的方法，还包括：
提供多个计算机辅助设计(CAD)图像，所述多个CAD图像包括与形成在所述多个半导体管芯中的每个上方的所述单元特定图案中的每个相对应的CAD图像；以及
通过针对所述多个单元特定图案中的每个将所述多个CAD图像光栅化或建模以生成多个动态参考图像，生成所述多个独特参考标准。
6.根据权利要求5所述的AOI的方法，还包括：在针对所述多个定制图案中的每个将所述多个动态参考图像中的一者与所述多个图像中的对应一者进行比较以便检测所述多个单元特定图案中的缺陷之前，使用阶跃响应针对所述多个单元特定图案中的每个使所述多个CAD图像光栅化，以生成灰度图像。
7.根据权利要求1所述的AOI的方法，还包括：
提供多个计算机辅助设计(CAD)图像，所述多个CAD图像包括与形成在所述多个半导体管芯中的每个上方的所述单元特定图案中的每个相对应的CAD图像；
其中所述多个独特参考标准包括从所述多个CAD图像提取的几何形状，以便在公共空间中生成提取到的CAD几何形状；
其中针对所述多个单元特定图案中每个的所述多个图像包括从所述多个图像提取的几何形状，以在所述公共空间中生成提取到的图像几何形状；以及
其中检测所述多个单元特定图案中的缺陷包括通过将提取到的CAD几何形状与所述公共空间中的所述提取到的图像几何形状进行比较，检测所述多个单元特定图案中的缺陷。
8.根据权利要求1所述的AOI的方法，还包括：
提供多个计算机辅助设计(CAD)图像，所述多个CAD图像包括与形成在所述多个半导体管芯中的每个上方的所述单元特定图案中的每个相对应的CAD图像；
将所述单元特定图案的所述多个图像从灰度图像转换为二进制图像，以针对所述多个单元特定图案形成多个二进制图像；以及
通过将来自所述多个CAD图像的二进制数据与针对所述多个单元特定图案的所述多个二进制图像进行比较，检测所述多个单元特定图案中的缺陷。
9.根据权利要求1所述的AOI的方法，还包括：形成所述多个单元特定图案，所述多个单元特定图案包括一个或多个再分布层(RDL)、迹线、通孔、柱子、柱体、凸块下金属化物(UBM)或凸块。
10.根据权利要求1所述的AOI的方法，还包括：通过检测所述多个单元特定图案中的缺陷，确定所述多个独特半导体封装中的哪些是已知的良好单元。
11.一种针对多个独特半导体封装的自动光学检测(AOI)的方法，包括：
通过采集重构晶圆上形成的所述多个单元特定图案中的每个的图像来采集多个图像；
通过生成所述多个单元特定图案中的每个的独特参考标准来生成多个独特参考标准；以及
通过针对所述多个单元特定图案中的每个将所述多个独特参考标准中的一者与所述多个图像中的对应一者进行比较，检测所述多个单元特定图案的缺陷。
12.根据权利要求11所述的AOI的方法，还包括：
通过将所述多个图像转换为多个二进制图像，针对所述多个单元特定图案中的每个对所述多个图像进行预处理，所述多个二进制图像指示导电路径和非导电路径；
生成所述多个独特参考标准作为多个XY坐标网表；以及
通过针对所述多个单元特定图案中的每个来将所述多个XY坐标网表中的一者映射到所述多个二进制图像中的一者上，针对所述多个单元特定图案中的每个将所述多个XY坐标网表中的一者与所述多个二进制图像中的对应一者进行比较。
13.根据权利要求12所述的AOI的方法，还包括：使用搜索算法或连接性算法在所述二进制图像的所述导电路径内找出所述多个网表中的一者的XY坐标之间的路径，以验证电连接性。
14.根据权利要求12所述的AOI的方法，还包括：使用像素扩展算法或填充算法验证所述多个网表中的单独网格并未连接。
15.根据权利要求11所述的AOI的方法，还包括：
提供多个计算机辅助设计(CAD)图像，所述多个CAD图像包括与形成在所述多个半导体管芯中的每个上方的所述单元特定图案中的每个相对应的CAD图像；以及
通过针对所述多个单元特定图案中的每个将所述多个CAD图像光栅化或建模以生成多个动态参考图像，从而生成所述多个独特参考标准。
16.根据权利要求15所述的AOI的方法，还包括：在针对所述多个定制图案中的每个将所述多个动态参考图像中的一者与所述多个图像中的对应一者进行比较以便检测所述多个单元特定图案中的缺陷之前，使用阶跃响应针对所述多个单元特定图案中的每个使所述多个CAD图像光栅化，以生成灰度图像。
17.根据权利要求11所述的AOI的方法，还包括：
提供多个计算机辅助设计(CAD)图像，所述多个CAD图像包括与形成在所述多个半导体管芯中的每个上方的所述单元特定图案中的每个相对应的CAD图像；
其中所述多个独特参考标准包括从CAD图像提取的几何形状，以在公共空间中生成提取到的CAD几何形状；
其中针对所述多个单元特定图案中每个的所述多个图像包括从所述多个图像提取的几何形状，以在所述公共空间中生成提取到的图像几何形状；以及
其中检测所述多个单元特定图案中的缺陷包括通过将提取到的CAD几何形状与所述公共空间中的所述提取到的图像几何形状进行比较，检测所述多个单元特定图案中的缺陷。
18.根据权利要求11所述的AOI的方法，还包括：
提供多个计算机辅助设计(CAD)图像，所述多个CAD图像包括与形成在所述多个半导体管芯中的每个上方的所述单元特定图案中的每个相对应的CAD图像；
将所述单元特定图案的所述多个图像从灰度图像转换为二进制图像，以针对所述多个单元特定图案形成多个二进制图像；以及
通过将来自所述多个CAD图像的二进制数据与针对所述多个单元特定图案的所述多个二进制图像进行比较，检测所述多个单元特定图案中的缺陷。
19.根据权利要求11所述的AOI的方法，还包括：形成所述多个单元特定图案，所述多个单元特定图案包括一个或多个再分布层(RDL)、迹线、通孔、柱子、柱体、凸块下金属化物(UBM)或凸块。
20.根据权利要求11所述的AOI的方法，还包括：通过检测所述多个单元特定图案中的缺陷，确定所述多个独特半导体封装中的哪些是已知的良好单元。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109084721A (zh) * 2017-06-13 2018-12-25 睿励科学仪器（上海）有限公司 用于确定半导体器件中的目标结构的形貌参数的方法和设备
CN109543665A (zh) * 2017-09-22 2019-03-29 凌云光技术集团有限责任公司 图像定位方法及装置
CN110176430A (zh) * 2018-02-20 2019-08-27 英飞凌科技奥地利有限公司 用于管芯分离的光学可检测的参考特征
WO2019223763A1 (zh) * 2018-05-25 2019-11-28 京东方科技集团股份有限公司 图像检测方法、装置、设备及介质，图案化控制系统及方法
CN110763696A (zh) * 2018-07-27 2020-02-07 三星电子株式会社 用于晶圆图像生成的方法和系统
CN111462113A (zh) * 2020-04-24 2020-07-28 上海精测半导体技术有限公司 无图形晶圆的复检方法
CN111855663A (zh) * 2019-04-30 2020-10-30 芯恩（青岛）集成电路有限公司 一种检测晶圆缺陷的设备和方法
CN112117207A (zh) * 2020-09-25 2020-12-22 上海华力微电子有限公司 晶圆缺陷的监控方法
CN112666791A (zh) * 2019-09-27 2021-04-16 台湾积体电路制造股份有限公司 缺陷检验的方法
CN113361225A (zh) * 2017-10-05 2021-09-07 敖翔科技股份有限公司 智能型坐标转换校正方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101631406B1 (ko) * 2015-02-09 2016-06-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
DE102015204800B3 (de) * 2015-03-17 2016-12-01 MTU Aero Engines AG Verfahren und Vorrichtung zur Qualitätsbeurteilung eines mittels eines additiven Herstellungsverfahrens hergestellten Bauteils
US9640496B2 (en) * 2015-09-17 2017-05-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
US10319689B2 (en) * 2015-12-01 2019-06-11 Nxp Usa, Inc. Antenna assembly for wafer level packaging
CN105514071B (zh) * 2016-01-22 2019-01-25 中芯长电半导体（江阴）有限公司 一种扇出型芯片的封装方法及封装结构
US10042974B2 (en) * 2016-05-30 2018-08-07 Camtek Ltd. Inspecting a wafer using image and design information
US20170373032A1 (en) * 2016-06-24 2017-12-28 Qualcomm Incorporated Redistribution layer (rdl) fan-out wafer level packaging (fowlp) structure
KR102595300B1 (ko) * 2016-07-04 2023-10-31 삼성전자주식회사 검사 방법 및 시스템, 및 이를 이용한 반도체 패키지의 제조 방법
KR101848173B1 (ko) 2016-11-24 2018-05-24 한양대학교 산학협력단 인쇄회로기판 코팅 검사 장치 및 방법
US11023648B2 (en) * 2017-12-12 2021-06-01 Siemens Industry Software Inc. Puzzle-based pattern analysis and classification
KR102300562B1 (ko) 2018-01-25 2021-09-13 삼성전자주식회사 검출 방법, 검출 장치 및 컴퓨터 판독 가능한 저장매체
US10585049B2 (en) * 2018-03-10 2020-03-10 Kla-Tencor Corporation Process-induced excursion characterization
US10719018B2 (en) * 2018-07-10 2020-07-21 Applied Materials, Inc. Dynamic imaging system
US20200160089A1 (en) * 2018-11-15 2020-05-21 International Business Machines Corporation Visual pattern recognition with selective illumination for assisted inspection
US11682584B2 (en) 2018-12-26 2023-06-20 Camtek Ltd. Measuring buried layers
US11122680B2 (en) 2019-03-18 2021-09-14 International Business Machines Corporation Passive methods of loose die identification
US11127707B2 (en) * 2019-07-15 2021-09-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
TWI775319B (zh) * 2020-02-19 2022-08-21 韓商Ｎｅｐｅｓ股份有限公司 半導體封裝件
US11670601B2 (en) * 2020-07-17 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking via structures for stress reduction
CN113051863B (zh) * 2021-03-12 2023-02-24 广东省大湾区集成电路与系统应用研究院 半导体建模方法、装置、存储介质及计算机设备
TWI752846B (zh) * 2021-03-15 2022-01-11 英業達股份有限公司 自動光學與類神經網路整合的二次檢測系統及其方法
KR102549436B1 (ko) 2021-04-01 2023-06-30 롭틱스(주) 반사광 및 형광을 이용한 반도체 회로패턴 검사 장치
US11830176B2 (en) * 2021-09-12 2023-11-28 Nanya Technology Corporation Method of measuring a semiconductor device
CN117038664B (zh) * 2023-07-27 2024-06-04 魅杰光电科技(上海)有限公司 版图、晶圆aoi检测标准片及晶圆表面缺陷检测方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06194130A (ja) * 1991-06-11 1994-07-15 Hojo Tetsuya Ｉｃパッケージの外観自動検査方法
JPH0855218A (ja) * 1994-08-09 1996-02-27 Fujitsu Ltd パターン検査方法及びパターン検査装置
US20030228050A1 (en) * 2002-06-10 2003-12-11 Tokyo Seimitsu Israel Ltd. Method for pattern inspection
US6847443B1 (en) * 2002-01-17 2005-01-25 Rudolph Technologies, Inc. System and method for multi-wavelength, narrow-bandwidth detection of surface defects
US20050119844A1 (en) * 2003-12-01 2005-06-02 Lee Chang-Hoon Apparatus and method for inspecting patterns on wafers
TW201237443A (en) * 2011-01-21 2012-09-16 Hitachi High Tech Corp Circuit pattern inspection device and inspection method therefor
US20130280826A1 (en) * 2010-02-16 2013-10-24 Deca Technologies Inc. Adaptive patterning for panelized packaging

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60263807A (ja) * 1984-06-12 1985-12-27 Dainippon Screen Mfg Co Ltd プリント配線板のパタ−ン欠陥検査装置
FR2568033B1 (fr) * 1984-07-23 1986-12-26 Texas Instruments France Dispositif indicateur d'operations en attente et machine a calculer electronique comportant un tel dispositif
US6252412B1 (en) * 1999-01-08 2001-06-26 Schlumberger Technologies, Inc. Method of detecting defects in patterned substrates
IL131282A (en) * 1999-08-05 2009-02-11 Orbotech Ltd Apparatus and methods for inspection of objects
EP1928583A4 (en) * 2005-09-01 2010-02-03 Camtek Ltd METHOD AND SYSTEM FOR ESTABLISHING A TEST PROCEDURE
JP4266971B2 (ja) * 2005-09-22 2009-05-27 アドバンスド・マスク・インスペクション・テクノロジー株式会社 パターン検査装置、パターン検査方法、及び検査対象試料
US7583833B2 (en) * 2006-01-27 2009-09-01 Advanced Micro Devices, Inc. Method and apparatus for manufacturing data indexing
JP5022648B2 (ja) * 2006-08-11 2012-09-12 東京エレクトロン株式会社 欠陥検査方法および欠陥検査装置
US9714978B2 (en) * 2012-04-12 2017-07-25 Larry Ross At-speed integrated circuit testing using through silicon in-circuit logic analysis

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06194130A (ja) * 1991-06-11 1994-07-15 Hojo Tetsuya Ｉｃパッケージの外観自動検査方法
JPH0855218A (ja) * 1994-08-09 1996-02-27 Fujitsu Ltd パターン検査方法及びパターン検査装置
US6847443B1 (en) * 2002-01-17 2005-01-25 Rudolph Technologies, Inc. System and method for multi-wavelength, narrow-bandwidth detection of surface defects
US20030228050A1 (en) * 2002-06-10 2003-12-11 Tokyo Seimitsu Israel Ltd. Method for pattern inspection
US20050119844A1 (en) * 2003-12-01 2005-06-02 Lee Chang-Hoon Apparatus and method for inspecting patterns on wafers
US20130280826A1 (en) * 2010-02-16 2013-10-24 Deca Technologies Inc. Adaptive patterning for panelized packaging
TW201237443A (en) * 2011-01-21 2012-09-16 Hitachi High Tech Corp Circuit pattern inspection device and inspection method therefor

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109084721A (zh) * 2017-06-13 2018-12-25 睿励科学仪器（上海）有限公司 用于确定半导体器件中的目标结构的形貌参数的方法和设备
CN109084721B (zh) * 2017-06-13 2021-09-21 睿励科学仪器（上海）有限公司 用于确定半导体器件中的目标结构的形貌参数的方法和设备
CN109543665B (zh) * 2017-09-22 2020-10-16 凌云光技术集团有限责任公司 图像定位方法及装置
CN109543665A (zh) * 2017-09-22 2019-03-29 凌云光技术集团有限责任公司 图像定位方法及装置
CN113361225A (zh) * 2017-10-05 2021-09-07 敖翔科技股份有限公司 智能型坐标转换校正方法
CN110176430A (zh) * 2018-02-20 2019-08-27 英飞凌科技奥地利有限公司 用于管芯分离的光学可检测的参考特征
WO2019223763A1 (zh) * 2018-05-25 2019-11-28 京东方科技集团股份有限公司 图像检测方法、装置、设备及介质，图案化控制系统及方法
US11270152B2 (en) 2018-05-25 2022-03-08 Boe Technology Group Co., Ltd. Method and apparatus for image detection, patterning control method
CN110763696A (zh) * 2018-07-27 2020-02-07 三星电子株式会社 用于晶圆图像生成的方法和系统
CN111855663A (zh) * 2019-04-30 2020-10-30 芯恩（青岛）集成电路有限公司 一种检测晶圆缺陷的设备和方法
CN112666791A (zh) * 2019-09-27 2021-04-16 台湾积体电路制造股份有限公司 缺陷检验的方法
CN111462113A (zh) * 2020-04-24 2020-07-28 上海精测半导体技术有限公司 无图形晶圆的复检方法
CN112117207A (zh) * 2020-09-25 2020-12-22 上海华力微电子有限公司 晶圆缺陷的监控方法

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