CN117038664B - 版图、晶圆aoi检测标准片及晶圆表面缺陷检测方法 - Google Patents

版图、晶圆aoi检测标准片及晶圆表面缺陷检测方法 Download PDF

Info

Publication number
CN117038664B
CN117038664B CN202310940852.8A CN202310940852A CN117038664B CN 117038664 B CN117038664 B CN 117038664B CN 202310940852 A CN202310940852 A CN 202310940852A CN 117038664 B CN117038664 B CN 117038664B
Authority
CN
China
Prior art keywords
pattern
layout
wafer
area
defect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310940852.8A
Other languages
English (en)
Other versions
CN117038664A (zh
Inventor
闫波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Meijie Photoelectric Technology Shanghai Co ltd
Original Assignee
Meijie Photoelectric Technology Shanghai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Meijie Photoelectric Technology Shanghai Co ltd filed Critical Meijie Photoelectric Technology Shanghai Co ltd
Priority to CN202310940852.8A priority Critical patent/CN117038664B/zh
Publication of CN117038664A publication Critical patent/CN117038664A/zh
Application granted granted Critical
Publication of CN117038664B publication Critical patent/CN117038664B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/8851—Scan or image signal processing specially adapted therefor, e.g. for scan signal adjustment, for detecting different kinds of defects, for compensating for structures, markings, edges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/8851—Scan or image signal processing specially adapted therefor, e.g. for scan signal adjustment, for detecting different kinds of defects, for compensating for structures, markings, edges
    • G01N2021/8887—Scan or image signal processing specially adapted therefor, e.g. for scan signal adjustment, for detecting different kinds of defects, for compensating for structures, markings, edges based on image processing techniques
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/30—Computing systems specially adapted for manufacturing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • General Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本申请提供一种版图、晶圆AOI检测标准片及晶圆表面缺陷检测方法。其中晶圆AOI检测标准片包括第一版图和第二版图，第一版图包括多个按照预设规则排列的第一版图图案，同样第二版图包括相同布设的第二版图图案；多个第一版图图案构成第一制作区域，多个第二版图图案构成第二制作区域；其中，采用晶圆AOI检测标准片在晶圆制作后，使用检验AOI设备将第一制作区域和第二制作区域进行比对，统计各种不同缺陷的个数，并将个数与预设阈值比较，确定晶圆表面不同缺陷对应的检出率。本说明书实施例通过设置标准片并将标准片的版图布局制作在晶圆后，通过比对晶圆上缺陷区域与非缺陷区域确定晶圆表面缺陷的检出率。

Description

版图、晶圆AOI检测标准片及晶圆表面缺陷检测方法
技术领域
本申请涉及半导体晶圆检测工艺技术领域，具体涉及一种版图、晶圆AOI检测标准片及晶圆表面缺陷检测方法。
背景技术
半导体晶圆在加工过程中会存在缺陷，为检测这些缺陷开发了AOI(AutomaticOptic Inspection，自动光学检测)缺陷检测设备。现有技术采用图像处理的晶圆表面缺陷检测需采集一张完整的待测晶圆图像，这样采集的图像数据量非常大，且检测处理步骤繁琐，对计算机硬件的要求极高。
随着半导体尺寸越来越小，晶圆的制作越来越精细，加之晶圆表面缺陷的种类较多。晶圆表面存在细小缺陷和非缺陷难以辨别、缺陷形状和背景图案相似，造成识别精度较低。
因此，需要一种新的晶圆表面缺陷检测的方案。
发明内容
有鉴于此，本说明书实施例提供一种版图、晶圆AOI检测标准片及晶圆表面缺陷检测方法，应用于半导体晶圆表面缺陷检测的过程。
本说明书实施例提供以下技术方案：
本说明书实施例提供一种晶圆AOI检测标准片，所述晶圆AOI检测标准片包括第一版图和第二版图，第一版图包括多个按照预设规则排列的第一版图图案，第二版图包括多个按照预设规则排列的第二版图图案；
多个第一版图构成第一制作区域，多个第二版图构成第二制作区域；
其中，采用所述晶圆AOI检测标准片在晶圆制作后，使用检验AOI设备将第一制作区域和第二制作区域进行比对，统计各种不同缺陷的个数并将所述个数与预设阈值比较，确定晶圆表面不同缺陷对应的检出率。
本说明书实施例提供的另一种版图，应用于半导体晶圆AOI检测，所述版图包括：多个按照预设规则排列的第一版图图案，
所述第一版图图案布设有六种图形，所述六种图形为标准图形；
第一版图图案在晶圆上制作后，使用检验AOI设备进行第一版图图案与第二版图图案的对应区域比对，确定晶圆表面的缺陷；
其中第一版图图案与第二版图图案构成标准片。
本说明书实施例提供的又一种版图，应用于半导体晶圆AOI检测，所述版图包括：多个按照预设规则排列的第二版图图案，
所述第二版图图案布设有六种图形；每种图形中设置有不同的缺陷；
第二版图图案在晶圆上制作后，使用检验AOI设备进行第一版图图案与第二版图图案的对应区域比对，确定晶圆表面的缺陷；
其中第一版图图案与第二版图图案构成标准片。
本说明书实施例还提供一种晶圆表面缺陷检测方法，采用前述技术方案中的晶圆AOI检测标准片在晶圆进行制作；使用检验AOI设备将第一制作区域和第二制作区域进行比对；统计各种不同缺陷的个数并将所述个数与预设阈值比较，确定晶圆表面不同缺陷对应的检出率。
与现有技术相比，本说明书实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：
本说明书实施例通过设置晶圆AOI检测标准片，通过芯片加工流程将标准片上版图图案制作到晶圆上，进而使用检验AOI设备将版图上不同的制作区域进行比对，统计各种不同缺陷的个数，并将个数与预设阈值比较，确定晶圆表面不同缺陷对应的检出率。本说明书实施例采用晶圆AOI检测标准片，快速，全面地验证检验AOI设备缺陷检测的能力满足要求。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本申请中第一版图图案的示意图；
图2是本申请中第一版图图案中六种图形的示意图；
图3是本申请中第一版图图案中各个图形区域的示意图；
图4是本申请中第二版图图案的示意图；
图5是本申请中第二版图图案中六种图形的示意图；
图6是本申请中第二版图图案中各个图形区域的示意图；
图7是本申请第二版图图案中第一图形区域的缺陷示意图；
图8是本申请第二版图图案中各种尺寸缺陷的分布示意图；
图9是本申请模拟电性能测试结合晶圆扎针的示意图；
图10是本申请芯片内针痕缺陷检测的示意图；
图11是本申请中晶圆AOI检测标准片的示意图；
图12是本申请中晶圆表面缺陷检测的结果效果图一；
图13是本申请中晶圆表面缺陷检测的结果效果图二；
图14是本申请中晶圆表面缺陷检测方法的流程图。
具体实施方式
下面结合附图对本申请实施例进行详细描述。
以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本申请，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目和方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践。
现有技术半导体晶圆加工过程存在缺陷，如晶圆表面缺陷检测会对芯片质量产生一定影响。因此为检测晶圆表面缺陷检测开发了AOI缺陷检测设备。现有技术采用图像处理进行缺陷检测需采集一张完整的待测晶圆图像，这样造成图像数据处理量非常大，会造成检测步骤繁琐，对计算机硬件要求高，导致设备配置成本高。
基于此，本说明书实施例通过设置晶圆AOI检测标准片，设置无缺陷版图和存在各种缺陷的版图，采用该晶圆AOI检测标准片制作晶圆后，使用AOI设备对光刻后的区域进行比对，进而通过统计各种缺陷检测出来的个数与预设阈值对比获得针对该类缺陷的检出率。
以下结合附图，说明本申请各实施例提供的技术方案。
为了提供一种快速的半导体晶圆AOI检测方式，设置一种晶圆AOI检测标准片，该标准片上设置有两种版图。其中一种版图布局为模型芯片，另外一种版图布局为缺陷芯片。该标准片上设置有各种图案缺陷以及尺寸缺陷对应的区域。一些实施例中模型芯片对应的版图上图案的布设与图案尺寸的设置于缺陷芯片对应版图上的相同。
其中一种版图应用于半导体晶圆AOI检测，如第一版图包括多个按照预设规则排雷的第一版图图案，第一版图图案布设有六种图形，六种图形为标准图形。
具体如图1所示，多个第一版图图案(参见图2)按照预设规则布设为第一版图，该第一版图构成shot单元级别的布局，整体包含10X16个die，该第一版图定义为模型die(Model Die)。
如图2和图3所示，第一版图图案布设有六种图形，这些图形为标准图形，对应布设六个区域。本说明书实施例中预设规则包括按照10X16布局，但不仅限于此，此处仅为举例。
另一种应用于半导体晶圆AOI检测的版图，如第二版图，其包括多个按照预设规则排列的第二版图图案，第二版图图案布设有六种图形；每种图形中设置有不同的缺陷。
如图4所示，同样地，多个第二版图图案(参见图5)按照预设规则布设为第二版图，该第二版图构成shot单元级别的布局，整体包含10X16个die，该第二版图定义为缺陷die(Defective Die)。
如图5和图6所示，第二版图图案同样布设有六种图形，但这些图形为缺陷图形，对应布设六个区域。
每种缺陷图形设置有不同的缺陷。
在一些实施例中，第一版图图案与第二版图图案的布局相同，第一版图图案的尺寸与第二版图图案的尺寸相同。因此，多个按照预设排列第一版图图案构成的第一版图与相同个数同样排列第二版图图案构成的第二版图尺寸相同。
具体地，如图1示例，第一版图尺寸为18336μm×15400μm，排布方式为10×16个第一版图图案构成。同样地，如图4示例，第二版图尺寸为18336μm×15400μm，排布方式为10×16个第二版图图案构成。
如图2所示，第一版图图案的尺寸包括相邻两个第一版图图案横向间距为80μm，第一版图图案外边框尺寸分别为1066μm×1460μm，内边框尺寸分别为1380μm×986μm。同样地，第二版图图案的尺寸类似同上，此处不再赘述。
在一些实施例中，第二版图图案中六种图形包括第一图形、第二图形、第三图形、第四图形、第五图形以及第六图形；第一图形包括各种图形多余或者缺失区域，以及各区域对应有不同尺寸大小的缺失；第二图形设置为缺失标志区域；第三图形为预留区域；第四图形包括用于表征晶圆上的凸起或者凹陷缺陷；第五图形包括用于验证针痕缺陷检测使用区域；第六图形设置为定位区域。
具体地，所述第一图形包括图形中心缺失、图形边缘缺失、无图形区域多余、图形边缘多余中至少一项；第二图形设置为预设图案；第三图形设置为方框；第四图形设置为圆形测试区域；第五图形设置为模拟电性能测试给晶圆扎针时带来的针痕区域；第六图形设置为预设图形。
如图7为图6第二版图图案第一图形中多余(needless pattern)和缺失(patternloss)缺陷的示意，第一图形包括图形中心缺失、图形边缘缺失、无图形区域多余、图形边缘多余中至少一项。其中图形多余和缺失在图形的中间，边缘，外侧都有，本说明书实施例可以表征各种缺陷。
图8示例第二版图第一图形区域中不同尺寸大小的缺失，其中尺寸大小包括0.3、0.4、0.5、0.8、1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、25、30、40、50。单位为μm。
图6示例的第二图形，第二版图图案中第二图形预设为“D”，这与第一版图图案中第二图形的“M”不同，其中定义die：M＝Model Die；D＝Defective Die。
图6示例第二版图图案中第三图形为方框，预留区域。
图6示例第二版图图案中第四图形是分布的圆形测试图案。圆的直径包含1um-20um。用来表征晶圆上的凸起或者凹陷缺陷(bump)。
图6示例第二版图图案中第五图形是模拟电性能测试给wafer扎针(图9)时带来的针痕(图10)，该区域用来验证针痕缺陷检测使用。
图6示例第二版图图案中第六图形是“十”字图形，用来对位的mark(定位)。
晶圆AOI检测标准片应用于晶圆AOI表面缺陷检测过程。其包括多个按照预设规则排列第一版图图案构成的第一版图与多个按照预设规则排列第二版图图案构成的第二版图。多个第一版图构成第一制作区域，多个第二版图构成第二制作区域。
本说明书实施例设置的晶圆AOI检测标准件，其上第一版图(如图1所示的无缺陷版图)和第二版图(如图4所示的有缺陷版图)分别由第一版图图案、第二版图图案组成Shot(曝光区域)单位级别的图案布局，经过采用晶圆AOI检测标准件制作在晶圆后，使用检验AOI设备获取有缺陷区域和无缺陷区域进行直接比对，统计各种不同缺陷的个数并将所述个数与预设阈值比较，确定晶圆表面不同缺陷对应的检出率。尤其通过对缺陷区域面积大小直观的显示来判断缺陷的检出率，实现了便捷快速的晶圆表面缺陷检测过程。
在一些实施例中，第一版图和第二版图在晶圆制造过程中通过设置在掩膜版等工艺，在晶圆上制作对应的第一制作区域和第二制作区域。采用晶圆AOI检测标准片通过芯片加工流程，制作到晶圆上。
在一些实施例中，第一版图图案的尺寸与第二版图图案的尺寸相同。
第一制作区域设置于两侧的第二制作区域之间。
如图11所示，晶圆制作后存在28个shot(曝光区域)对应的区域，晶圆总共28个shot，Shot1—shot8与shot12—shot28是如图4所示的第二版图，shot9—shot20是如图1所示的第一版图。
这样使用检验AOI设备将第一制作区域和第二制作区域进行比对，统计不同缺陷的个数，并将个数与预设阈值比较，确定晶圆表面不同缺陷对应的检出率。因此，本说明书实施例对晶圆表面缺陷检测过程可仅获取标准片设置对应的制作区域即可，无需获取完整的晶圆图像，实现了更加便捷的检测过程。
以0.3μm检测设计为例，对图11中的第一制作区域和第二制作区域进行比对，检测结果如图12所示，0.3um及以上的缺陷应该都能检测出，黑色带代表一个缺陷，通过设备扫描检测出来的缺陷个数就能判断设备在0.3um规格缺陷的检出率。检测完成后的map图如图12所示。
以10um检测设计为例，检测结果如图13，黑色带代表一个缺陷，通过设备扫描检测出来的缺陷个数就能判断设备在10um规格缺陷的检出率。检测完成后的map图如图13所示。其中图12和图13可以为曝光局部视角图。因此，随着检测要求的缺陷尺寸变大，黑点的区域随着变小，从而非常方便判断晶圆表面缺陷对应的检出率。
如图14所示本说明书实施例提供的晶圆表面缺陷检测方法，步骤1410中采用上述实施示例的晶圆AOI检测标准片在晶圆制作后，步骤1420中使用检验AOI设备将第一制作区域和第二制作区域进行比对。步骤1430中统计各种不同缺陷的个数，并将所述个数与预设阈值比较来确定晶圆表面不同缺陷对应的检出率。
结合上述实施例采用晶圆AOI检测标准片通过芯片加工流程在晶圆上制作得到第一版图对应的第一制作区域和第二版图对应的第二制作区域，如图11所示。
检测过程中例如使用AOI检测设备扫描晶圆，用无缺陷(M标志)的die作为样本，和有缺陷(D标志)的die区域对比，通过如图6所示第二版图中第一图形区域的图案能模拟芯片内的图形缺失或者增加，从而检查出缺陷，统计不同大小的缺陷检测出来的个数，然后和预设阈值对比，就能得出设备针对该尺寸的缺陷的检出率。
又如使用AOI检测设备扫描晶圆，用无缺陷(M标志)的die作为样本，和有缺陷(D标志)的die区域对比，通过如图6所示第四图形区域的图案能模拟芯片内bump缺陷的检测情况，根据设计值统计不同大小的缺陷检测出来的个数，然后和预设阈值对比，就能得出设备针对该类缺陷的检出率。
在一些实施例中，晶圆表面缺陷检测方法还包括，晶圆上芯片电性能测试在晶圆芯片引脚处插针后，使用检验AOI设备扫描晶圆，将第一制作区域和第二制作区域进行比对，统计芯片内针痕缺陷的个数，并将个数与预设阈值对比，确定芯片划痕该类缺陷的检出率。具体地，晶圆测试厂需要测试晶圆上芯片的电性能，需要在pad结构(如图9示例)上插针，通过针给芯片供电，采集电流数据。因此通过晶圆AOI检测标准片在晶圆制作后检测针痕来表征检测设备能检测扎过针的pad。若扎针的力度大小以及偏移带来问题，通过标准片来表征检测设备能检测扎过针的pad。当然扎针力度合适通过标准片也可以表征检测设备能检测扎过针的pad。具体地，电性能检测后使用AOI检测设备扫描晶圆，用第二版图对应第二制作区域中无缺陷(M标志)的die作为样本，和第一版图对应第一制作区域中有缺陷(D标志)的die区域对比，通过如图6第五图形中的图案模拟芯片内针痕的缺陷检测情况如图10示例，根据统计不同大小的缺陷检测出来的个数，然后与预设阈值进行对比，从而确定针对芯片划痕该类缺陷的检出率。
一些实施例中，检验AOI设备采用晶圆表面缺陷检测方法，利用晶圆AOI检测标准片在晶圆制作，将第一制作区域和第二制作区域进行比对，统计各种不同缺陷的个数并将所述个数与预设阈值比较，直观确定晶圆表面不同缺陷的检出率，对检验AOI设备缺陷检测能力实现快速、全面地验证。
本说明书中各个实施例之间相同相似的部分互相参见即可，每个实施例侧重说明的都是与其他实施例的不同之处。尤其，对于后面说明的产品实施例而言，由于其与方法是对应的，描述比较简单，相关之处参见系统实施例的部分说明即可。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (9)

1.一种晶圆AOI检测标准片，其特征在于，所述晶圆AOI检测标准片包括第一版图和第二版图，第一版图包括多个按照预设规则排列的第一版图图案，第二版图包括多个按照预设规则排列的第二版图图案；
多个第一版图构成第一制作区域，多个第二版图构成第二制作区域；
其中，采用所述晶圆AOI检测标准片在晶圆制作后，使用检验AOI设备将第一制作区域和第二制作区域进行比对，统计各种不同缺陷的个数并将所述个数与预设阈值比较，通过对缺陷区域面积大小显示来判断缺陷的检出率，随着检测要求的缺陷尺寸变大，缺陷的区域随着变小，确定晶圆表面不同缺陷对应的检出率；
其中，所述第二版图图案中六种图形包括第一图形、第二图形、第三图形、第四图形、第五图形以及第六图形；
第一图形包括各种图形多余或者缺失区域，以及各区域对应有不同尺寸大小的缺失；其中图形多余或者缺失位于图形中间、边缘以及外侧；
第二图形设置为缺失标志区域；
第三图形为预留区域；
第四图形包括用于表征晶圆上的凸起或者凹陷缺陷；
第五图形包括用于验证针痕缺陷检测使用区域；
第六图形设置为定位区域。
2.根据权利要求1所述的晶圆AOI检测标准片，其特征在于，第一制作区域设置于两侧的第二制作区域之间；所述第一版图图案的尺寸与第二版图图案的尺寸相同。
3.一种版图，其特征在于，应用于半导体晶圆AOI检测，所述版图包括：多个按照预设规则排列的第一版图图案，
所述第一版图图案布设有六种图形，所述六种图形为标准图形；
第一版图图案在晶圆上制作后，使用检验AOI设备进行第一版图图案与第二版图图案的对应区域比对，通过对缺陷区域面积大小显示来判断缺陷的检出率，随着检测要求的缺陷尺寸变大，缺陷的区域随着变小，确定晶圆表面的缺陷；
其中第一版图图案与第二版图图案构成标准片；
其中，所述第二版图图案中六种图形包括第一图形、第二图形、第三图形、第四图形、第五图形以及第六图形；
第一图形包括各种图形多余或者缺失区域，以及各区域对应有不同尺寸大小的缺失；其中图形多余或者缺失位于图形中间、边缘以及外侧；
第二图形设置为缺失标志区域；
第三图形为预留区域；
第四图形包括用于表征晶圆上的凸起或者凹陷缺陷；
第五图形包括用于验证针痕缺陷检测使用区域；
第六图形设置为定位区域。
4.根据权利要求3所述的版图，其特征在于，所述第一版图图案的尺寸与第二版图图案的尺寸相同。
5.一种版图，其特征在于，应用于半导体晶圆AOI检测，所述版图包括：多个按照预设规则排列的第二版图图案，
所述第二版图图案布设有六种图形；每种图形中设置有不同的缺陷；
第二版图图案在晶圆上制作后，使用检验AOI设备进行第一版图图案与第二版图图案的对应区域比对，通过对缺陷区域面积大小显示来判断缺陷的检出率，随着检测要求的缺陷尺寸变大，缺陷的区域随着变小，确定晶圆表面的缺陷；
其中第一版图图案与第二版图图案构成标准片；
其中，所述第二版图图案中六种图形包括第一图形、第二图形、第三图形、第四图形、第五图形以及第六图形；
第一图形包括各种图形多余或者缺失区域，以及各区域对应有不同尺寸大小的缺失；其中图形多余或者缺失位于图形中间、边缘以及外侧；
第二图形设置为缺失标志区域；
第三图形为预留区域；
第四图形包括用于表征晶圆上的凸起或者凹陷缺陷；
第五图形包括用于验证针痕缺陷检测使用区域；
第六图形设置为定位区域。
6.根据权利要求5所述的版图，其特征在于，所述第二版图图案中六种图形的布局与第一版图图案中的布局相同；第二版图图案的尺寸与第一版图图案的尺寸相同。
7.根据权利要求5所述的版图，其特征在于，所述第一图形包括图形中心缺失、图形边缘缺失、无图形区域多余、图形边缘多余中至少一项；
第二图形设置为预设图案；
第三图形设置为方框；
第四图形设置为圆形测试区域；
第五图形设置为模拟电性能测试给晶圆扎针时带来的针痕区域；
第六图形设置为预设图形。
8.一种晶圆表面缺陷检测方法，其特征在于，采用如权利要求1或2的晶圆AOI检测标准片在晶圆制作；使用检验AOI设备将第一制作区域和第二制作区域进行比对；统计各种不同缺陷的个数并将所述个数与预设阈值比较，通过对缺陷区域面积大小显示来判断缺陷的检出率，随着检测要求的缺陷尺寸变大，缺陷的区域随着变小，确定晶圆表面不同缺陷对应的检出率。
9.根据权利要求8所述的晶圆表面缺陷检测方法，其特征在于，所述晶圆表面缺陷检测方法还包括：晶圆上芯片电性能测试在晶圆芯片引脚处插针后，使用检验AOI设备扫描晶圆将第一制作区域和第二制作区域进行比对，统计芯片内针痕缺陷的个数并将所述个数与预设阈值对比，确定芯片划痕该类缺陷的检出率。
CN202310940852.8A 2023-07-27 2023-07-27 版图、晶圆aoi检测标准片及晶圆表面缺陷检测方法 Active CN117038664B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310940852.8A CN117038664B (zh) 2023-07-27 2023-07-27 版图、晶圆aoi检测标准片及晶圆表面缺陷检测方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310940852.8A CN117038664B (zh) 2023-07-27 2023-07-27 版图、晶圆aoi检测标准片及晶圆表面缺陷检测方法

Publications (2)

Publication Number Publication Date
CN117038664A CN117038664A (zh) 2023-11-10
CN117038664B true CN117038664B (zh) 2024-06-04

Family

ID=88601493

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310940852.8A Active CN117038664B (zh) 2023-07-27 2023-07-27 版图、晶圆aoi检测标准片及晶圆表面缺陷检测方法

Country Status (1)

Country Link
CN (1) CN117038664B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110197797A (zh) * 2018-02-27 2019-09-03 上海微电子装备（集团）股份有限公司 一种缺陷检测用标准片
CN110416103A (zh) * 2018-04-28 2019-11-05 上海微电子装备（集团）股份有限公司 一种残胶标准片及其制备方法
CN216210467U (zh) * 2021-11-01 2022-04-05 深圳中科飞测科技股份有限公司 一种标准片及掩膜版组件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6685301B2 (ja) * 2014-11-19 2020-04-22 デカ テクノロジーズ インコーポレイテッド ユニット固有パターニングの自動光学検査

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110197797A (zh) * 2018-02-27 2019-09-03 上海微电子装备（集团）股份有限公司 一种缺陷检测用标准片
CN110416103A (zh) * 2018-04-28 2019-11-05 上海微电子装备（集团）股份有限公司 一种残胶标准片及其制备方法
CN216210467U (zh) * 2021-11-01 2022-04-05 深圳中科飞测科技股份有限公司 一种标准片及掩膜版组件

Also Published As

Publication number Publication date
CN117038664A (zh) 2023-11-10

Similar Documents

Publication Publication Date Title
US7135344B2 (en) Design-based monitoring
US7441168B2 (en) Fault detecting method and layout method for semiconductor integrated circuit
US9057711B2 (en) Inspection apparatus and method
US11669957B2 (en) Semiconductor wafer measurement method and system
CN113454445A (zh) 零件检查期间对于参考未对准进行补偿
JP2005333128A (ja) プローブパッド、半導体素子の搭載された基板、半導体素子検査方法及び半導体素子テスター
US20160110859A1 (en) Inspection method for contact by die to database
CN109075096A (zh) 计算机辅助弱图案检测及鉴定系统
CN117038664B (zh) 版图、晶圆aoi检测标准片及晶圆表面缺陷检测方法
Malge et al. A survey: Automated visual pcb inspection algorithm
KR20160105082A (ko) 기판 검사 장치 및 그 검사 방법
US6657735B2 (en) Method of evaluating critical locations on a semiconductor apparatus pattern
US10303839B2 (en) Electrically relevant placement of metrology targets using design analysis
JP2005236094A (ja) 半導体装置の製造方法、不良解析方法および不良解析システム
US7079966B2 (en) Method of qualifying a process tool with wafer defect maps
WO2021184525A1 (zh) 一种检测对象缺陷图案的提取装置、提取方法及存储介质
US7855088B2 (en) Method for manufacturing integrated circuits by guardbanding die regions
CN106610564B (zh) 曝光工艺的检验方法、检验系统及测试掩膜板
KR20100073374A (ko) 반도체 소자의 결함 검출 방법
JPH11219997A (ja) 電子デバイス検査システム及び電子デバイスの製造方法
CN117096152A (zh) 版图、晶圆检测标准片及掩膜版
US20220383473A1 (en) Method and system for diagnosing a semiconductor wafer
KR20080001734A (ko) 마스크 결함 위치 검사 방법
KR20080057099A (ko) 프로브 카드를 이용한 웨이퍼 검사방법
CN117191506A (zh) 测试检验机台抓取defect能力的标准片及检验方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant