CN106887467A - 漏连接半超结氮化镓基垂直型异质结功率器件 - Google Patents

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Abstract

本发明公开了一种漏连接半超结氮化镓基垂直型异质结功率器件，其自下而上包括：肖特基漏极(15)、衬底(1)、漂移层(3)、孔径层(5)、左右两个对称的电流阻挡层(6)、沟道层(8)、势垒层(9)、帽层(10)和栅极(12)；两个电流阻挡层(6)之间形成孔径(7)，势垒层上的两侧淀积有两个源极(14)，两个源极下方通过离子注入形成两个注入区(13)，帽层两侧刻有两个台阶(11)；其中：衬底与漂移层的两侧有两个对称的P柱(2)，两个P柱的上部与电流阻挡层下部之间设有辅助层(4)，肖特基漏极采用高功函数金属。本发明击穿电压高、导通电阻小，可用于电力电子系统。

Description

漏连接半超结氮化镓基垂直型异质结功率器件
技术领域
本发明属于微电子技术领域，涉及半导体器件，特别是漏连接半超结氮化镓基垂直型异质结功率器件，可用于电力电子系统。
技术背景
功率半导体器件是电力电子技术的核心元件，随着能源和环境问题的日益突出，研发新型高性能、低损耗功率器件就成为提高电能利用率、节约能源、缓解能源危机的有效途径之一。而在功率器件研究中，高速、高压与低导通电阻之间存在着严重的制约关系，合理、有效地改进这种制约关系是提高器件整体性能的关键。随着微电子技术的发展，传统第一代Si半导体和第二代GaAs半导体功率器件性能已接近其材料本身决定的理论极限。为了能进一步减少芯片面积、提高工作频率、提高工作温度、降低导通电阻、提高击穿电压、降低整机体积、提高整机效率，以GaN为代表的宽禁带半导体材料，凭借其更大的禁带宽度、更高的临界击穿电场和更高的电子饱和漂移速度，且化学性能稳定、耐高温、抗辐射等突出优点，在制备高性能功率器件方面脱颖而出，应用潜力巨大。特别是采用GaN基异质结结构的横向高电子迁移率晶体管，即横向GaN基高电子迁移率晶体管HEMT器件，更是因其低导通电阻、高击穿电压、高工作频率等特性，成为了国内外研究和应用的热点、焦点。
然而，在横向GaN基HEMT器件中，为了获得更高的击穿电压，需要增加栅漏间距，这会增大器件尺寸和导通电阻，并减小单位芯片面积上的有效电流密度和芯片性能，从而导致芯片面积和研制成本的增加。此外，在横向GaN基HEMT器件中，由高电场和表面态所引起的电流崩塌问题较为严重，尽管当前已有众多抑制措施，但电流崩塌问题依然没有得到彻底解决。为了解决上述问题，研究者们提出了垂直型GaN基电流孔径异质结晶体管，也是一种垂直型异质结功率器件，参见AlGaN/GaN current aperture vertical electrontransistors,IEEE Device Research Conference,pp.31-32,2002。GaN基电流孔径异质结晶体管可通过增加漂移层厚度提高击穿电压，避免了牺牲器件尺寸和导通电阻的问题，因此可以实现高功率密度芯片。而且在GaN基电流孔径异质结晶体管中，高电场区域位于半导体材料体内，这可以彻底地消除电流崩塌问题。2004年，Ilan Ben-Yaacov等人利用刻蚀后MOCVD再生长沟道技术研制出AlGaN/GaN电流孔径异质结晶体管，该器件未采用钝化层，最大输出电流为750mA/mm，跨导为120mS/mm，两端栅击穿电压为65V，且电流崩塌效应得到显著抑制，参见AlGaN/GaN current aperture vertical electron transistors withregrown channels,Journal of Applied Physics,Vol.95,No.4,pp.2073-2078,2004。2012年，Srabanti Chowdhury等人利用Mg离子注入电流阻挡层结合等离子辅助MBE再生长AlGaN/GaN异质结的技术，研制出基于GaN衬底的电流孔径异质结晶体管，该器件采用3μm漂移层，最大输出电流为4kA·cm-2，导通电阻为2.2mΩ·cm2，击穿电压为250V，且抑制电流崩塌效果好，参见CAVET on Bulk GaN Substrates Achieved With MBE-Regrown AlGaN/GaNLayers to Suppress Dispersion,IEEE Electron Device Letters,Vol.33,No.1,pp.41-43,2012。同年，由Masahiro Sugimoto等人提出的一种增强型GaN基电流孔径异质结晶体管获得授权，参见Transistor,US8188514B2,2012。此外，2014年，Hui Nie等人基于GaN衬底研制出一种增强型GaN基电流孔径异质结晶体管，该器件阈值电压为0.5V，饱和电流大于2.3A，击穿电压为1.5kV，导通电阻为2.2mΩ·cm2，参见1.5-kV and 2.2-mΩ-cm2VerticalGaN Transistors on Bulk-GaN Substrates,IEEE Electron Device Letters,Vol.35,No.9,pp.939-941,2014。
传统GaN基电流孔径异质结晶体管是基于GaN基宽禁带半导体异质结结构，其包括：衬底1、漂移层2、孔径层3、左、右两个对称的电流阻挡层4、孔径5、沟道层6和势垒层7；势垒层7上面的两侧淀积有源极12，源极12之间的势垒层7上外延有帽层8，帽层8两侧刻有两个台阶9，帽层8的上面淀积有栅极10，源极12下方通过注入形成两个注入区11，衬底1下面淀积有欧姆漏极13，如图1所示。
经过十多年的理论和实验研究，研究者们发现，上述传统GaN基电流孔径异质结晶体管结构上存在固有缺陷，会导致器件中电场强度分布极不均匀，尤其是在电流阻挡层与孔径区域交界面下方附近的半导体材料中存在极高的电场峰值，从而引起器件过早击穿。这使得实际工艺中很难实现通过增加n型GaN漂移层的厚度来持续提高器件的击穿电压。因此，传统结构GaN基电流孔径异质结晶体管的击穿电压普遍不高。为了获得更高的器件击穿电压，并可以通过增加n型GaN漂移层的厚度来持续提高器件的击穿电压，2013年，ZhongdaLi等人利用数值仿真技术研究了一种基于超结的增强型GaN基电流孔径异质结晶体管，研究结果表明超结结构可以有效调制器件内部的电场分布，使处于关态时器件内部各处电场强度趋于均匀分布，因此器件击穿电压可达5～20kV，且采用3μm半柱宽时击穿电压为12.4kV，而导通电阻仅为4.2mΩ·cm2，参见Design and Simulation of 5-20-kV GaNEnhancement-Mode Vertical Superjunction HEMT,IEEE Transactions on ElectronDecices,Vol.60,No.10,pp.3230-3237,2013。采用超结的GaN基电流孔径异质结晶体管从理论上可以获得高击穿电压，且可实现击穿电压随n型GaN漂移层厚度的增加而持续提高，是目前国内外已报道文献中击穿电压最高的一种非常有效的大功率器件结构。
在实际应用中，研究者们发现在电动汽车、功率管理系统、S类功率放大器等许多技术领域中，往往需要功率器件具有很强的反向阻断能力，也就是希望器件在关态下具有很高的负的漏极击穿电压，即反向击穿电压。而现有的传统GaN基电流孔径异质结晶体管均采用欧姆漏极，当器件漏极施加非常低的反向电压时，器件中的电流阻挡层便会失效，形成很大的漏源泄漏电流，而且随着漏极反向电压的增加，器件栅极也会正向开启，并通过很大栅电流，最终导致器件失效。因此，现有的传统GaN基电流孔径异质结晶体管均无法实现反向阻断功能。
发明内容
本发明的目的在于针对上述已有技术的不足，提供一种漏连接半超结氮化镓基垂直型异质结功率器件，以提高器件的反向击穿电压，实现反向击穿电压的可持续增加，同时减小器件的导通电阻，显著缓解器件击穿电压与导通电阻之间的矛盾，改善器件的反向击穿特性、正向导通特性和可靠性。
为实现上述目的，本发明的技术方案是这样实现的：
一、器件结构
一种漏连接半超结氮化镓基垂直型异质结功率器件，包括：衬底1、漂移层3、孔径层5、左右两个对称的电流阻挡层6、沟道层8、势垒层9和肖特基漏极15，衬底1的上部外延有漂移层3，势垒层9上的两侧淀积有两个源极14，两个源极14下方通过离子注入形成两个注入区13，源极之间的势垒层上外延有帽层10，帽层10两侧刻有两个台阶11，帽层上面淀积有栅极12，两个对称的电流阻挡层6之间形成孔径7，其特征在于：
所述衬底1与漂移层3，均采用相同掺杂浓度的n型GaN材料；衬底1与漂移层3的两侧，有两个采用p型GaN材料的柱形结构，即两个P柱2；
所述P柱2，其p型杂质的掺杂浓度与漂移层3相同，该P柱2和漂移层3的上部与电流阻挡层6和孔径层5的下部之间设有辅助层4；
所述肖特基漏极15，位于衬底1与P柱2的下面，其与P柱之间的接触表现为欧姆接触特性，而与衬底1之间的接触表现为肖特基特性。
二、制作方法
本发明制作漏连接半超结氮化镓基垂直型异质结功率器件的方法，包括如下过程：
A.制作衬底1：
A1)采用掺杂浓度为5×1015～5×1017cm-3、厚度为4～20μm、宽度为2～20μm的n型GaN做衬底层；
A2)在衬底层上制作一次掩模，并利用该掩模在衬底层内两侧位置注入p型杂质，以形成平均掺杂浓度为5×1015～5×1017cm-3的两个p型掺杂区，每个p型掺杂区的厚度与衬底层厚度相同，宽度WP为0.5～5μm，未进行p型掺杂的衬底层形成衬底1，衬底1的宽度为1～10μm，厚度u为4～20μm；
B.制作P柱2和厚度为HN的漂移层3；
B1)在衬底1和步骤A2)获得的两个p型掺杂区上第一次外延一层厚度为H1、掺杂浓度为5×1015～5×1017cm-3的n型GaN材料；
B2)在步骤B1)外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1015～5×1017cm-3的两个p型掺杂的第一区，该两个第一区的厚度为HP1，宽度为WP，H1＝HP1；
B3)在步骤B1)外延的n型GaN材料上部和两个第一区上第二次外延一层厚度为H2、掺杂浓度为5×1015～5×1017cm-3的n型GaN材料；
B4)在步骤B3)外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1015～5×1017cm-3的两个p型掺杂的第二区，该两个第二区的厚度为HP2，宽度为WP，H2＝HP2；
B5)在步骤B3)外延的n型GaN材料上部和两个第二区上第三次外延一层厚度为H3、掺杂浓度为5×1015～5×1017cm-3的n型GaN材料；
B6)在步骤B5)外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1015～5×1017cm-3的两个p型掺杂的第三区，该两个第三区的厚度为HP3，宽度为WP，H3＝HP3；
B7)依次类推……，在第m-1次外延的n型GaN材料上部和两个第m-1区上第m次外延一层厚度为Hm、掺杂浓度为5×1015～5×1017cm-3的n型GaN材料；
B8)在第m次外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1015～5×1017cm-3的两个p型掺杂的第m区，该两个第m区的厚度为HPm，宽度为WP，Hm＝HPm，HP1至HPm的值均在1～10μm之间，m为大于零的整数并根据实际制作工艺决定；
所述步骤B1)至B8)所有外延的GaN材料中未进行p型掺杂的部分形成整体的漂移层3，该漂移层3的厚度HN满足：HN＝HP1+HP2+…+HPm，其取值为1～30μm；漂移层3的宽度WN与衬底1的宽度相同；
所述步骤A中的两个p型掺杂区和步骤B中的两个第一区、第二区至第m区构成两个对称的P柱2，每个P柱2的厚度HP满足：HP＝HN+u，P柱2的宽度为WP，WP＝0.5WN；
C.在漂移层3和两个P柱2的上部外延n型GaN半导体材料，形成厚度L为15～40μm、掺杂浓度为1×1015～1×1017cm-3的辅助层4；
D.在辅助层4的上部外延n型GaN半导体材料，形成厚度为0.5～2μm、掺杂浓度为1×1016～1×1018cm-3的孔径层5；
E.在孔径层5上制作掩模，利用该掩模在孔径层内的两侧位置注入剂量为1×1015～1×1016cm-2的p型杂质，以制作厚度与孔径层厚度相同、宽度a为0.5～8μm的电流阻挡层6，两个对称的电流阻挡层6之间形成孔径7；
F.在两个电流阻挡层6和它们之间的孔径7上部外延GaN半导体材料，形成厚度为0.04～0.2μm的沟道层8；
G.在沟道层8上部外延GaN基宽禁带半导体材料，形成厚度为5～50nm的势垒层9；
H.在势垒层9的上部外延p+型GaN半导体材料，形成厚度为0.02～0.25μm的帽层10；
I.在帽层10上制作掩模，利用该掩模在帽层内的左右两侧进行刻蚀，刻蚀至势垒层9上表面为止，以形成台阶11，两个台阶之间的帽层10与两个电流阻挡层6之间均存在水平方向上的交叠，交叠长度大于0μm；
J.在帽层10上部以及未被帽层10覆盖的势垒层9上部制作掩模，利用该掩模在帽层上淀积金属，以制作栅极12；
K.在栅极12上部以及未被帽层10覆盖的势垒层9上部制作掩模，利用该掩模在两边未被帽层覆盖的势垒层内注入剂量为1×1015～1×1016cm-2的n型杂质，以制作注入区13，其中，两个注入区的深度均大于势垒层厚度，且小于沟道层与势垒层两者的总厚度；
L.在两个注入区13上部、栅极12上部以及未被帽层10覆盖的势垒层9上部制作掩模，利用该掩模在两个注入区上部淀积金属，以制作源极14；
M.在衬底1的背面和两个P柱2的背面淀积金属，以制作肖特基漏极15，完成整个器件的制作，该肖特基漏极应选择功函数大于4.5eV的高功函数金属实现，肖特基漏极与P柱之间的接触表现为欧姆接触特性，而与衬底1之间的接触表现为肖特基特性。
本发明器件与传统GaN基电流孔径异质结晶体管比较，具有以下优点：
1.实现反向击穿电压持续增加。
本发明由于采用了肖特基漏极，使得器件漏极可以承受反向电压。在此基础上，本发明由于在电流阻挡层与漏连接的P柱之间设有辅助层，该辅助层和P柱构成本发明的半超结结构，相比于现有的超结结构，该辅助层可有效地隔离反向阻断时器件的源极和漏极。因此，利用与漏连接的半超结结构可以有效调制反向阻断时器件内电场分布，提高器件的反向击穿电压。
通过增加漏连接半超结的高度，即P柱的高度，可以持续显著增加器件内高电场区面积，并使得器件辅助层、P柱、漂移层、衬底中各处电场峰值近似相等，且小于GaN基宽禁带半导体材料的击穿电场，从而可实现击穿电压的持续增加。
2.在提高器件反向击穿电压的同时，可显著减小器件的导通电阻。
本发明由于采用了肖特基漏极和半超结结构，且半超结结构与肖特基漏极连接，使得器件正向导通时，P柱与辅助层始终处于正向偏置状态，P柱中会同时导通空穴电流和电子电流，增加了器件P柱中的总导通电流，而此时漂移层中的电子电流也会明显增加。因此，本发明器件的导通电阻会显著减小。且随着漏连接P柱高度的增加，器件的反向击穿电压持续增加，而导通电阻始终保持较低量值。
以下结合附图和实施例进一步说明本发明的技术内容和效果。
附图说明
图1是传统GaN基电流孔径异质结晶体管的结构图；
图2是本发明漏连接半超结氮化镓基垂直型异质结功率器件的结构图；
图3是本发明制作漏连接半超结氮化镓基垂直型异质结功率器件的流程示意图；
图4是本发明制作漂移层和两个P柱的流程示意图；
图5是对传统GaN基电流孔径异质结晶体管和本发明器件仿真所得的正向输出电流曲线和计算得到的导通电阻数值；
图6是对本发明器件仿真所得的反向阻断状态下的二维电场分布图和器件左侧P柱的右边缘附近的纵向一维电场分布图。
具体实施方式
参照图2，本发明漏连接半超结氮化镓基垂直型异质结功率器件是基于GaN基宽禁带半导体异质结结构的改进，其包括：肖特基漏极15，衬底1、漂移层3、孔径层5、左右两个对称的电流阻挡层6、沟道层8和势垒层9，该势垒层9上面两侧淀积有源极14，两个源极14下方设有通过离子注入形成的注入区13，源极14之间的势垒层上外延有帽层10，帽层10两侧刻有台阶11，帽层上面淀积有栅极12，两个对称的电流阻挡层6之间形成孔径5，其中：
所述衬底1，采用n型GaN材料，且掺杂浓度为5×1015～5×1017cm-3，厚度u为4～20μm，宽度为1～10μm；
所述漂移层3，位于衬底1上部，采用与衬底1相同掺杂浓度的n型GaN材料；漂移层3的厚度HN为1～30μm，宽度WN为1～10μm，该漂移层3与衬底1的两侧，有两个对称的P柱2；
所述P柱2，采用p型GaN材料，其p型杂质的掺杂浓度与漂移层3相同，掺杂浓度为5×1015～5×1017cm-3；每个P柱2的厚度HP等于漂移层3与衬底1的厚度总和，即HP＝HN+u，HP为5～50μm，每个P柱2的宽度WP为漂移层3宽度WN的一半，即WP＝0.5WN，WP为0.5～5μm，P柱2的上表面与漂移层3的上表面处于同一水平高度，P柱2的下表面与衬底1的下表面处于同一水平高度；
两个P柱2上部、漂移层3的上部与两个电流阻挡层6下部、孔径层5下部之间有辅助层4；
所述辅助层4，采用n型GaN材料，其掺杂浓度的范围为1×1015～1×1017cm-3，厚度L为15～40μm；
所述孔径层5，其厚度为0.5～2μm，掺杂浓度为1×1016～1×1018cm-3；
所述电流阻挡层6，位于孔径层5内的两侧，其厚度为0.5～2μm，宽度a为0.5～8μm；
所述沟道层8，位于两个电流阻挡层6和孔径7上部，其厚度为0.04～0.2μm；
所述势垒层9，位于沟道层8上部，其由若干层相同或不同的GaN基宽禁带半导体材料组成，厚度为5～50nm；
所述帽层10，采用p+型GaN材料，其与两个电流阻挡层6之间均存在水平方向上的交叠，交叠长度大于0μm，p型杂质的掺杂浓度为1×1018～1×1020cm-3；
所述肖特基漏极15，采用肖特基结构，位于衬底1与P柱2的下面，其与P柱之间的接触表现为欧姆接触特性，而与衬底1之间的接触表现为肖特基特性，该肖特基漏极15应选择功函数大于4.5eV的高功函数金属实现。
参照图3，本发明制作漏连接半超结氮化镓基垂直型异质结功率器件的过程，给出如下三种实施例：
实施例一：制作P柱厚度为5μm的漏连接半超结氮化镓基垂直型异质结功率器件。
步骤1.制作衬底1和p型掺杂区，如图3a。
1.1)采用掺杂浓度为5×1015cm-3、宽度为2μm、厚度为4μm的n型GaN做衬底层；
1.2)先在衬底层上制作一次掩模，再使用离子注入技术在衬底层内的两侧位置注入p型杂质Mg，以形成平均掺杂浓度为5×1015cm-3的两个p型掺杂区，每个p型掺杂区的厚度与衬底层的厚度相同，为4μm；每个p型掺杂区宽度WP为0.5μm；未进行p型掺杂的衬底层部分形成衬底1，衬底1的宽度为1μm，厚度u为4μm；
步骤2.制作P柱2和漂移层3，如图3b。
参照图5，本步骤的具体实现如下：
2.1)使用金属有机物化学气相淀积技术，在衬底1和步骤1.2)中的两个p型掺杂区上第一次外延一层厚度H1为1μm、掺杂浓度为5×1015cm-3的n型GaN材料；
2.2)在步骤2.1)外延的n型GaN材料上制作掩模，再使用离子注入技术在该层的n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1015cm-3的两个p型掺杂第一区，该两个第一区的厚度HP1等于H1，即1μm，宽度为WP，即0.5μm；
至此，步骤2中所有外延、且未进行p型掺杂的n型GaN材料部分构成漂移层3，步骤2中的两个第一区和步骤1中的两个p型掺杂区构成两个P柱2，漂移层3的厚度HN为1μm，宽度WN为1μm，每个P柱2的宽度为0.5μm，P柱2的厚度为5μm；
金属有机物化学气相淀积技术的工艺条件为：温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min。
步骤3.制作辅助层4，如图3c。
使用金属有机物化学气相淀积技术，在两个P柱2和漂移层3上外延厚度L为15μm、掺杂浓度为1×1015的n型GaN材料，形成辅助层4，其中：
外延采用的工艺条件为：温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min。
步骤4.在辅助层4上外延n型GaN，形成孔径层5，如图3d。
使用金属有机物化学气相淀积技术，在辅助层4上外延厚度为0.5μm、掺杂浓度为1×1016cm-3的n型GaN材料，形成孔径层5，其中：
外延采用的工艺条件为：温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min。
步骤5.制作电流阻挡层6，如图3e。
5.1)在孔径层5上制作一次掩模；
5.2)使用离子注入技术，在孔径层内的两侧位置注入剂量为1×1015cm-2的p型杂质Mg，形成厚度为0.5μm，宽度a为0.5μm的两个电流阻挡层6，两个对称的电流阻挡层6之间形成孔径7。
步骤6.外延GaN材料制作沟道层8，如图3f。
使用分子束外延技术，在两个电流阻挡层6和孔径5的上部外延厚度为0.04μm的GaN材料，形成沟道层8；
所述分子束外延技术，其工艺条件为：真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源。
步骤7.外延Al0.5Ga0.5N，制作势垒层9，如图3g。
使用分子束外延技术，在沟道层8上外延厚度为5nm的Al0.5Ga0.5N材料，形成势垒层9，其中：
分子束外延的工艺条件为：真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源、高纯Al源；
步骤8.在势垒层9上部外延p+型GaN，形成帽层10，如图3h。
使用分子束外延技术，在势垒层9上部外延厚度为0.02μm、p型杂质Mg的掺杂浓度为1×1018cm-3的p+型GaN材料，形成帽层10；
所述分子束外延技术，其工艺条件为：真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源、高纯Mg源。
步骤9.在帽层10内的左、右两侧刻蚀制作台阶11，如图3i。
9.1)在帽层10上制作掩模；
9.2)使用反应离子刻蚀技术，在帽层10内的左、右两侧进行刻蚀，刻蚀至势垒层9上表面为止，形成台阶11，两个台阶之间的帽层10与两个电流阻挡层6之间在水平方向上的交叠长度均为0.2μm；
反应离子刻蚀的工艺条件为：Cl2流量为15sccm，压强为10mTorr，功率为100W。
步骤10.制作栅极12，如图3j。
10.1)在帽层10上部、未被帽层10覆盖的势垒层9上部制作掩模；
10.2)使用电子束蒸发技术，在帽层10上依次淀积金属Ni、Au、Ni，形成栅极12，其中：所淀积的金属厚度自下而上，Ni为0.02μm、Au为0.2μm、Ni为0.04μm；
电子束蒸发的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
步骤11.制作左、右两个注入区13，如图3k。
11.1)在栅极12上部以及未被帽层10覆盖的势垒层9上部制作掩模；
11.2)使用离子注入技术，在势垒层内的两侧注入剂量为1×1015cm-2的n型杂质Si，形成深度为0.01μm的注入区13；
11.2)在1200℃温度下进行快速热退火。
步骤12.制作源极14，如图3l。
12.1)在两个注入区13上部、栅极12上部以及未被帽层10覆盖的势垒层9上部制作掩模；
12.2)使用电子束蒸发技术，在两个注入区上部淀积Ti/Au/Ni组合金属，形成源极14，其中：所淀积的金属，自下而上，Ti的厚度为0.02μm、Au的厚度为0.3μm、Ni的厚度为0.05μm；
电子束蒸发的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
步骤13.制作肖特基漏极15，如图3m。
使用电子束蒸发技术，在整个衬底1的背面和两个P柱2的背面上淀积Ni金属，形成肖特基漏极15，其中：Ni的厚度为0.5μm，完成整个器件的制作。
淀积金属所采用的工艺条件为：真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于
实施例二：制作P柱厚度为39μm的漏连接半超结氮化镓基垂直型异质结功率器件。
第一步.制作衬底1和p型掺杂区，如图3a。
1a)采用掺杂浓度为1×1016cm-3、宽度为4μm、厚度为15μm的n型GaN做衬底层；
1b)先在衬底层上制作一次掩模，再使用离子注入技术在衬底层内的两侧位置注入p型杂质Mg，以形成平均掺杂浓度为1×1016cm-3的两个p型掺杂区，每个p型掺杂区的厚度与衬底层的厚度相同，为15μm；每个p型掺杂区宽度WP为1μm；未进行p型掺杂的衬底层部分形成衬底1，衬底1的宽度为2μm，厚度u为15μm；
第二步.制作P柱2和漂移层3，如图3b。
参照图5，本步骤的具体实现如下：
2a)使用金属有机物化学气相淀积技术，在衬底1和步骤1b)中的两个p型掺杂区上第一次外延一层厚度H1为8μm、掺杂浓度为1×1016cm-3的n型GaN材料；
2b)在步骤2a)外延的n型GaN材料上制作掩模，再使用离子注入技术在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为1×1016cm-3的两个p型掺杂的第一区，该两个第一区的厚度HP1等于H1，即8μm，宽度为WP，即1μm；
2c)在步骤2a)外延的n型GaN材料上部和两个第一区上第二次外延一层厚度H2为8μm、掺杂浓度为1×1016cm-3的n型GaN材料；
2d)在步骤2c)外延的n型GaN材料上制作掩模，再使用离子注入技术在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为1×1016cm-3的两个p型掺杂的第二区，该两个第二区的厚度HP2等于H2，即8μm，宽度为WP，即1μm；
2e)在步骤2c)外延的n型GaN材料上部和两个第二区上第二次外延一层厚度H3为8μm、掺杂浓度为1×1016cm-3的n型GaN材料；
2f)在步骤2e)外延的n型GaN材料上制作掩模，再使用离子注入技术在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为1×1016cm-3的两个p型掺杂的第三区，该两个第三区的厚度HP3等于H3，即8μm，宽度为1μm；
至此，第二步中所有外延、且未进行p型掺杂的n型GaN材料部分构成漂移层3，第二步中所有的p型掺杂的区域和步骤1中的两个p型掺杂区构成两个P柱2，漂移层3的厚度HN为24μm，宽度WN为2μm，每个P柱2的宽度WP为1μm，P柱2的厚度HP为39μm；
金属有机物化学气相淀积技术的工艺条件为：温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min。
第三步.制作辅助层4，如图3c。
在温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min的工艺条件下，使用金属有机物化学气相淀积技术，在两个P柱2和漂移层3上外延厚度L为25μm、掺杂浓度为1×1016cm-3的n型GaN材料，形成辅助层4。
第四步.在辅助层4上外延n型GaN，形成孔径层5，如图3d。
在温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min的工艺条件下，使用金属有机物化学气相淀积技术，在辅助层4上外延厚度为1μm、掺杂浓度为1×1017cm-3cm-3的n型GaN材料，形成孔径层5。
第五步.制作电流阻挡层6，如图3e。
5a)在孔径层5上制作一次掩模；
5b)使用离子注入技术，在孔径层内的两侧位置注入剂量为5×1015cm-2的p型杂质Mg，形成厚度为1μm，宽度a为1.5μm的两个电流阻挡层6，两个对称的电流阻挡层6之间形成孔径7。
第六步.外延GaN材料制作沟道层8，如图3f。
在真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源的工艺条件下，使用分子束外延技术，在两个电流阻挡层6和孔径7的上部外延厚度为0.1μm的GaN材料，形成沟道层8。
第七步.外延Al0.25Ga0.25N，制作势垒层9，如图3g。
在真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源、高纯Al源工艺条件下，使用分子束外延技术在沟道层8上外延厚度为25nm的Al0.25Ga0.25N材料，形成势垒层9。
第八步.在势垒层9上部外延p+型GaN，形成帽层10，如图3h。
在真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源、高纯Mg源工艺条件下，使用分子束外延技术，在势垒层9上部外延厚度为0.15μm、p型杂质Mg的掺杂浓度为2×1019cm-3的p+型GaN材料，形成帽层10。
第九步.在帽层10内的左、右两侧刻蚀制作台阶11，如图3i。
9a)在帽层10上制作掩模；
9b)在Cl2流量为15sccm，压强为10mTorr，功率为100W工艺条件下，使用反应离子刻蚀技术，在帽层10内的左、右两侧进行刻蚀，刻蚀至势垒层9上表面为止，形成台阶11，两个台阶之间的帽层10与两个电流阻挡层6之间在水平方向上的交叠长度均为0.5μm。
第十步.制作栅极12，如图3j。
10a)在帽层10上部、未被帽层10覆盖的势垒层9上部制作掩模；
10b)在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于工艺条件下，使用电子束蒸发技术，在帽层10上依次淀积金属Ni、Au、Ni，形成栅极12，其中：所淀积的金属厚度自下而上，Ni为0.02μm、Au为0.2μm、Ni为0.04μm。
第十一步.制作左、右两个注入区13，如图3k。
11a)在栅极12上部以及未被帽层10覆盖的势垒层9上部制作掩模；
11b)使用离子注入技术，在势垒层内的两侧注入剂量为5×1015cm-2的n型杂质Si，形成深度为0.03μm的注入区13；
11c)在1200℃温度下进行快速热退火。
第十二步.制作源极14，如图3l。
12a)在两个注入区13上部、栅极12上部以及未被帽层10覆盖的势垒层9上部制作掩模；
12b)在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于工艺条件下，使用电子束蒸发技术，在两个注入区上部淀积Ti/Au/Ni组合金属，形成源极14，其中：所淀积的金属，自下而上，Ti的厚度为0.02μm、Au的厚度为0.3μm、Ni的厚度为0.05μm。
第十三步.制作肖特基漏极15，如图3m。
在真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于工艺条件下，使用电子束蒸发技术，在整个衬底1的背面和两个P柱2的背面上淀积Pt金属，形成肖特基漏极15，其中：Pt的厚度为0.7μm，完成整个器件的制作。
实施例三：制作P柱厚度为50μm的漏连接半超结氮化镓基垂直型异质结功率器件。
步骤A.制作衬底1和p型掺杂区，如图3a。
A1)采用掺杂浓度为5×1017cm-3、宽度为20μm、厚度为20μm的n型GaN做衬底层；
A2)先在衬底层上制作一次掩模，再使用离子注入技术在衬底层内的两侧位置注入p型杂质Mg，以形成平均掺杂浓度为5×1017cm-3的两个p型掺杂区，每个p型掺杂区的厚度为20μm；每个p型掺杂区宽度WP为5μm，未进行p型掺杂的衬底层部分形成衬底1，衬底1的宽度为10μm，厚度u为20μm。
步骤B.制作P柱2和漂移层3，如图3b。
参照图5，本步骤的具体实现如下：
B1)使用金属有机物化学气相淀积技术，在衬底1和步骤A2)中的两个p型掺杂区上第一次外延一层厚度H1为10μm、掺杂浓度为5×1017cm-3的n型GaN材料；
B2)在步骤B1)外延的n型GaN材料上制作掩模，再使用离子注入技术在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1017cm-3的两个p型掺杂的第一区，该两个第一区的厚度HP1等于H1，即10μm，宽度为5μm；
B3)在步骤B1)外延的n型GaN材料上部和两个第一区上第二次外延一层厚度H2为10μm、掺杂浓度为5×1017cm-3的n型GaN材料；
B4)在步骤B3)外延的n型GaN材料上制作掩模，再使用离子注入技术在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1017cm-3的两个p型掺杂的第二区，该两个第二区的厚度HP2等于H2，即10μm，宽度为5μm；
B5)在步骤B3)外延的n型GaN材料上部和两个p型掺杂的第二区上第二次外延一层厚度H3为10μm、掺杂浓度为5×1017cm-3的n型GaN材料；
B6)在步骤B5)外延的n型GaN材料上制作掩模，再使用离子注入技术在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1017cm-3的两个p型掺杂的第三区，该两个第三区的厚度HP3等于H3，即10μm，宽度为5μm；
至此，在步骤B中所有外延、且未进行p型掺杂的n型GaN材料部分构成漂移层3，步骤B中所有的p型掺杂的区域和步骤1中的两个p型掺杂区构成两个P柱2，漂移层3的厚度HN为30μm，宽度WN为10μm，每个P柱2的宽度WP为5μm，P柱2的厚度HP为50μm；
金属有机物化学气相淀积技术的工艺条件为：温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min。如图3b。
步骤C.采用温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min的工艺条件，使用金属有机物化学气相淀积技术，在两个P柱2上部和漂移层3上部外延厚度L为40μm、掺杂浓度为1×1017cm-3的n型GaN材料，形成辅助层4，如图3c。
步骤D.采用温度为950℃，压强为40Torr，以SiH4为掺杂源，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为100μmol/min的工艺条件，使用金属有机物化学气相淀积技术，在辅助层4上外延厚度为2μm、掺杂浓度为1×1018cm-3的n型GaN材料，形成孔径层5，如图3d。
步骤E.先在孔径层5上制作一次掩模，再使用离子注入技术，在孔径层内的两侧位置注入剂量为1×1016cm-2的p型杂质Mg，形成厚度为2μm，宽度a为8μm的两个电流阻挡层6，两个对称的电流阻挡层6之间形成孔径7，如图3e
步骤F.采用真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源的工艺条件，使用分子束外延技术，在两个电流阻挡层6和孔径7的上部外延厚度为0.2μm的GaN材料，形成沟道层8，如图3f。
步骤G.采用真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源、高纯Al源的工艺条件，使用分子束外延技术在沟道层8上外延厚度为50nm的Al0.1Ga0.9N材料，形成势垒层9，其中，如图3g。
步骤H.采用真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源、高纯Mg源的工艺条件，使用分子束外延技术，在势垒层9上部外延厚度为0.25μm、p型杂质Mg的掺杂浓度为1×1020cm-3的p+型GaN材料，形成帽层10，如图3h。
步骤I.先在帽层10上制作掩模，再采用Cl2流量为15sccm，压强为10mTorr，功率为100W的工艺条件，使用反应离子刻蚀技术，在帽层10内的左、右两侧进行刻蚀，刻蚀至势垒层9上表面为止，形成台阶11，两个台阶之间的帽层10与两个电流阻挡层6之间在水平方向上的交叠长度均为0.6μm，如图3i。
步骤J.先在帽层10上部、未被帽层10覆盖的势垒层9上部制作掩模，再采用真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件，使用电子束蒸发技术，在帽层10上依次淀积金属Ni、Au、Ni，形成栅极12，其中：所淀积的金属厚度自下而上，Ni为0.02μm、Au为0.2μm、Ni为0.04μm，如图3j。
步骤K.先在栅极12上部以及未被帽层10覆盖的势垒层9上部制作掩模，再使用离子注入技术，在势垒层内的两侧注入剂量为1×1016cm-2的n型杂质Si，形成深度为0.06μm的注入区13，最后在1200℃温度下进行快速热退火，如图3k。
步骤L.先在两个注入区13上部、栅极12上部以及未被帽层10覆盖的势垒层9上部制作掩模，再采用真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于的工艺条件，使用电子束蒸发技术，在两个注入区上部淀积Ti/Au/Ni组合金属，形成源极14，其中：所淀积的金属，自下而上，Ti的厚度为0.02μm、Au的厚度为0.3μm、Ni的厚度为0.05μm，如图3l。
步骤M.采用真空度小于1.8×10-3Pa，功率范围为200～1000W，蒸发速率小于工艺条件，使用电子束蒸发技术在整个衬底1的背面和两个P柱2的背面上依次淀积Ni、Au金属，形成肖特基漏极15，其中：Ni的厚度为0.05μm、Au的厚度为0.7μm，完成整个器件的制作，如图3m。
本发明的效果可通过以下仿真进一步说明。
仿真1：对传统GaN基电流孔径异质结晶体管和本发明器件的正向输出电流进行仿真，结果如图5，其中器件的栅压均取4V。
由图5可以看出：在相同的漏源电压下，本发明器件的正向输出电流均明显大于传统器件，通过计算得到本发明器件的导通电阻为2.0mΩ·cm2，而传统器件的导通电阻为3.1mΩ·cm2，说明本发明器件的正向输出特性明显好于传统器件的正向输出特性。
仿真2：对本发明器件的反向阻断特性进行仿真，结果如图6，其中图6(a)为反向阻断状态下的二维电场分布图，图6(b)为器件左侧P柱的右边缘附近的纵向一维电场分布图。
由图6(a)可以看出，由于采用了肖特基漏极及漏连接半超结，在-2778V的反向阻断状态下，本发明器件内部的高场区面积较大，且结合图6(b)可见，本发明器件中的电场分布很均匀，说明本发明器件可以有效实现反向阻断功能。
以上描述仅是本发明的几个具体实施例，并不构成对本发明的限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，能够在不背离本发明的原理和范围的情况下，根据本发明的方法进行形式和细节上的各种修正和改变，但是这些基于本发明的修正和改变仍在本发明的权利要求保护范围之内。

Claims (8)

1.一种漏连接半超结氮化镓基垂直型异质结功率器件，包括：衬底(1)、漂移层(3)、孔径层(5)、左右两个对称的电流阻挡层(6)、沟道层(8)、势垒层(9)和肖特基漏极(15)，衬底(1)的上部外延有漂移层(3)，势垒层(9)上的两侧淀积有两个源极(14)，两个源极(14)下方通过离子注入形成两个注入区(13)，源极之间的势垒层上外延有帽层(10)，帽层(10)两侧刻有两个台阶(11)，帽层上面淀积有栅极(12)，两个对称的电流阻挡层(6)之间形成孔径(7)，其特征在于：
所述衬底(1)与漂移层(3)，均采用相同掺杂浓度的n型GaN材料；衬底(1)与漂移层(3)的两侧，有两个采用p型GaN材料的柱形结构，即两个P柱(2)；
所述P柱(2)，其p型杂质的掺杂浓度与漂移层(3)相同，该P柱(2)和漂移层(3)的上部与电流阻挡层(6)和孔径层(5)的下部之间设有辅助层(4)；
所述肖特基漏极(15)，位于衬底(1)与P柱(2)的下面，其与P柱之间的接触表现为欧姆接触特性，而与衬底(1)之间的接触表现为肖特基特性。
2.根据权利要求1所述的器件，其特征在于肖特基漏极(15)采用功函数大于4.5eV的高功函数金属，且与P柱(2)连接。
3.根据权利要求1所述的器件，其特征在于衬底(1)的厚度u为4～20μm。
4.根据权利要求1所述的器件，其特征在于漂移层(3)的厚度HN为1～30μm，宽度WN为1～10μm。
5.根据权利要求1所述的器件，其特征在于每个P柱(2)的宽度WP为0.5～5μm，厚度HP为漂移层(3)与衬底(1)的厚度总和。
6.根据权利要求1所述的器件，其特征在于衬底(1)、P柱(2)、漂移层(3)三者采用相同的掺杂浓度，掺杂浓度范围为5×1015～5×1017cm-3。
7.根据权利要求1所述的器件，其特征在于辅助层(4)采用n型GaN材料，其掺杂浓度为1×1015～1×1017cm-3，厚度L为15～40μm。
8.一种制作漏连接半超结氮化镓基垂直型异质结功率器件的方法，包括如下过程：
A.制作衬底(1)：
A1)采用掺杂浓度为5×1015～5×1017cm-3、厚度为4～20μm、宽度为2～20μm的n型GaN做衬底层；
A2)在衬底层上制作一次掩模，并利用该掩模在衬底层内两侧位置注入p型杂质，以形成平均掺杂浓度为5×1015～5×1017cm-3的两个p型掺杂区，每个p型掺杂区的厚度与衬底层厚度相同，宽度WP为0.5～5μm，未进行p型掺杂的衬底层形成衬底(1)，衬底(1)的宽度为1～10μm，厚度u为4～20μm；
B.制作P柱(2)和厚度为HN的漂移层(3)；
B1)在衬底(1)和步骤A2)获得的两个p型掺杂区上第一次外延一层厚度为H1、掺杂浓度为5×1015～5×1017cm-3的n型GaN材料；
B2)在步骤B1)外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1015～5×1017cm-3的两个p型掺杂的第一区，该两个第一区的厚度为HP1，宽度为WP，H1＝HP1；
B3)在步骤B1)外延的n型GaN材料上部和两个第一区上第二次外延一层厚度为H2、掺杂浓度为5×1015～5×1017cm-3的n型GaN材料；
B4)在步骤B3)外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1015～5×1017cm-3的两个p型掺杂的第二区，该两个第二区的厚度为HP2，宽度为WP，H2＝HP2；
B5)在步骤B3)外延的n型GaN材料上部和两个第二区上第三次外延一层厚度为H3、掺杂浓度为5×1015～5×1017cm-3的n型GaN材料；
B6)在步骤B5)外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1015～5×1017cm-3的两个p型掺杂的第三区，该两个第三区的厚度为HP3，宽度为WP，H3＝HP3；
B7)依次类推……，在第m-1次外延的n型GaN材料上部和两个第m-1区上第m次外延一层厚度为Hm、掺杂浓度为5×1015～5×1017cm-3的n型GaN材料；
B8)在第m次外延的n型GaN材料上制作掩模，利用该掩模在该层n型GaN材料内的两侧位置注入p型杂质，以形成平均掺杂浓度为5×1015～5×1017cm-3的两个p型掺杂的第m区，该两个第m区的厚度为HPm，宽度为WP，Hm＝HPm，HP1至HPm的值均在1～10μm之间，m为大于零的整数并根据实际制作工艺决定；
所述步骤B1)至B8)所有外延的GaN材料中未进行p型掺杂的部分形成整体的漂移层(3)，该漂移层(3)的厚度HN满足：HN＝HP1+HP2+…+HPm，其取值为1～30μm；漂移层(3)的宽度WN与衬底(1)的宽度相同；
所述步骤A中的两个p型掺杂区和步骤B中的两个第一区、第二区至第m区构成两个对称的P柱(2)，每个P柱(2)的厚度HP满足：HP＝HN+u，P柱(2)的宽度为WP；
C.在漂移层(3)和两个P柱(2)的上部外延n型GaN半导体材料，形成厚度L为15～40μm、掺杂浓度为1×1015～1×1017cm-3的辅助层(4)；
D.在辅助层(4)的上部外延n型GaN半导体材料，形成厚度为0.5～2μm、掺杂浓度为1×1016～1×1018cm-3的孔径层(5)；
E.在孔径层(5)上制作掩模，利用该掩模在孔径层内的两侧位置注入剂量为1×1015～1×1016cm-2的p型杂质，以制作厚度与孔径层厚度相同、宽度a为0.5～8μm的电流阻挡层(6)，两个对称的电流阻挡层(6)之间形成孔径(7)；
F.在两个电流阻挡层(6)和它们之间的孔径(7)上部外延GaN半导体材料，形成厚度为0.04～0.2μm的沟道层(8)；
G.在沟道层(8)上部外延GaN基宽禁带半导体材料，形成厚度为5～50nm的势垒层(9)；
H.在势垒层(9)的上部外延材p+型GaN半导体料，形成厚度为0.02～0.25μm的帽层(10)；
I.在帽层(10)上制作掩模，利用该掩模在帽层内的左右两侧进行刻蚀，刻蚀至势垒层(9)上表面为止，以形成台阶(11)，两个台阶之间的帽层(10)与两个电流阻挡层(6)之间均存在水平方向上的交叠，交叠长度大于0μm；
J.在帽层(10)上部以及未被帽层(10)覆盖的势垒层(9)上部制作掩模，利用该掩模在帽层上淀积金属，以制作栅极(12)；
K.在栅极(12)上部以及未被帽层(10)覆盖的势垒层(9)上部制作掩模，利用该掩模在两边未被帽层覆盖的势垒层内注入剂量为1×1015～1×1016cm-2的n型杂质，以制作注入区(13)，其中，两个注入区的深度均大于势垒层厚度，且小于沟道层与势垒层两者的总厚度；
L.在两个注入区(13)上部、栅极(12)上部以及未被帽层(10)覆盖的势垒层(9)上部制作掩模，利用该掩模在两个注入区上部淀积金属，以制作源极(14)；
M.在衬底(1)的背面和两个P柱(2)的背面淀积金属，以制作肖特基漏极(15)，完成整个器件的制作，该肖特基漏极应选择功函数大于4.5eV的高功函数金属实现，肖特基漏极与P柱之间的接触表现为欧姆接触特性，而与衬底(1)之间的接触表现为肖特基特性。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109411346A (zh) * 2018-12-10 2019-03-01 泉州臻美智能科技有限公司 肖特基二极管及其制造方法
CN111293176A (zh) * 2020-02-25 2020-06-16 电子科技大学 一种GaN纵向逆导结场效应管
CN111969063A (zh) * 2020-09-21 2020-11-20 电子科技大学 一种具有漏端肖特基接触的超结mosfet
CN112614887A (zh) * 2020-12-18 2021-04-06 华南师范大学 增强型AlGaN-GaN垂直超结HEMT及其制备方法
CN112635544A (zh) * 2020-12-18 2021-04-09 华南师范大学 具有偶极子层的增强型AlGaN-GaN垂直型超结HEMT及其制备方法
CN112993007A (zh) * 2019-12-13 2021-06-18 南通尚阳通集成电路有限公司 超结结构及超结器件
WO2023082060A1 (en) * 2021-11-09 2023-05-19 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04180680A (ja) * 1990-02-15 1992-06-26 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタおよびその製造方法
CN102832248A (zh) * 2012-09-10 2012-12-19 西安电子科技大学 基于半超结的碳化硅mosfet及制作方法
CN104167442A (zh) * 2014-08-29 2014-11-26 电子科技大学 一种具有P型GaN岛的垂直氮化镓基异质结场效应晶体管
CN104701359A (zh) * 2015-03-10 2015-06-10 苏州能屋电子科技有限公司 垂直结构AlGaN/GaN HEMT器件及其制作方法
WO2015127673A1 (zh) * 2014-02-28 2015-09-03 电子科技大学 一种双向igbt器件
CN104992971A (zh) * 2015-06-29 2015-10-21 电子科技大学 具有复合低k电流阻挡层的垂直氮化镓基异质结场效应管
CN205692835U (zh) * 2016-06-08 2016-11-16 苏州能屋电子科技有限公司 增强型自支撑垂直结构Ⅲ族氮化物HEMT器件及AlGaN/GaN HEMT器件

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04180680A (ja) * 1990-02-15 1992-06-26 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタおよびその製造方法
CN102832248A (zh) * 2012-09-10 2012-12-19 西安电子科技大学 基于半超结的碳化硅mosfet及制作方法
WO2015127673A1 (zh) * 2014-02-28 2015-09-03 电子科技大学 一种双向igbt器件
CN104167442A (zh) * 2014-08-29 2014-11-26 电子科技大学 一种具有P型GaN岛的垂直氮化镓基异质结场效应晶体管
CN104701359A (zh) * 2015-03-10 2015-06-10 苏州能屋电子科技有限公司 垂直结构AlGaN/GaN HEMT器件及其制作方法
CN104992971A (zh) * 2015-06-29 2015-10-21 电子科技大学 具有复合低k电流阻挡层的垂直氮化镓基异质结场效应管
CN205692835U (zh) * 2016-06-08 2016-11-16 苏州能屋电子科技有限公司 增强型自支撑垂直结构Ⅲ族氮化物HEMT器件及AlGaN/GaN HEMT器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ZHONGDA LI等: ""Design and Simulation of 5-20-kV GaN Enhancement-Mode Vertical Superjunction HEMT"", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109411346A (zh) * 2018-12-10 2019-03-01 泉州臻美智能科技有限公司 肖特基二极管及其制造方法
CN112993007A (zh) * 2019-12-13 2021-06-18 南通尚阳通集成电路有限公司 超结结构及超结器件
CN111293176A (zh) * 2020-02-25 2020-06-16 电子科技大学 一种GaN纵向逆导结场效应管
CN111293176B (zh) * 2020-02-25 2021-04-20 电子科技大学 一种GaN纵向逆导结场效应管
CN111969063A (zh) * 2020-09-21 2020-11-20 电子科技大学 一种具有漏端肖特基接触的超结mosfet
CN112614887A (zh) * 2020-12-18 2021-04-06 华南师范大学 增强型AlGaN-GaN垂直超结HEMT及其制备方法
CN112635544A (zh) * 2020-12-18 2021-04-09 华南师范大学 具有偶极子层的增强型AlGaN-GaN垂直型超结HEMT及其制备方法
WO2023082060A1 (en) * 2021-11-09 2023-05-19 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

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