CN106538080B - 层叠体及半导体元件搭载用基板以及它们的制造方法 - Google Patents

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Abstract

一种层叠体，其是通过至少具有如下工序的制造方法制造出的，即：准备第一中间层叠体的工序，该第一中间层叠体具有载体基板和金属层，该载体基板在内部含有支承体，该金属层形成在该载体基板的至少一个面且能够剥离；通过在所述第一中间层叠体的不成为产品的部分形成从所述第一中间层叠体的表面至少到达所述载体基板中的所述支承体的第一孔，制作带有所述第一孔的第二中间层叠体的工序；在所述第二中间层叠体的形成有所述第一孔的所述表面上，自所述表面侧按照绝缘材料和金属箔的顺序层叠配置绝缘材料以及金属箔，一边对所述第二中间层叠体、所述绝缘材料以及所述金属箔进行加热一边沿着它们的层叠方向进行加压，从而制作在所述第一孔中填充有所述绝缘材料的第三中间层叠体的工序；以及使用药液对所述第三中间层叠体进行处理的工序。

Description

层叠体及半导体元件搭载用基板以及它们的制造方法
技术领域
本发明涉及一种层叠体及半导体元件搭载用基板以及它们的制造方法。
背景技术
近年来，在电子设备、通信设备以及个人计算机等中广泛使用的半导体 封装体越发加快高功能化以及小型化。与此相伴地，要求半导体封装体中的 印刷线路板以及半导体元件搭载用基板的薄型化。通常，印刷线路板以及半 导体元件搭载用基板是通过在支承基板上层叠作为电路图案的层(以下也仅 称为“电路图案层”。)和绝缘材料而制作的。在以薄型化为目的想不使用支 承基板地制造印刷线路板以及半导体元件搭载用基板的情况下，若使用原有 的制造装置，则经常发生印刷线路板以及半导体元件搭载用基板被折断、印刷线路板以及半导体元件搭载用基板被卷绕于输送机。因此，难以使用原有 的制造装置来制造以薄型化为目的的印刷线路板以及半导体元件搭载用基 板。
作为解决上述那样的问题的方法，例如，在专利文献1中公开有下述方 法：在不锈钢等刚性较高的支承基板(载体基板)上形成有能够在后面的工 序中剥离的铜的层的层叠体上，通过图案镀法形成电路图案，并层叠环氧树 脂涂覆玻璃纤维这样的绝缘层，然后进行加热以及加压处理，最后将支承基 板剥离、除去，从而制造薄型的印刷线路板。如上述那样，在刚性较高的支 承基板上层叠电路图案和绝缘材料，最后将支承基板剥离、除去，由此，即 使是原有的制造装置，也能够制造薄型的印刷线路板以及半导体元件搭载用 基板。
现有技术文献
专利文献
专利文献1：日本特表昭59－500341号公报
发明内容
发明要解决的问题
但是，在利用专利文献1所记载的方法来制造薄型的印刷线路板以及半 导体元件搭载用基板时，为了形成电路图案而使用的药液容易从层叠体的端 部以及加工孔的端部渗入到载体基板和能够剥离的金属层之间的界面。其结 果，存在以下问题点：剥离载体基板后得到的层叠体的外观不良、在剥离载 体基板之后成为最外层的上述金属层的厚度不均匀。另外，为了抑制上述药 液的渗入，考虑提高载体基板和能够剥离的金属层之间的剥离强度。但是， 这样的高剥离强度会导致在剥下载体基板时层叠体发生破损、翘曲。因此，为了抑制药液的渗入而对载体基板和能够剥离的金属层的剥离强度进行调 整的做法会导致在制造薄型的印刷线路板以及半导体元件搭载用基板中成 品率较低。
本发明是鉴于上述情况而做成的，其目的在于提供一种层叠体、用该层 叠体制作的半导体元件搭载用基板以及它们的制造方法，该层叠体是通过如 下方式制作的，即，在具有载体基板和在该载体基板上形成的能够剥离的金 属层的中间层叠体上层叠金属箔以及绝缘材料，根据需要最后将载体基板除 去，该层叠体能够抑制药液向载体基板和能够剥离的金属层之间的界面的渗 入。
用于解决问题的方案
本发明人为了解决上述的课题而进行了深入研究，其结果发现，在制造 层叠体时，通过在使用药液进行处理的工序之前在最终不成为产品的部分设 置规定的孔并向该孔中填充绝缘材料，在使用药液进行处理时发生的药液的 渗入变少，从而完成了本发明。
即，本发明如下所述。
[1]一种层叠体，其中，其是通过至少具有如下工序的制造方法制造出 的，即：准备第一中间层叠体的工序，该第一中间层叠体具有载体基板和金 属层，该载体基板在内部含有支承体，该金属层形成在该载体基板的至少一 个面且能够剥离；通过在所述第一中间层叠体的不成为产品的部分形成从所 述第一中间层叠体的表面至少到达所述载体基板中的所述支承体的第一孔， 制作带有所述第一孔的第二中间层叠体的工序；在所述第二中间层叠体的形 成有所述第一孔的所述表面上，自所述表面侧按照绝缘材料和金属箔的顺序层叠配置绝缘材料以及金属箔，一边对所述第二中间层叠体、所述绝缘材料 以及所述金属箔进行加热一边沿着它们的层叠方向进行加压，从而制作在所 述第一孔中填充有所述绝缘材料的第三中间层叠体的工序；以及使用药液对 所述第三中间层叠体进行处理的工序。
[2]根据[1]所述的层叠体，其中，所述第一孔的端部与所述层叠体的端 部之间的距离在50mm以内。
[3]根据[1]或[2]所述的层叠体，其中，所述制造方法在制作所述第三中 间层叠体的工序和使用所述药液进行处理的工序之间具有设置对位用的第 二孔的工序，且在制作所述第二中间层叠体的工序中，至少在距所述第二孔 的端部的距离大于距所述层叠体的端部的距离的位置，以及距所述第二孔的 端部的距离和距所述层叠体的端部的距离相等的位置和/或距所述层叠体的 端部的距离大于距所述第二孔的端部的距离的位置设置所述第一孔。
[4]根据[3]所述的层叠体，其中，在距所述第二孔的端部的距离和距所 述层叠体的端部的距离相等的位置和/或距所述层叠体的端部的距离大于距 所述第二孔的端部的距离的位置设置的所述第一孔的端部与所述第二孔的 所述端部之间的距离在50mm以内。
[5]根据[1]～[4]中任一项所述的层叠体，其中，所述制造方法还具有在 使用所述药液进行处理的工序之后从所述第三中间层叠体除去所述载体基 板的工序。
[6]根据[1]～[5]中任一项所述的层叠体，其中，所述第一孔的截面面积 为0.002mm2以上8mm2以下，且所述第一孔的数量为在100mm见方的区域内 存在三个以上。
[7]根据[1]～[6]中任一项所述的层叠体，其中，所述载体基板的厚度为 30μm～250μm。
[8]根据[1]～[7]中任一项所述的层叠体，其中，所述金属层的厚度为20 μm以下。
[9]根据[1]～[8]中任一项所述的层叠体，其中，所述载体基板和所述金 属层之间的界面的剥离强度为1N/m～50N/m。
[10]根据[1]～[9]中任一项所述的层叠体，其中，使用所述药液进行处理 的工序是将在利用激光加工形成了非通孔时产生的胶渣除去的工序。
[11]根据[1]～[10]中任一项所述的层叠体，其中，使用所述药液进行处 理的工序是对所述金属箔的表面实施镀敷的工序。
[12]根据[1]～[11]中任一项所述的层叠体，其中，使用所述药液进行处 理的工序是利用减成法用所述金属箔形成电路图案的工序。
[13]根据[1]～[12]中任一项所述的层叠体，其中，所述第一中间层叠体 是通过在所述支承体的一个面或者两个面层叠具有载体金属箔和比所述载 体金属箔薄的金属箔的带载体金属箔的金属箔而制作成的层叠体。
[14]根据[13]所述的层叠体，其中，所述带载体金属箔的金属箔中的金 属箔的厚度为5μm以下。
[15]根据[13]或[14]所述的层叠体，其中，所述带载体金属箔的金属箔是 具有载体铜箔和比所述载体铜箔薄的铜箔的带载体铜箔的铜箔。
[16]根据[1]～[15]中任一项所述的层叠体，其中，所述支承体的厚度为5 μm～200μm。
[17]根据[1]～[16]中任一项所述的层叠体，其中，所述支承体为绝缘材 料。
[18]根据[1]～[17]中任一项所述的层叠体，其中，所述绝缘材料为预浸 料。
[19]根据[1]～[18]中任一项所述的层叠体，其中，所述金属箔是铜箔。
[20]一种具有积层结构的层叠体，其中，该层叠体是通过具有一个或者 两个以上如下工序的制造方法制造出的，即，在[1]～[19]中任一项所述的层 叠体的一个面或者两个面层叠配置金属箔以及绝缘材料，一边对所述层叠 体、所述金属箔以及所述绝缘材料进行加热一边沿着它们的层叠方向进行加 压的工序。
[21]一种半导体元件搭载用基板，其中，该半导体元件搭载用基板是通 过具有如下工序的制造方法制造出的，即，利用减成法在[1]～[20]中任一项 所述的层叠体的外层形成电路图案的工序。
[22]一种层叠体的制造方法，其中，该制造方法至少具有如下工序：准 备第一中间层叠体的工序，该第一中间层叠体具有载体基板和金属层，该载 体基板在内部含有支承体，该金属层形成在该载体基板的至少一个面且能够 剥离；通过在所述第一中间层叠体的不成为产品的部分形成从所述第一中间 层叠体的表面至少到达所述载体基板中的所述支承体的第一孔，制作带有所 述第一孔的第二中间层叠体的工序；在所述第二中间层叠体的形成有所述第 一孔的所述表面上，自所述表面侧按照绝缘材料和金属箔的顺序层叠配置绝 缘材料以及金属箔，一边对所述第二中间层叠体、所述绝缘材料以及所述金 属箔进行加热一边沿着它们的层叠方向进行加压，从而制作在所述第一孔中 填充有所述绝缘材料的第三中间层叠体的工序；以及使用药液对所述第三中 间层叠体进行处理的工序。
[23]一种半导体元件搭载用基板的制造方法，其中，该制造方法具有如 下工序：利用减成法，在通过[22]所述的层叠体的制造方法得到的层叠体的 外层形成电路图案的工序。
发明的效果
采用本发明，提供了一种层叠体、用该层叠体制作的半导体元件搭载用 基板以及它们的制造方法，该层叠体是通过如下方式制作的，即，在具有载 体基板和在载体基板上形成的能够剥离的金属层的中间层叠体上层叠金属 箔以及绝缘材料，根据需要最后将载体基板除去，该层叠体能够抑制药液向 载体基板和能够剥离的金属层之间的界面的渗入。
附图说明
图1是表示一实施例的层叠体的制作工序的概略图。
图2是表示一实施例的层叠体中的可确认到药液的渗入的部分的照片。
图3是表示一比较例的层叠体的制作工序的概略图。
图4是表示一比较例的层叠体中的可确认到药液的渗入的部分的照片。
图5是表示另一实施例的层叠体的制作工序的概略图。
图6是表示另一实施例的层叠体中的对位用的孔以及其周围的照片。
图7是表示再一实施例的层叠体中的对位用的孔以及其周围的照片。
图8是表示另一比较例的层叠体的制作工序的概略图。
图9是表示另一比较例的层叠体中的对位用的孔以及其周围的照片。
具体实施方式
以下，根据需要参照附图，对用于实施本发明的方式(以下仅称为“本 实施方式”。)进行详细说明，但本发明不限定于下述本实施方式。本发明在 不脱离其主旨的范围内能够进行各种变形。另外，在附图中，对于同一要素 标注同一附图标记，省略重复的说明。另外，只要没有特别说明，上下左右 等的位置关系就是基于附图所示的位置关系。并且，附图的尺寸比例不限于 图示的比例。另外，在本说明书中，层叠体以及各中间层叠体的各层彼此粘 接在一起，但该各层也可以根据需要而能够彼此剥离。
首先，针对本实施方式的层叠体进行详细说明。本实施方式的层叠体是 通过至少具有如下工序的制造方法制造出的，即：准备第一中间层叠体的工 序，该第一中间层叠体具有载体基板(G)和金属层(M)，该载体基板(G) 在内部含有支承体(F)，该金属层(M)形成在该载体基板(G)的至少一 个面且能够剥离；通过在该第一中间层叠体的不成为产品的部分形成从第一 中间层叠体的表面至少到达载体基板(G)中的支承体(F)的第一孔(H) (以下仅称为“孔‘H’”。)，制作带有孔(H)的第二中间层叠体的工序； 在第二中间层叠体的形成有孔(H)的上述表面上，自上述表面侧按照绝缘 材料(J)以及金属箔的顺序层叠配置绝缘材料(J)以及金属箔，一边对第 二中间层叠体、绝缘材料(J)以及上述金属箔进行加热一边沿着它们的层 叠方向进行加压，从而制作在孔(H)中填充有绝缘材料(J)的第三中间层 叠体的工序；以及使用药液对第三中间层叠体进行处理的工序。即，本实施 方式的层叠体是通过至少具有以下的工序1～4的制造方法制作的层叠体。这 些工序中的工序2～4也可以根据需要连续重复进行多次，工序4也可以根据 需要单独重复进行多次。
工序1：准备第一中间层叠体的工序，该第一中间层叠体具有载体基板 (G)和金属层(M)，该载体基板(G)在内部含有支承体(F)，该金属层 (M)形成在该载体基板(G)的至少一个面。
工序2：通过在第一中间层叠体的不成为产品的部分形成从第一中间层 叠体的表面至少到达载体基板(G)中的支承体(F)的孔(H)，制作带有 孔(H)的第二中间层叠体的工序。
工序3：在第二中间层叠体的形成有孔(H)的表面上，自该表面侧按照 绝缘材料(J)以及金属箔的顺序配置绝缘材料(J)以及金属箔，一边对第 二中间层叠体、绝缘材料(J)以及金属箔进行加热一边沿着它们的层叠方 向进行加压，从而制作在孔(H)中填充有绝缘材料(J)的第三中间层叠体 的工序。
工序4：使用药液对第三中间层叠体进行处理的工序。
另外，本实施方式的层叠体的另一方式是在上述工序1～4之后还经由以 下的工序5制造的层叠体。
工序5：从第三中间层叠体除去载体基板(G)的工序。
工序5中除去载体基板(G)而得到的层叠体优选作为无芯的印刷线路板 进行使用。特别地，在除去载体基板(G)而得到的层叠体的外层，利用减 成法形成电路图案，从而得到半导体元件搭载用基板。
在本实施方式中，通过上述工序2中的向第一中间层叠体的不成为产品 的部分的孔(H)的形成(以下，将孔的形成称为“开孔”。)以及工序3中的 向孔(H)中的绝缘材料(J)的填充，从而在会在工序5中被除去的载体基 板(G)和金属层(M)之间的界面(以下，在本说明书中也称为“剥离面”。) 中，能够提高在工序4的使用药液进行处理时药液容易渗入的层叠体的端部 及其周围(以下，称为“外周部分”)的剥离强度。因此，能够抑制药液向 该外周部分的渗入，其结果，能够制作外观良好且金属层(M)的厚度更均 匀的层叠体。另外，在将第三中间层叠体依次浸渍于多个药液槽内的药液中 来进行处理的情况下，以往，容易因渗入到第三中间层叠体的药液对进行接 下来的药液处理的药液槽内的药液造成污染，但在本实施方式中，通过抑制 药液的渗入，还能够防止该污染。
在本实施方式的层叠体的制造方法中，也可以在上述的工序3和工序4之 间具有设置对位用的第二孔(T)(以下，称为“对位用的孔(T)”。)的工序。 在该情况下，在对位用的第二孔(T)以及其周围，会由于与层叠体的外周 部分相同的主要因素而发生药液的渗入。因此，优选的是，在工序2中，孔 (H)至少设置在不成为产品的部分的，距对位用的孔(T)的端部的距离 大于距层叠体的端部的距离的位置，以及距对位用的孔(T)的端部的距离 等于距层叠体的端部的距离的位置和/或距层叠体的端部的距离大于距对位 用的孔(T)的端部的距离的位置(即，层叠体的端部和对位用的孔(T)的 端部之间的中间位置和/或距层叠体的端部的距离大于距对位用的孔(T)的 端部的距离的位置)。作为设置有对位用的孔(T)的层叠体，例如可列举下 述的层叠体。即，可列举如下层叠体，使用X射线开孔加工机形成有在后述 的处理4c等工序4中形成电路图案时与内层的电路图案对位用的孔(T)的层 叠体，以及利用钻头开孔加工出在后述的处理4c等工序4中形成电路图案时 曝光用的对位用的孔(T)的层叠体。
在上述的层叠体中，通过向设置在距对位用的孔(T)的端部的距离大 于距层叠体的端部的距离的位置的孔(H)中填充绝缘材料，从而能够主要 抑制药液在层叠体的外周部分处的渗入，另外，通过向设置在距对位用的孔 (T)的端部的距离和距层叠体的端部的距离相等的位置和/或距层叠体的端 部的距离大于距对位用的孔(T)的端部的距离的位置的孔(H)中填充绝 缘材料，从而能够主要抑制药液在对位用的孔(T)及其周围处的渗入。即，除了在上述的层叠体的外周部分进行工序2中的孔(H)的开设以及工序3中 的向孔(H)中的绝缘材料的填充之外，还在对位用的孔(T)及其周围进 行工序2中的孔(H)的开设以及工序3中的向孔(H)中的绝缘材料的填充， 从而在会在工序5中被除去的载体基板(G)和金属层(M)之间的界面(剥 离面)中，能够提供在工序4中的使用药液进行处理时药液容易渗入的层叠 体的外周部分、对位用的孔(T)及其周围的剥离强度。因此，能够抑制药 液在这些部分处的渗入，其结果，能够制作外观良好且金属层(M)的厚度 更加均匀的层叠体。另外，在将第三中间层叠体依次浸渍于多个药液槽内的 药液中来进行处理的情况下，通过抑制药液的渗入，还能够防止对进行接下 来的药液处理的药液槽内的药液的污染。
作为工序4的使用药液进行处理的工序没有特别地限定，例如可列举以 下的工序4a、工序4b以及工序4c。在这些工序中，使用具有金属腐蚀性的药 液，因此，在这样的药液渗入到载体基板(G)和金属层(M)之间的界面 的情况下，容易导致外观不良、金属层(M)的厚度变得不均匀。若外观不 良、金属层(M)的厚度变得不均匀，则导致每一张层叠体的印刷线路板以 及半导体元件搭载用基板的生产量下降。在本实施方式的层叠体的制造方法中，作为工序4，既可以进行1次或者2次以上上述工序4a，4b以及4c中的一 个工序，也可以组合地进行工序4a，4b以及4c中的两个以上工序。
工序4a：将在利用激光加工形成了非通孔(R)时产生的胶渣除去的工 序。
工序4b：对金属箔的表面实施镀敷的工序。
工序4c：利用减成法用金属箔形成电路图案的工序。
另外，本实施方式的层叠体也可以利用在上述的工序1～4之间、工序4 之后(其中不具有工序5的情况)或者在工序4和工序5之间具有以下的工序 A～C的制造方法制造出。此时，层叠体既可以经由进行1次或者2次以上工 序A～C中的一个工序而制造出，也可以组合地进行工序A～C中的两个以上 的工序而制造出。
工序A：在任一中间层叠体或者层叠体上按照绝缘材料(K)以及金属 箔的顺序层叠配置绝缘材料(K)以及金属箔，一边对它们进行加热一边沿 着它们的层叠方向进行加压，将绝缘材料(K)以及金属箔粘接于中间层叠 体或者层叠体的工序。
工序B：在任一中间层叠体或者层叠体表面的金属层(M)上实施图案 镀敷来形成电路图案的工序。
工序C：利用减成法用任一中间层叠体所具有的金属箔来形成电路图案 的工序。
另外，工序B以及工序C与工序4(工序4b、工序4c)不同的点在于，工 序B以及工序C设置在工序3之前。
例如，由嵌入式布线无芯基板的制造方法(嵌入式布线无芯处理)得到 的本实施方式的层叠体能够按照工序1、工序2、工序B、工序3、工序4(工 序4a)、工序4(工序4b)、工序4(工序4c)的顺序经由这些工序来制作出， 并且还可以在工序4(工序4c)之后经由工序5来制作出。此时，也可以根据 需要，在工序3和工序4之间设置对位用的孔(T)，在工序2中在对位用的孔 (T)的周围(距层叠体的端部的距离和距孔(T)的端部的距离相等的位置 和/或距层叠体的端部的距离大于距孔(T)的端部的距离的位置)设置孔(H)。
另外，由3层无芯基板的制造方法(3层无芯处理)得到的本实施方式的 层叠体能够按照工序1、工序2、工序3、工序4(工序4c)、工序A的顺序经由 这些工序制作出，并且还可以在工序A之后经由工序5制作出。此时，也可以 根据需要，在工序3和工序4之间设置对位用的孔(T)，在工序2中在对位用 的孔(T)的周围(距层叠体的端部的距离和距孔(T)的端部的距离相等的 位置和/或距层叠体的端部的距离大于距孔(T)的端部的距离的位置)设置孔(H)。
另外，由4层无芯基板的制造方法(4层无芯处理)得到的本实施方式的 层叠体能够按照工序1、工序A、工序2、工序C、工序3、工序4(工序4a)、 工序4(工序4b)、工序4(工序4c)、工序A的顺序经由这些工序来制作出， 并且也可以在最后的工序A之后经由工序5制作出。此时，也可以根据需要， 在工序3和工序4之间设置对位用的孔(T)，在工序2中在对位用的孔(T)的 周围(距层叠体的端部的距离和距孔(T)的端部的距离相等的位置和/或距 层叠体的端部的距离大于距孔(T)的端部的距离的位置)设置孔(H)。
以下，更详细地对用于制作本实施方式的层叠体的工序1～5进行说明。
[工序1]
在工序1中准备第一中间层叠体，该第一中间层叠体具有载体基板(G) 和金属层(M)，该载体基板(G)在内部含有支承体(F)，该金属层(M) 形成在该载体基板(G)的至少一个面且能够在后述的工序5中剥离。具体地 说，可以通过在载体基板(G)的一个面或者两个面形成在载体基板(G) 和金属层(M)之间具有剥离面的金属层(M)，来制作第一中间层叠体。
“载体基板(G)”是指，会在工序5中被自本实施方式的层叠体剥离、 除去的芯基板。在工序1中准备的第一中间层叠体是在会在工序5中被剥离、 除去的载体基板(G)上形成有金属层(M)的层叠体。载体基板(G)既 可以是仅由支承体(F)构成的单层，也可以在不阻碍支承体(F)的功能的 范围内，在具有支承体(F)以外还具有一个或者多个层。作为载体基板(G) 中的支承体以外的层，可列举如下剥离层(L)和粘接层，该剥离层(L)例 如是为了将载体基板(G)和金属层(M)之间的界面处的剥离强度调整到 后述的优选范围内而设置的，该剥离层(L)具有载体基板(G)的与金属 层(M)接触的面，该粘接层将该剥离层(L)和支承体粘接起来。另外， 在载体基板在具有支承体(F)以外还具有层的情况下，该层的材质没有特 别地限定，既可以具有导电性也可以具有绝缘性。作为其材质，例如可列举 铜及铝等金属，聚酰亚胺、环氧树脂、丙烯酸树脂、聚四氟乙烯(PTFE) 及双马来酰亚胺三嗪树脂(BT树脂)等绝缘材料，以及使该绝缘材料含浸于 纸、玻璃纤维织布、碳纤维以及玻璃无纺布等而成的预浸料。在载体基板(G) 包括多个层的情况下，其层结构没有特别地限定，例如可列举按照导电性层、 支承体(F)的顺序将它们层叠起来而成的载体基板(G)，按照导电性层、支承体(F)、导电性层的顺序将它们层叠起来而成的载体基板(G)，按照导 电性层、绝缘性层、支承体(F)的顺序将它们层叠起来而成的载体基板(G)， 按照导电性层、绝缘性层、支承体(F)、绝缘性层、导电性层的顺序将它们 层叠起来而成的载体基板(G)，按照绝缘性层、导电性层、支承体(F)的 顺序将它们层叠起来而成的载体基板(G)，以及按照绝缘性层、导电性层、 支承体(F)、导电性层、绝缘性层的顺序将它们层叠起来而成的载体基板(G)。
载体基板(G)的厚度没有特别地限定，优选为30μm～250μm，更优 选为60μm～200μm。若载体基板(G)的厚度为30μm以上，则载体基板 (G)对于在其之上形成金属层(M)以及绝缘材料层等具有更充分的刚性， 若为250μm以下则更经济。
金属层(M)的金属的种类没有特别地限定，例如能够使用从金、银、 铜、铝以及由其中两种以上的金属构成的合金中选择的至少一种物质。其中， 从热膨张率、导电性以及经济性的观点出发，优选使用铜。
金属层(M)的厚度没有特别地限定，优选为20μm以下，更优选为10 μm以下，特别优选为1μm～5μm。若金属层(M)的厚度为20μm以下则 更经济，从层叠体的生产率的观点出发也较为理想。
载体基板(G)和金属层(M)之间的界面处的剥离强度没有特别地限 定，优选为1N/m～50N/m，更优选为3N/m～40N/m，进一步优选为5N/m～ 10N/m。若剥离强度为1N/m以上，则通过工序2中的孔(H)的开设和工序3 中的向孔(H)中的绝缘材料(J)的填充，能够更有效地抑制药液向载体基 板(G)和金属层(M)之间的界面的渗入。另外，若剥离强度为50N/m以下，则在工序5中从载体基板(G)剥离层叠体时，更不易产生金属层(M) 的剥离不匀。在考虑到金属层(M)的材质以及表面的状态的基础上，通过 选择载体基板(G)的与金属层(M)接触的面的材质以及根据需要对载体 基板(G)的与金属层(M)接触的面实施表面处理，从而能够将该剥离强 度调整到上述的范围内。或者，通过在载体基板(G)和金属层(M)之间 设置从包括粘接层以及剥离层的组中选择的一种以上的层，也能够将剥离强 度调整到上述的范围内。
即使在原有的制造装置中，支承体(F)也能赋予载体基板(G)用于 使得能够用本实施方式的层叠体制造薄型的印刷线路板以及半导体元件搭 载用基板等的刚性。另外，对于支承体(F)而言，通过工序2中的对该支承 体(F)的孔(H)的形成和工序3中的向孔(H)中的绝缘材料(J)的填充， 能够抑制药液向载体基板和能够剥离的金属层之间的界面的渗入。作为支承 体(F)没有特别地限定，通常为片状，例如，能够使用金属基板和/或绝缘 材料(S)。在使用金属基板来作为支承体(F)的情况下，金属基板是由金 属构成的基板，该金属基板中的金属的种类没有特别地限定。作为其金属的 种类，例如可列举铝、不锈钢、铜、铁、钛以及它们的合金。作为支承体(F)， 例如能够使用金属基板和/或绝缘材料(S)，但在仅使用支承体(F)来作为 载体基板(G)的情况下，从与金属层(M)之间的热膨张率的差异、剥离 强度以及经济性的方面出发，支承体(F)更优选为在后面详细叙述的绝缘 材料(S)。另外，在使用在支承体(F)上层叠有后述的由有机薄膜形成的 剥离层(L)等其他材料而成的载体基板(G)的情况下，从与其它材料之 间的热膨张率的差异、剥离强度以及经济性的观点出发，也更优选在后面详 细叙述的绝缘材料(S)。
支承体(F)的厚度没有特别地限定，优选为5μm～200μm，更优选为 15μm～150μm。若支承体(F)的厚度为5μm以上，则能够制作刚性更高 的载体基板(G)，若为200μm以下则更经济。
作为能够使用于支承体(F)的绝缘材料(S)没有特别地限定，例如可 列举玻璃基板、有机薄膜基板以及预浸料。玻璃基板为由玻璃形成的基板， 使用该玻璃基板的情况下，作为玻璃的材质以及玻璃的种类没有特别地限 定，例如，可以使用碱金属硅酸盐系玻璃、无碱玻璃以及石英玻璃等玻璃。 另外，有机薄膜基板为由有机薄膜形成的基板，使用该有机薄膜基板的情况 下，有机薄膜的材质没有特别地限定。作为有机薄膜，例如，可以使用聚酰 胺薄膜、聚酰亚胺薄膜、聚乙烯薄膜、聚丙烯薄膜、聚酯薄膜、聚对苯二甲 酸乙二醇酯薄膜(PET薄膜)、聚对苯二甲酸丁二醇酯薄膜(PBT薄膜)、聚 氯乙烯薄膜、聚乙烯醇系薄膜、聚苯乙烯薄膜、聚偏二氯乙烯薄膜以及聚氧 化乙烯薄膜。对于这些有机薄膜，可以单独使用一种，或者组合地使用两种 以上。作为能够使用于支承体(F)的绝缘材料(S)，可以列举上述的玻璃 基板、有机薄膜基板以及预浸料。对于这些绝缘材料，可以单独使用一种， 或者组合地使用两种以上。在这些材料之中，从开孔加工性的观点出发，作 为绝缘材料(S)，更优选玻璃基板以外的绝缘材料，从热膨胀性以及耐热性 的观点出发，进一步优选在后面详细叙述的预浸料。
“预浸料”是指使树脂组合物添加于玻璃纤维以及有机纤维等纤维状增 强材料而得到的材料。能够作为支撑体(F)来使用的预浸料没有特别地限 定，例如可列举出由以下的树脂组合物以及纤维状增强材料形成的预浸料。 作为能够使用于预浸料的树脂组合物，例如可列举出包含从包括环氧树脂、 氰酸酯树脂、双马来酰亚胺树脂、双马来酰亚胺三嗪树脂、聚酰亚胺树脂、 聚苯醚树脂、酚醛树脂、密胺树脂、聚氨酯树脂以及聚酯树脂的组中选择的 一种以上的物质。对于这些树脂组合物，既可以单独使用一种，也可以混合 使用两种以上。作为纤维状增强材料，例如可列举出玻璃纤维(例如E玻璃、 D玻璃、S玻璃、NE玻璃、T玻璃、Q玻璃等)，由石英(quartz)等形成的无 机纤维，由聚酰亚胺、聚酰胺以及聚酯等形成的有机纤维，碳纤维，以及纤 维素纤维。对于这些纤维状增强材料，可以根据目标用途、目标性能适当选 择，可以单独使用一种，或者组合地使用两种以上。作为纤维增强材料的形 状，例如可列举出织布、无纺布、粗纱、短切原丝薄毡(chopped strand mat) 以及表面毡片(surfacing mat)等形状。另外，作为预浸料使用的树脂组合 物也可以包含无机填料。作为无机填料，例如可列举出天然硅石、熔融硅石、 无定形硅石以及中空硅石等硅石，勃姆石、氢氧化铝以及氧化铝等铝化合物， 氧化镁以及氢氧化镁等镁化合物，碳酸钙等钙化合物，氧化钼以及钼酸锌等 钼化合物，天然滑石以及锻烧滑石等滑石，云母(mica)，以及短纤维状玻 璃、球状玻璃以及微粉末玻璃(E玻璃，T玻璃，D玻璃等)等玻璃。对于这 些无机填料，可以单独使用一种，或者组合地使用两种以上。
其中，从绝缘可靠性、与金属层(M)以及金属箔之间的粘接强度、布 线形成性、耐热性、耐吸湿性、刚性以及电特性的观点出发，作为无机填料， 优选从包括硅石、氢氧化铝、勃姆石、氧化镁以及氢氧化镁的组中选择的一 种以上的物质，作为树脂组合物，优选双马来酰亚胺三嗪树脂(BT树脂)的 树脂组合物，作为纤维状增强剂优选玻璃纤维织布。从同样的观点出发，作 为预浸料，特别优选使作为无机填料包含从包括硅石、氢氧化铝、勃姆石、氧化镁以及氢氧化镁的组中选择的一种以上的物质的双马来酰亚胺三嗪树 脂(BT树脂)的树脂组合物含浸于玻璃纤维织布而B阶化的预浸料。
对于在工序1中准备的第一中间层叠体的方式，即，在会在工序5中被剥 离、除去的载体基板(G)上形成有金属层(M)的第一中间层叠体的方式， 没有特别地限定。作为其方式，例如可列举在载体基板(G)所含有的支承 体(F)上直接形成能够剥离的金属层(M)而成的方式，在具有支承体(F) 和在支承体(F)上设置的、由有机薄膜形成的剥离层(L)的载体基板(G) 上形成能够剥离的金属层(M)而成的方式，以及将带载体金属箔的金属箔 以载体金属箔侧与支承体(F)相面对的方式直接层叠于支承体(F)上而成 的方式。其中，将带载体金属箔的金属箔以载体金属箔侧与支承体(F)相 面对的方式直接层叠于支承体(F)上而成的方式能够更简便地进行使用， 能够更容易减薄金属层(M)的厚度，因此优选。
另外，“带载体金属箔的金属箔”是指，具有载体金属箔和比该载体金 属箔薄的金属箔(以下，称为“薄金属箔”。)的层叠体片。更详细地说，带 载体金属箔的金属箔是在载体金属箔根据需要借助其它薄膜以薄金属箔能 够剥离的状态层叠薄金属箔而成的层叠片，可以是市面上出售的带载体金属 箔的金属箔。在支承体(F)上直接层叠带载体金属箔的金属箔而成的方式 中，下述的部分分别相当于载体基板(G)以及金属层(M)。即，在带载体 金属箔的金属箔为通过将载体金属箔和薄金属箔层叠起来而成的层叠片的 情况下，在载体金属箔和薄金属箔之间进行剥离，因此，由支承体(F)和 载体金属箔构成的部分相当于载体基板(G)，薄金属箔相当于金属层(M)。 另外，在带载体金属箔的金属箔是通过按照载体金属箔、其它薄膜层、薄金 属箔的顺序将它们层叠起来而成的层叠片，且在载体金属箔和其它薄膜层之 间的界面的剥离强度比其它薄膜层和薄金属箔之间的界面的剥离强度高的情况下，在其它薄膜层和薄金属箔之间进行剥离，因此，由支承体(F)、载 体金属箔、其它薄膜构成的部分相当于载体基板(G)，薄金属箔相当于金属 层(M)。并且，在带载体金属箔的金属箔是通过按照载体金属箔、其它薄 膜层、薄金属箔的顺序将它们层叠起来而成的层叠片，且在载体金属箔和其 它薄膜层之间的界面的剥离强度比其它薄膜层和薄金属箔之间的界面的剥 离强度低的情况下，在载体金属箔和其它薄膜层之间进行剥离。但是，在该 情况下，在将载体金属箔剥离之后，将其它薄膜层从薄金属箔剥离，因此， 由支承体(F)和载体金属箔的部分相当于载体基板(G)，薄金属箔相当于 金属层(M)。另外，在该情况下，药液容易在载体金属箔和其它薄膜层之 间的界面以及其它薄膜层和薄金属箔之间的界面这两者处渗入，但是采用本 实施方式，对于上述两种情况的药液的渗入，均能够加以抑制。
制作具有载体基板(G)和形成在该载体基板(G)上的金属层(M) 的层叠体的方法没有特别地限定。作为该制作方法，例如可列举在载体基板 (G)所含有的支承体(F)的一个面或者两个面形成能够剥离的金属层(M) 的方法，在支承体(F)的一个面或者两个面形成有由有机薄膜形成的剥离 层(L)的载体基板(G)上形成金属层(M)的方法，以及在支承体(F) 的一个面或者两个面层压带载体金属箔的金属箔的方法。其中，在支承体(F) 的一个面或者两个面层压带载体金属箔的金属箔的方法较为简便，因此优 选。
在支承体(F)上形成能够剥离的金属层(M)从而形成在工序1中制作 的第一中间层叠体的情况下，金属层(M)既可以仅形成在支承体(F)的 一个面，也可以形成于两个面，优选形成于两个面。其原因在于，通过将金 属层(M)形成于两个面，本实施方式的层叠体的生产率得到提高。另外， 在支承体(F)的两个面形成金属层(M)的情况下，金属层(M)的金属的种类既可以彼此相同，也可以不同。
在支承体(F)上形成金属层(M)的方法没有特别地限定。作为该方 法，例如能够使用对支承体(F)实施金属镀敷的方法，在支承体(F)层压 金属箔的方法，使金属蒸镀于支承体(F)的方法，以及使金属溅射于支承 体(F)的方法。其中，在支承体(F)层压金属箔的方法较为简便，因此优 选。
金属箔的金属的种类也可以与上述的金属层(M)的金属种类相同。作 为这样的金属箔，例如，还能够使用JX日矿日石金属(株)制的GHY5(产 品名，12μm厚铜箔)以及三井金属矿业(株)制的3EC－III(产品名，18 μm厚铜箔)等市面上出售的产品。另外，既可以在金属箔和支承体(F) 之间设置用于将它们粘接起来的粘接层，也可以使用带粘接层的金属箔。粘 接层的材质没有特别地限定，例如能够使用丙烯酸系树脂、环氧系树脂、聚 酰亚胺系树脂以及聚酯系树脂。
在支承体(F)上形成有由有机薄膜形成的剥离层(L)的载体基板(G) 上形成能够剥离的金属层(M)，从而形成在工序1中制作的第一中间层叠体 的情况下，能够作为剥离层(L)使用的有机薄膜的材质没有特别地限定。 作为其材质，例如可列举聚酰胺薄膜、聚酰亚胺薄膜以及聚酯薄膜。其中， 从剥离性以及耐热性的观点出发，优选聚酰亚胺薄膜。剥离层(L)的厚度 没有特别地限定，若为20μm以下则较经济，因此优选。另外，剥离层(L) 的厚度的下限没有特别地限定，该厚度例如可以为1μm以上。
剥离层(L)既可以仅形成于支承体(F)的一个面，也可以形成于两个 面，优选形成于两个面。其原因在于，通过形成于两个面，本实施方式的层 叠体的生产率得到提高。另外，在支承体(F)的两个面形成由有机薄膜形 成的剥离层(L)的情况下，有机薄膜的种类既可以彼此相同，也可以不同。
在支承体(F)上形成由有机薄膜形成的剥离层(L)的方法没有特别地 限定。作为该方法，例如能够使用将构成有机薄膜的材料溶解于溶剂而得到 的溶液涂敷于支承体(F)上之后进行干燥的方法，在支承体(F)上配置有 机薄膜并通过压制进行热熔接的方法，以及利用粘接剂将支承体(F)和有 机薄膜粘接起来的方法。其中，在支承体(F)上配置有机薄膜并通过压制 进行热熔接的方法较为简便，因此优选。
在剥离层(L)上形成金属层(M)的方法没有特别地限定。作为该方 法，例如能够使用对剥离层(L)实施金属镀敷的方法，在剥离层(L)层压 金属箔的方法，使金属蒸镀于剥离层(L)的方法，以及使金属溅射于剥离 层(L)的方法。其中，在剥离层(L)层压金属箔的方法较为简便，因此优 选。
特别地，将在支承体(F)上配置作为剥离层(L)的有机薄膜和作为金 属层(M)的金属箔并同时进行层压的方法，作为在支承体(F)上形成由 有机薄膜形成的剥离层(L)和金属层(M)的方法，是特别简便的，因此 优选。
在支承体(F)上层压带载体金属箔的金属箔，从而形成在工序1中制作 的第一中间层叠体的情况下，载体金属箔以及比该载体金属箔薄的金属箔的 金属的种类没有特别地限定。作为这些金属箔的种类，例如可列举包含合计 90％以上的从金、银、铜、铝、镍、铁、铬、锰、钼以及由其中两种以上的 金属构成的合金中选择的至少一种物质的合金。特别地，从热膨张率、导电 性以及经济性的方面出发，最优选为铜。另外，在带载体金属箔的金属箔具 有上述的其它薄膜层的情况下，该其它薄膜层的材质没有特别地限定，例如 可列举聚酰亚胺、聚酰胺、聚四氟乙烯(PTFE)、丙烯酸系树脂、聚对苯二 甲酸乙二醇酯、硅酮树脂、聚对苯二甲酸丁二醇酯(PBT)、芳香族聚酰胺 树脂、尿素树脂、玻璃纸、聚砜、乙烯-丙烯-二烯烃橡胶(EPDM)、聚酯、 聚乙烯、聚丙烯、聚酯、尼龙、聚碳酸酯、酚醛树脂、BT树脂、三醋酸酯、环氧树脂、聚亚苯基硫醚、液晶聚合物(LCP)、聚萘二甲酸乙二醇酯以及 聚氯乙烯(PVC)。
带载体金属箔的金属箔中的载体金属箔的厚度没有特别地限定，优选为 9μm～70μm，更优选为12μm～35μm。若载体金属箔的厚度为9μm以上， 则带载体金属箔的金属箔的处理更容易，若为70μm以下，则更为经济。薄 金属箔的厚度没有特别地限定，优选为5μm以下，更优选为1μm～5μm。 若薄金属箔的厚度为5μm以下，则更为经济，层叠体的生产率也更好。另外， 在带载体金属箔的金属箔具有上述的其它薄膜层的情况下，该其它薄膜层的 厚度没有特别地限定，优选为0.01μm～100μm，更优选为1μm～10μm。 通过使该其它薄膜层的厚度为0.01μm以上，剥离性变得更好，通过使该其 它薄膜层的厚度为100μm以下，经济性变得更好。
载体金属箔和薄金属箔之间的界面处的剥离强度没有特别地限定，优选 为1N/m～50N/m，更优选为3N/m～40N/m，进一步优选为5N/m～10N/m。若 剥离强度为1N/m以上，则通过工序2中的孔(H)的开设和工序3中的向孔(H) 中的绝缘材料(J)的填充，能够更有效地抑制药液向载体基板(G)和金属 层(M)之间的界面即载体金属箔和薄金属箔之间的界面的渗入。另外，若 剥离强度为50N/m以下，则在工序5中从第三中间层叠体剥离除去载体基板(G)时，更不易发生薄金属箔的剥离不匀。剥离强度的测量方法如以下所 述。首先，将三菱气体化学(株)制的预浸料(产品名“GHPL－830NS SN74”， 45μm厚)和带载体金属箔的金属箔以载体金属箔侧朝向外侧的方式层叠在 三菱气体化学(株)制的覆铜板(产品名“CCL－HL832NS 0.2t T/T”， 0.2mm厚)的两个面，在220℃、3MPa的条件下实施两小时的真空热压来制 作层叠板。以5cm宽度将制作出的层叠板切断，在室温(23℃)下使用万能 试验机或者弹簧秤将载体金属箔剥离，并测量此时的剥离强度。
另外，从与上述同样的观点出发，在带载体金属箔的金属箔具有上述的 其它薄膜层的情况下，载体金属箔和其它薄膜层之间的界面处的剥离强度与 其它薄膜层和薄金属箔之间的界面处的剥离强度中的较低的一方的剥离强 度优选为1N/m～50N/m，更优选为3N/m～40N/m，进一步优选为5N/m～ 10N/m。另外，上述剥离强度中的较高的一方的剥离强度没有特别地限定， 例如可以为10N/m～100N/m。
作为上述的带载体金属箔的金属箔，例如能够使用三井金属矿业(株) 制的MT18Ex(产品名，5μm薄铜箔)等市面上出售的产品。另外，既可以 在带载体金属箔的金属箔和支承体(F)之间设置粘接层，也可以使用带粘 接层的带载体金属箔的金属箔。其粘接层的材质没有特别地限定，例如能够 使用丙烯酸系粘接剂以及环氧系粘接剂。
带载体金属箔的金属箔既可以仅层压于支承体(F)的一个面，也可以 层压于两个面，优选层压于两个面。其原因在于，通过层压于两个面，本实 施方式的层叠体的生产率得到提高。另外，在支承体(F)的两个面层压带 载体金属箔的金属箔的情况下，带载体金属箔的金属箔的金属的种类既可以 彼此相同，也可以不同。
将带载体金属箔的金属箔层压于支承体(F)的方法没有特别地限定。 作为该方法，例如可列举在将带载体金属箔的金属箔以及支承体(F)重叠 起来之后一边在真空(减压)下进行加热一边沿着它们的层叠方向进行加压 的方法，以及使用粘接剂或者粘接片将它们粘接起来的方法。其中，将在将 带载体金属箔的金属箔以及支承体(F)重叠起来之后一边在真空(减压) 下进行加热一边沿着层叠方向对它们进行加压的方法，作为将带载体金属箔 的金属箔层压于支承体(F)的方法较为简便，因此优选。从上述这样的观 点出发，支承体(F)优选为预浸料。
因此，作为在工序1中准备的第一中间层叠体，例如可列举对将从包括 金属基板、玻璃基板、有机薄膜基板以及预浸料的组中选择的一种物质或者 它们中的两种以上的物质层叠起来而成的构件的一个面或者两个面实施金 属镀敷而得到的层叠体，在将从包括金属基板、玻璃基板、有机薄膜基板以 及预浸料的组中选择的一种物质或者它们中的两种以上的物质层叠起来而 成的构件的一个面或者两个面层压金属箔而得到的层叠体，在将从包括金属 基板、玻璃基板、有机薄膜基板以及预浸料的组中选择的一种物质或者它们中的两种以上的物质层叠起来而成的构件的一个面或者两个面层叠有机薄 膜和金属箔而得到的层叠体，以及在将从包括金属基板、玻璃基板、有机薄 膜基板以及预浸料的组中选择的一种物质或者它们中的两种以上的物质层 叠起来而成的构件的一个面或者两个面层压带载体金属箔的金属箔而得到 的层叠体。其中，从生产率以及简便性的观点出发，特别优选在预浸料的一 个面或者两个面层压金属箔而得到的层叠体，以及在预浸料的一个面或者两 个面层压带载体金属箔的金属箔而得到的层叠体。
[工序2]
在工序2中，在工序1中准备的第一中间层叠体的不成为产品的部分形成 从第一中间层叠体的表面至少到达载体基板(G)中的支承体(F)的孔(H)， 制作带有孔(H)的第二中间层叠体。在工序2中形成孔(H)的理由如下所 述。即，在工序2之后的工序3中，在带有孔(H)的第二中间层叠体上配置 绝缘材料(J)以及金属箔，一边对它们进行加热一边沿着它们的层叠方向 进行加压。由此，绝缘材料(J)进入孔(H)的内部，起到将载体基板(G) 和金属层(M)彼此固定的作用。其结果，剥离面处的剥离强度变强，因此， 在后述的工序4中的使用药液对胶渣等进行处理时，防止药液向剥离面的渗 入。
在本说明书中，“不成为产品的部分”是指，在用本实施方式的层叠体 制造半导体元件搭载用基板或者印刷线路板时被自层叠体切断除去的部分， 是不构成作为最终的产品的半导体元件搭载用基板以及印刷线路板的部分。
形成孔(H)的第一中间层叠体的不成为产品的部分，例如是第一中间 层叠体的外周部分(端部以及其周围)的局部或者全部，该部分与本实施方 式的层叠体的外周部分的局部或者全部相对应。例如，在层叠体的形状为方 形(例如矩形)的情况下，优选在层叠体的四角形成孔(H)。其原因在于， 药液更容易从载体基板(G)和金属层(M)之间的剥离强度容易变弱的层 叠体的四角渗入。
形成孔(H)的位置在第一中间层叠体的端部的周围的局部或者全部， 优选为与第一中间层叠体的端部之间的距离在50mm以内的位置，更优选为 与第一中间层叠体的端部之间的距离为0.1mm～30mm的位置，进一步优选 为与层叠体的端部之间的距离为1mm～10mm的位置。若形成孔(H)的位 置在层叠体的外周部分的局部或者全部与层叠体的端部之间的距离在50mm 以内的范围，则能够充分地防止在工序4中的药液处理时的药液的渗入。另 外，第一中间层叠体的大小只要是能够在上述的位置形成孔(H)的大小即 可，例如，在第一中间层叠体的平面形状(从层叠方向观察到的形状)为方 形(例如矩形)的情况下，优选为一边边长为100mm以上的方形，更优选为 一边边长为300mm～800mm的方形。另外，第二中间层叠体、第三中间层叠 体以及本实施方式的层叠体的大小也可以与第一中间层叠体的大小相同。
在此，在本说明书中“距离”是指将两点连结的最短的长度。例如，一 个第一(或者第二)中间层叠体的端部和一个孔(H)的端部之间的距离， 是以它们的端部间的长度成为最短的方式确定各个端部中的点(上述的中间 层叠体的端部中的点以及孔(H)的端部中的点这两点)，并连结这两点而得 到的直线的长度。
在本实施方式的层叠体的制造方法中，出于用于形成电路图案的曝光用 或者激光加工的对位的目的，也可以在工序3和工序4之间具有设置对位用的 孔(T)的工序。在该情况下，优选在对位用孔(T)的周围设置孔(H)。 更详细地说，除了在距对位用的孔(T)的端部的距离大于距层叠体的端部 的距离的位置设置的孔(H)之外，优选在距层叠体的端部的距离等于距对 位用的孔(T)的端部的距离的位置和/或距层叠体的端部的距离大于距对位用的孔(T)的端部的距离的位置设置孔(H)。更具体地说，在对位用的孔 (T)的周围设置的孔(H)的位置优选为与孔(T)的端部之间的距离在50mm 以内的位置，更优选为与孔(T)的端部之间的距离为0.1mm～30mm的位置， 进一步优选为与孔(T)的端部之间的距离为1mm～10mm的位置。若形成孔 (H)的位置为与孔(T)的端部之间的距离在50mm以内的位置，则能够更 充分地防止在工序4中的药液处理时由孔(T)导致的药液的渗入。
孔(H)的深度必须至少是孔(H)到达载体基板(G)中的支承体(F) 的深度。若孔(H)的深度到达载体基板(G)中的支承体(F)，则在工序3 中绝缘材料(J)进入孔(H)的内部，剥离面处的剥离强度变强。其结果， 能够充分地防止由剥离面导致的药液处理时的药液的渗入。即，孔(H)既 可以是贯穿第一(第二)中间层叠体的孔(通孔)，也可以是从第一(第二)层叠体表面到达支承体(F)的非通孔(切削孔)。
孔(H)的大小没有特别地限定，从第二中间层叠体表面观察到的孔(H) 的截面面积(即，与第二中间层叠体的层叠方向正交的任意的截面面积)优 选为0.002mm2以上8mm2以下，更优选为0.005mm2以上4mm2以下。若孔(H) 的截面面积为0.002mm2以上，则剥离面处的剥离强度变得更强，因此，能够 更充分地防止在工序4中的药液处理时的药液的渗入。另外，若其截面面积 为8mm2以下，则在从第三中间层叠体剥离载体基板(G)时，更不易发生所得到的层叠体表面的金属层(M)的剥离不均匀。
孔(H)的形状没有特别地限定，例如在从第二中间层叠体表面观察时 可以是圆形、椭圆形、正方形、长方形以及六边形等形状。另外，孔(H) 的与第二中间层叠体的层叠方向平行的截面的形状也没有特别地限定，例如 可以是正方形、长方形以及梯形等形状。
第二中间层叠体中的孔(H)的数量没有特别地限定，优选在100mm见 方的区域内存在三个以上，更优选在100mm见方的区域内存在五个以上。若 孔(H)在100mm见方的区域内存在三个以上，则剥离面处的剥离强度进一 步变强，因此，能够更充分地防止在工序4中的药液处理时的药液的渗入。
孔(H)的形成方法没有特别地限定，例如能够使用利用钻头进行开孔 加工的方法以及利用激光进行开孔的方法。特别地，使用能够进行指定了位 置坐标的开孔的NC钻孔机的开孔方法能够经济地制造具有细微的布线构造 的印刷线路板以及半导体元件搭载用基板，因此优选。
[工序3]
在工序3中，在工序2中制作的带有孔(H)的第二中间层叠体的形成有 孔(H)的表面上，自该表面侧按照绝缘材料(J)以及金属箔的顺序层叠配 置绝缘材料(J)以及金属箔，一边对它们进行加热一边沿着它们的层叠方 向进行加压，从而制作在孔(H)中填充有绝缘材料(J)的第三中间层叠体。 在工序3中，如上所述，绝缘材料(J)进入到孔(H)的内部，由此，剥离 面处的剥离强度变强。其结果，能够在后述的工序4的使用药液对胶渣等进 行处理时防止药液向剥离面的渗入。
绝缘材料(J)是在工序3的在加热温度下能够流动的绝缘材料，优选为 绝缘材料(S)中的除玻璃基板以外的绝缘材料。作为绝缘材料(J)，例如 可列举有机薄膜基板以及预浸料。其中，预浸料具有更高的刚性且绝缘可靠 性更高，能够更适当地调整填充于孔(H)后的载体基板(G)和金属层(M) 之间的界面处的剥离强度，因此优选。作为有机薄膜基板的有机薄膜的材质， 能够使用在能够作为绝缘材料(S)来使用的有机薄膜基板的部分叙述过的材质。作为能够作为绝缘材料(J)来使用的预浸料，能够使用能够作为上 述的支承体(F)来使用的预浸料。
绝缘材料(J)的厚度没有特别地限制，优选为5μm～200μm，更优选 为5μm～150μm。若绝缘材料(J)的厚度为5μm以上，则刚性以及绝缘可 靠性更高，若为200μm以下，则通过激光加工进行的非通孔(R)的形成以 及向非通孔(R)的金属的镀敷变得更容易且更经济。
金属箔的金属的种类没有特别地限定，例如能够使用从金、银、铜、铝、 以及由其中两种以上的金属构成的合金中选择的至少一种物质。其中，从热 膨张率、导电性以及经济性的观点出发，优选使用铜。
金属箔的厚度没有特别地限制，优选为1μm～70μm，更优选为1.5μ m～35μm。若金属箔的厚度为1μm以上，则处理更容易，若为70μm以下， 则更经济。
作为上述那样的金属箔，例如能够使用JX日矿日石金属(株)制的JDLC (产品名，12μm厚铜箔)和三井金属矿业(株)制的3EC－III(产品名， 18μ厚铜箔)等市面上出售的产品。另外，既可以在金属箔和绝缘材料(J) 之间设置粘接层，也可以使用带有粘接层的金属箔。粘接层的材质没有特别 地限定，能够使用丙烯酸系树脂、环氧系树脂、聚酰亚胺系树脂以及聚酯系 树脂。
加热以及加压处理的方法没有特别地限定，例如可列举真空(减压)热 压以及真空(减压)层压。其中，真空(减压)热压在作为绝缘材料(J) 而使用了预浸料时，粘接强度更高，因此优选。
加热温度没有特别地限定，优选为180℃～230℃，更优选为210℃～ 220℃。若加热温度为180℃～230℃，则带有孔(H)的第二中间层叠体、绝 缘材料(J)和金属箔更充分地粘接，向孔(H)中的绝缘材料(J)的填充 也更充分。
加压压力没有特别地限定，优选为1MPa～4MPa，更优选为2.5MPa～ 3.5MPa。若加压压力为1MPa～4MPa，则带有孔(H)的第二中间层叠体、 绝缘材料(J)和金属箔更充分地粘接，向孔(H)中的绝缘材料(J)的填 充也更充分。
加热以及加压处理的时间没有特别地限定，优选为60分钟～300分钟， 更优选为120分钟～180分钟。若加热以及加压处理的时间为60分钟～300分 钟，则带有孔(H)的第二中间层叠体、绝缘材料(J)和金属箔更充分地粘 接，向孔(H)中的绝缘材料(J)的填充也更充分。
[工序4]
工序4是使用药液对在孔(H)中填充有绝缘材料(J)的第三中间层叠 体进行处理的工序。作为使用药液进行处理的工序，没有特别地限定，例如 可列举上述的工序4a，工序4b以及工序4c。以下，针对工序4a，工序4b以及 工序4c更详细地进行说明。
工序4a是对经工序3得到的在孔(H)中填充有绝缘材料(J)的第三中 间层叠体或者在后面详细叙述的工序A(其中，比工序3靠后的工序A)进一 步层叠金属箔得到的在孔(H)中填充有绝缘材料(J)的第三中间层叠体， 除去在利用激光加工形成了非通孔(R)时产生的胶渣的工序。工序4a中的 “使用药液的处理”是指，将在形成了非通孔(R)时产生的、附着于第三 中间层叠体的树脂等胶渣除去的处理(除胶渣处理)。
作为利用激光加工来形成非通孔(R)的方法没有特别地限定，例如能 够使用利用二氧化碳激光的加工方法以及利用UV激光的加工方法等，在通 常的多层印刷线路板的制造中进行的加工方法。非通孔(R)的形状没有特 别地限定，例如在从第三中间层叠体表面观察时可以是圆形以及椭圆形等通 常在多层印刷线路板的制造中形成的形状。另外，非通孔(R)的与第三中 间层叠体的层叠方向平行的截面的形状也没有特别地限定，例如可以是正方 形、长方形以及梯形等通常在多层印刷线路板的制造中形成的形状。
非通孔(R)的大小没有特别地限定，例如，从第三中间层叠体表面观 察到的孔(R)的截面面积(即，与第三中间层叠体的层叠方向正交的任意 的截面面积)可以为0.0003mm2～3mm2这样通常在多层印刷线路板的制造中 形成的大小。非通孔(R)的深度也没有特别地限定，例如可以为5μm～200 μm这样通常在多层印刷线路板的制造中形成的深度。
除胶渣处理的方法以及除胶渣处理所使用的药液的种类没有特别地限 定，可以是在通常的多层印刷线路板的制造中的除胶渣处理的方法以及药 液。例如，作为除胶渣处理的方法，例如可列举利用溶胀液的处理、利用除 胶渣液的处理以及利用中和液的处理。另外，除胶渣处理所使用的药液可以 是市面上出售的产品。
另外，除胶渣处理的条件可根据在层叠体中使用的绝缘材料的种类、药 液的种类以及药液的浓度适当地选择。作为上述这样的除胶渣处理的方法， 例如可以是如下方法：将第三中间层叠体在65℃的奥野制药工业(株)制的 除胶渣用溶胀液(产品名“PTH－B103”)中浸渍5分钟，然后将其在80℃的 奥野制药工业(株)制的除胶渣处理液(产品名“PTH1200”以及 “PTH1200NA”)中浸渍8分钟，最后将其在45℃的奥野制药工业(株)制 的除胶渣用中和液(产品名“PTH－B303”)中浸渍5分钟。
工序4b是对在工序3或者在后面详细叙述的工序A(其中，比工序3靠后 的工序A)中形成的金属箔的表面实施镀敷的工序。即，工序4b中的“使用 药液进行的处理”是指对金属箔的表面实施镀敷的处理。作为对金属箔的表 面实施镀敷的处理没有特别地限定，可以是通常在多层印刷线路板的制造中 进行的镀铜处理，优选为镀铜处理。镀敷处理的方法以及镀敷处理所使用的 药液的种类没有特别地限定，可以是在通常的多层印刷线路板的制造中的镀 敷处理的方法以及药液。例如，作为镀铜处理的方法，可列举利用脱脂液的 处理，利用软蚀刻溶液的处理，利用酸洗、预浸溶液的处理，利用催化液的 处理，利用加速剂溶液的处理，利用化学铜液的处理，酸洗以及浸渍在硫酸 铜溶液中并通入电流的处理。镀敷处理所使用的药液可以是市面上出售的产 品。
另外，镀敷处理的条件可根据在层叠体中使用的绝缘材料的种类、药液 的种类、药液的浓度适当地选择。作为上述这样的镀敷处理的方法，例如， 可以是下述的方法。即，作为前处理，将第三中间层叠体在65℃的作为调节 溶液的奥野制药工业(株)制的OPC－B41コンディクリーン(产品名)中 浸渍5分钟，之后，利用自来水进行水洗，然后，将其在25℃的三菱气体化 学(株)制的蚀刻剂即NPE－300(产品名)中浸渍1分钟，之后，利用自来 水进行水洗。接着，将该水洗后的第三中间层叠体在25℃的50％硫酸中浸渍 3分钟，之后，利用自来水进行水洗，然后，将其在25℃的作为预浸液的奥 野制药工业(株)制的OPC－SALM(产品名)中浸渍2分钟，之后，利用自 来水进行水洗。然后，将该水洗后的第三中间层叠体在25℃的作为催化液的 奥野制药工业(株)制的OPC－80催化剂M(产品名)中浸渍6分钟，之后，利用自来水进行水洗，然后，将其在28℃的作为活化剂的奥野制药工业(株) 制的OPC－500加速剂MX(产品名)中浸渍8分钟，之后，利用自来水进行 水洗。之后，作为化学镀铜浴处理，将水洗后的第三中间层叠体在32℃的奥 野制药工业(株)制的化学镀铜液即ATSアドカッパーIW(产品名)中浸渍 10分钟，然后，将其在20℃的50％硫酸中浸渍2分钟，之后，利用自来水进 行水洗，最终，一边向22℃的奥野制药工业(株)制的硫酸铜添加液即トッ プルチナSF(产品名)通入2A/dm2的电流一边将其浸渍46分钟的方法。
工序4c是利用减成法用在工序3或者后面详细叙述的工序A(其中，比工 序3靠后的工序A)中形成的金属箔形成电路图案的工序。利用减成法用金属 箔形成电路图案的方法没有特别地限定，可以是通常在多层印刷线路板的制 造中进行的方法。例如，利用减成法的用铜箔的电路图案的形成能够通过如 下方式进行。首先，使用メック(株)制的CZ－8100(产品名)等的过硫酸 系的软蚀刻溶液，对铜箔表面蚀刻(粗化处理)1μm～2μm，然后，在温 度110±10℃、压力0.50±0.02MPa的条件下在该铜箔表面层压干薄膜(日立 化成制的RD－1225)。接着，使用掩模曝光机以对位用的孔(T)为基准进 行曝光，利用1％碳酸钠水溶液对干薄膜抗蚀剂进行显影，然后，利用氯化 铜水溶液将未被抗蚀涂层覆盖的部分的铜箔除去，最终利用胺系的抗蚀剂剥 离液将干薄膜抗蚀剂剥离，从而形成电路图案。作为工序4b中的使用药液的 处理，例如可列举利用软蚀刻溶液的粗化处理，利用氯化铜水溶液的铜的除 去，以及利用胺系抗蚀剂剥离液的处理。
[工序5]
工序5是从第三中间层叠体除去载体基板(G)的工序。除去载体基板(G) 的方法没有特别地限定，例如能够通过人工或者机械从第三中间层叠体剥离 载体基板(G)，从而将其除去。
[工序A]
工序A是在任一中间层叠体或者层叠体上按照绝缘材料(K)以及金属 箔的顺序层叠配置绝缘材料(K)以及金属箔，一边对它们进行加热一边沿 着它们的层叠方向进行加压，将绝缘材料(K)以及金属箔粘接于中间层叠 体或者层叠体的工序。在本实施方式的层叠体的制造方法中，能够在上述的 工序1～4之间、工序4之后(其中不具有工序5的情况)或者在工序4和工序5 之间具有工序A。例如，在层叠体的制造方法中，能够在工序和工序2之间和 /或在工序4之后具有工序A。能够在工序A中使用的绝缘材料(K)没有特别 地限定，例如，能够使用与工序3中的绝缘材料(J)相同的材料，其中，优 选预浸料。对于能够在工序A中使用的属箔，与在上述的工序3中说明的金属 箔相同即可。工序A中的加热以及加压处理的方法、加热温度、加压压力以 及加热及加压处理的时间没有特别地限定，例如可以是上述的工序3中的加 热以及加压处理的方法、加热温度、加压压力以及加热及加压处理的时间。
[工序B]
工序B是在任一中间层叠体或者层叠体表面的金属层(M)上实施图案 镀敷来形成电路图案的工序。在本实施方式的层叠体的制造方法中，能够在 上述的工序1～3之间具有工序B，例如能够在工序2和工序3之间具有工序B。 实施图案镀敷来形成电路图案的方法没有特别地限定，能够使用通常在多层 印刷线路板的制造中进行的方法。例如可以是，在温度110±10℃、压力0.50 ±0.02MPa的条件下层压干薄膜(日立化成制的RD－1225(产品名))，接着， 使用掩模曝光机以对位用的孔(T)为基准进行曝光，利用1％碳酸钠水溶液 对干薄膜抗蚀剂进行显影，之后，利用电解镀铜等使铜在未被抗蚀层覆盖的 金属层(M)上析出，最终利用胺系的抗蚀剂剥离液将干薄膜抗蚀剂剥离的 方法。
[工序C]
工序C是利用减成法用任一中间层叠体所具有的金属箔来形成电路图案 的工序。在本实施方式的层叠体的制造方法中，能够在上述的工序1～3之间 具有工序C，例如能够在工序2和工序3之间具有工序C。利用减成法用金属 箔来形成电路图案的方法没有特别地限定，与上述的处理4c相同地，能够使 用通常在多层印刷线路板的制造中进行的方法。
[具有积层结构的层叠体]
本实施方式的具有积层结构的层叠体是通过具有一个或者两个以上如 下工序的制造方法制造出的，即，在本实施方式的层叠体的一个面或者两个 面进一步层叠配置金属箔以及绝缘材料，一边对它们进行加热一边沿着它们 的层叠方向进行加压。即，能够通过至少反复执行1次以上的上述工序，来 制作具有积层结构的层叠体。金属箔以及绝缘材料的层叠的顺序没有特别地 限定。能够在制造具有积层结构的层叠体时使用的绝缘材料没有特别地限 定，例如可以是工序3的绝缘材料(J)，优选为预浸料。另外，金属箔也没 有特别地限定，例如可以是在工序3的部分说明的金属箔。在制造具有积层 结构的层叠体时的加热以及加压处理的方法、加热温度、加压压力以及加热 及加压处理的时间没有特别地限定，例如可以是上述的工序3的加热以及加 压处理的方法、加热温度、加压压力以及加热及加压处理的时间。
[半导体元件搭载用基板]
本实施方式的半导体元件搭载用基板是通过具有如下工序的制造方法 制作出的，即，进一步利用减成法在本实施方式的层叠体的外层形成电路图 案的工序。电路图案既可以仅形成在层叠体的一个面，也可以形成在两个面。 利用减成法形成电路图案的方法没有特别地限定，与上述的工序4c相同地， 可以是在通常的多层印刷线路板的制造中进行的方法。
本实施方式的层叠体通过在到达载体基板(G)中的支承体(F)的孔 (H)中填充有绝缘材料(J)而成为外观不良较少且金属层(M)的厚度更 均匀的层叠体。通过使用该层叠体，薄型的印刷线路板以及半导体元件搭载 用基板的生产率好于现有技术。
实施例
以下，示出实施例、比较例，进一步详细地说明本发明，但本发明并不 被这些实施例所限定。
实施例1
首先，如下所述那样制作出图1的(1)中示出的、在载体基板(G)10 的两个面形成有金属层(M)3的第一中间层叠体(工序1)。准备由通过使 双马来酰亚胺三嗪树脂(BT树脂)含浸于玻璃纤维布(玻璃纤维)而B阶化 的预浸料(厚度为0.100mm：三菱气体化学制，产品名“GHPL－830NS ST56”)形成的支承体(F)1。在其两个面配置如下带载体铜箔的铜箔，该带载体铜箔的铜箔具有载体铜箔(厚度为18μm)2和薄铜箔(厚度为5μm) 3，且将该载体铜箔2和薄铜箔3层叠起来，载体铜箔2和薄铜箔3之间的界面 的剥离强度为5N/m，该带载体铜箔的铜箔(三井金属矿业(株)制，产品名 “MT18Ex”，带18μm载体铜箔的5μm薄铜箔。从多个带载体铜箔的铜箔中 选择出剥离强度为5N/m的带载体铜箔的铜箔。)以薄铜箔3的粗糙面朝向外侧 (即，粗糙面的相反面朝向支承体(F)侧)的方式配置。接着，在真空(减 压)下，在加热温度为220℃、向层叠方向的压制压力为3MPa的条件下对支 承体(F)1和带载体铜箔的铜箔实施120分钟的压制处理，制作出具有载体 基板(G)10和由形成在载体基板(G)的两个面的薄铜箔构成的金属层(M) 3的第一中间层叠体。制作出的第一中间层叠体的平面形状为矩形，其尺寸 为514mm×409mm。
然后，作为工序2，使用钻头在第一中间层叠体的在工序4的使用药液进 行处理时容易在载体基板(G)10和金属层(M)3之间的界面处发生剥离的 四角设置直径为0.30mm、截面面积为0.071mm2的贯穿的孔(H)7，得到第 二中间层叠体(图1的(2))。孔(H)7的数量在每一个角处有五个，共计有 20个。孔(H)7的位置为与第二中间层叠体的端部之间的距离为4mm的位置， 相邻的孔(H)7之间的间隔为30mm。
接着，如图1的(3)所示，将通过使双马来酰亚胺三嗪树脂(BT树脂) 含浸于玻璃纤维布而B阶化的预浸料5(厚度为0.080mm：三菱气体化学制， 产品名“GHPL－830NS SH65”)和厚度为12μm的铜箔6(JX日矿日石金 属(株)制电解铜箔，厚度为12μm，产品名“JDLC”)配置在形成有孔(H) 7的第二中间层叠体的两个面，在真空(减压)下，在加热温度为220℃、向层叠方向的压制压力为3MPa的条件下实施120分钟的压制处理，得到第三中 间层叠体(工序3)。
然后，为了对在对在工序3中得到的第三中间层叠体实施使用药液的处 理时有无药液向载体基板(G)和金属层(M)之间的界面(剥离面)的渗 入以及渗入程度进行确认，对第三中间层叠体进行了除胶渣处理(工序4)。 具体地说，首先，将第三中间层叠体在65℃的奥野制药工业(株)制的除胶 渣用溶胀液(产品名“PTH－B103”)中浸渍5分钟使其溶胀，之后，将其在 80℃的奥野制药工业(株)制的除胶渣处理液(产品名“PTH1200”以及产 品名“PTH1200NA”)中浸渍8分钟，最后将其在45℃的奥野制药工业(株) 制的除胶渣用中和液(产品名“PTH－B303”)中浸渍5分钟。
最后，如图1的(4)所示，在载体基板(G)10和金属层(M)3之间的 界面(剥离面)处，从除胶渣处理后的第三中间层叠体剥离载体基板(G) 10(工序5)，得到层叠体9，并且通过目视对该剥离面处有无药液的渗入进 行了确认。目视检查的结果，如图2所示，能够看到层叠体9的剥离面处的药 液的渗入处在与层叠体9的端部之间的距离最大为5mm的范围。另外，在图2 中，在用箭头表示的部分形成有孔(H)。另外，从端部开始对层叠体9进行 研磨直至孔(H)7的截面出现为止，利用显微镜观察层叠体9的截面，结果 可知，在孔(H)7中填充有预浸料。
[比较例1]
除了未经由工序2以外，与实施例1同样地制作层叠体，通过目视对剥离 面处有无药液的渗入进行了确认。目视检查的结果，在层叠体的剥离面，药 液渗入至距层叠体的端部50mm的范围(图4参照)。
由实施例1和比较例1的结果的对比可知，在层叠体的作为不成为产品的 部分的外周部分且是与层叠体的端部之间的距离在50mm以内的范围，形成 至到达载体基板(G)中的支承体(F)即预浸料的孔(H)，并在该孔(H) 中填充作为绝缘材料(J)的预浸料，由此，能够制作抑制了药液的渗入的 层叠体。即可知，与在比较例1中得到的层叠体相比，在实施例1中得到的层 叠体外观良好。层叠体的外观不良的部分无法作为印刷线路板以及半导体元件搭载用基板来使用，必须切断除去。因而可知，与在比较例1中得到的层 叠体相比，在实施例1中得到的层叠体能够增多每一张印刷线路板以及半导 体元件搭载用基板的生产量，因此生产率优异。
[实施例2]
首先，如图5的(1)所示，准备由通过使双马来酰亚胺三嗪树脂(BT 树脂)含浸于玻璃纤维布而B阶化的预浸料(厚度为0.100mm：三菱气体化 学制，产品名“GHPL－830NSST56”)形成的支承体(F)1。在其两个面 配置如下带载体铜箔的铜箔，该带载体铜箔的铜箔具有载体铜箔(厚度为18 μm)2和薄铜箔(厚度为5μm)3，且将该载体铜箔2和薄铜箔3层叠起来， 载体铜箔2和薄铜箔3之间的界面的剥离强度为5N/m，该带载体铜箔的铜箔 (三井金属矿业(株)制，产品名“MT18Ex”，带18μm载体铜箔的5μm薄 铜箔。从多个带载体铜箔的铜箔中选择出剥离强度为5N/m的带载体铜箔的铜 箔。)以薄铜箔3的粗糙面朝向外侧(即，粗糙面的相反面朝向支承体(F) 侧)的方式配置。接着，在真空(减压)下，在加热温度为220℃、向层叠 方向的压制压力为3MPa的条件下对支承体(F)1和带载体铜箔的铜箔实施 120分钟的压制处理，制作出具有载体基板(G)10和由形成在载体基板(G) 的两个面的薄铜箔构成的金属层(M)3的第一中间层叠体。制作出的第一 中间层叠体的平面形状为矩形，其尺寸为514mm×409mm。
接着，如图5的(2)所示，使用钻头在第一中间层叠体的四角和在工序 3之后设置的对位用的孔(T)11的周围设置直径为0.300mm、截面面积为 0.071mm2的贯穿的孔(H)7，得到第二中间层叠体(工序2)。在孔(H)7 的配置以及数量中，在第二中间层叠体的四角中，在与第二中间层叠体的端 部之间的距离为5mm的位置，在每一个角设置了五个孔(H)7，合计设置了 20个孔(H)7。相邻的孔(H)7之间的间隔为30mm。另外，在工序3之后 设置的对位用的孔(T)11的周围，在与对位用的孔(T)11的端部之间的距 离为5mm或者7mm的位置设置了八个孔(H)7。相邻的孔(H)7之间的间 隔为5mm。在对位用的孔(T)11的周围的开孔中使用了能够进行指定了位 置坐标的开孔的NC钻孔机。
接着，作为工序B，如图5的(3)所示，在第一中间层叠体的表面上层 压感光性干薄膜抗蚀剂(日立化成(株)制，产品名“RD－1225”)，之后， 沿着规定的电路图案进行曝光并进行显影处理，形成了抗蚀层。然后，进行 电解镀铜处理，使铜在未被抗蚀层覆盖的金属层(M)上析出，从而形成了 电路图案4。接着，使用抗蚀剂剥离液将抗蚀剂剥离。接着，为了提高电路 图案4和在后述的工序3中层叠的预浸料之间的粘接强度，使用三菱气体化学 (株)制的蚀刻剂(产品名“クリーンエッチEMR－5000”)进行电路图案4 的表面的粗化处理。通过如此，得到第二中间层叠体。
然后，作为工序3，将通过使双马来酰亚胺三嗪树脂(BT树脂)含浸于 玻璃纤维布而B阶化的预浸料5(厚度为0.080mm：三菱气体化学制，产品名 “GHPL－830NS SH65”)和厚度为12μm的铜箔6(JX日矿日石金属(株) 制电解铜箔，厚度为12μm，产品名“JDLC”)配置在形成有孔(H)7的第 二中间层叠体的两个面，在真空(减压)下，在加热温度为220℃、向层叠方向的压制压力为3MPa的条件下实施120分钟的压制处理，得到第三中间层 叠体(参照图5的(4))。
然后，如图5的(5)所示，使用X射线开孔装置，形成了对位用的孔(T) 11(圆形，直径为2.0mm)。接着，如图5的(6)所示，在第三中间层叠体的 表面层压了感光性干薄膜抗蚀剂(日立化成(株)制，产品名“RD－1225”)。 然后，对照对位用的孔(T)11，沿着规定的电路图案进行曝光，之后，利 用1％的碳酸钠水溶液进行显影处理，形成了抗蚀涂层。然后，利用氯化铜 水溶液将未被抗蚀涂层覆盖的部分的铜箔6除去，然后，利用抗蚀剂剥离液 将抗蚀涂层剥离，在第三中间层叠体表面用铜箔6形成了电路图案(工序4c)。
接着，为了对实施使用药液的处理时有无药液向载体基板(G)10和金 属层(M)3之间的界面(剥离面)的渗入以及渗入程度进行确认，对经由 工序4c的第三中间层叠体进行了除胶渣处理(工序4)。具体地说，首先，将 该第三中间层叠体在65℃的奥野制药工业(株)制的除胶渣用溶胀液(产品 名“PTH－B103”)中浸渍5分钟使其溶胀，之后，将其在80℃的奥野制药工 业株)制的除胶渣处理液(产品名“PTH1200”以及产品名“PTH1200NA”) 中浸渍8分钟，最后将其在45℃的奥野制药工业(株)制的除胶渣用中和液 (产品名“PTH－B303”)中浸渍5分钟。
最后，如图5的(7)所示，在载体基板(G)10和金属层(M)3之间的 界面(剥离面)处，从除胶渣处理后的第三中间层叠体剥离载体基板(G) 10(工序5)，得到层叠体，并且通过目视对该剥离面处有无药液的渗入进行 了确认。目视检查的结果，如图6所示，能够看到层叠体9的剥离面处的药液 的渗入处在与对位用的孔(H)11的端部之间的距离最大为2mm的范围。另 外，在图6中，在用箭头表示的部分形成有孔(H)。另外，与实施例1相同地， 能够看到层叠体9的剥离面处的药液的渗入处在与层叠体9的端部之间的距 离最大为5mm的范围(未图示)。并且，从端部开始对层叠体9进行研磨直至 孔(H)7的截面出现为止，利用显微镜观察层叠体9的截面，结果可知，在 孔(H)7中填充有预浸料。
[实施例3]
除了在与对位用的孔(T)11的端部之间的距离为2mm或者3mm的位置 形成了八个对位用的孔(T)11的周围的孔(H)7以外，与实施例2相同地制 作层叠体，通过目视对剥离面处有无药液的渗入进行了确认。目视检查的结 果，能够看到层叠体9的剥离面处的药液的渗入处在与对位用的孔(T)7的 端部之间的距离最大为2mm的范围(图7参照)。另外，在图7中，在用箭头 表示的部分形成有孔(H)。另外，与实施例1相同地，能够看到层叠体9的剥 离面处的药液的渗入处在与层叠体9的端部之间的距离最大为5mm的范围 (未图示)。并且，从层叠体9的端部开始进行研磨直至孔(H)7的截面出现 为止，利用显微镜观察层叠体9的截面，结果可知，在孔(H)7中填充有预 浸料。
[比较例2]
除了未经由工序2以外，与实施例2相同地制作层叠体，通过目视对剥离面处有无药液的渗入进行了确认。目视检查的结果，在层叠体的剥离面，药液渗入至距对位用的孔(T)30mm的范围(参照图9)。另外，药液渗入至距 层叠体的端部50mm的范围(未图示)。
由实施例2、实施例3和比较例2的结果对比可知，在出于形成电路图案 的目的而在工序3之后设置的对位用的孔(T)的周围设置孔(H)，并在该 孔(H)中填充作为绝缘材料(J)的预浸料，由此，能够制作出还在孔(T) 的周围抑制了药液渗入的层叠体。即可知，与在比较例2中得到的层叠体相 比，在实施例2以及实施例3中得到的层叠体外观良好。可知与在比较例2中 得到的层叠体相比，在实施例2以及实施例3中得到的层叠体能够增多每一张印刷线路板以及半导体元件搭载用基板的生产量，因此生产率优异。
本申请基于2014年7月18日申请的日本专利申请(特愿2014－147703)， 在这里援引了该日本专利申请的内容。
产业上的可利用性
采用本发明，能够提供一种层叠体、用该层叠体制作的半导体元件搭载 用基板以及它们的制造方法，该层叠体是通过如下方式制作的，即，在具有 载体基板和在该载体基板上形成的能够剥离的金属层的中间层叠体上层叠 金属箔以及绝缘材料，根据需要最后将载体基板除去，该层叠体能够抑制药 液向载体基板和能够剥离的金属层之间的界面的渗入。由此，在上述这样的 领域中具有产业上的可利用性。
附图标记的说明
1…支承体(F)、2…载体铜箔、3…薄铜箔(金属层(M))、4…电路图 案、5…预浸料、6…铜箔、7…孔(H)、9…层叠体、10…载体基板(G)、 11…对位用的孔(T)。

Claims (21)

1.一种层叠体的制造方法，其中，该制造方法至少具有如下工序：
准备第一中间层叠体的工序，该第一中间层叠体具有载体基板和金属层，该载体基板在内部含有支承体，该金属层形成在该载体基板的至少一个面且能够剥离；
通过在所述第一中间层叠体的不成为产品的部分形成从所述第一中间层叠体的表面至少到达所述载体基板中的所述支承体的第一孔，制作带有所述第一孔的第二中间层叠体的工序；
在所述第二中间层叠体的形成有所述第一孔的所述表面上，自所述表面侧按照绝缘材料和金属箔的顺序层叠配置绝缘材料以及金属箔，一边对所述第二中间层叠体、所述绝缘材料以及所述金属箔进行加热一边沿着它们的层叠方向进行加压，从而制作在所述第一孔中填充有所述绝缘材料且所述金属层的端部和所述载体基板的端部暴露的第三中间层叠体的工序；以及
使用药液对所述第三中间层叠体进行处理的工序，
在使用所述药液进行处理的工序中，所述第三中间层叠体中的所述金属层和所述载体基板与所述药液接触。
2.根据权利要求1所述的层叠体的制造方法，其中，
所述第一孔的端部与所述层叠体的端部之间的距离在50mm以内。
3.根据权利要求1或2所述的层叠体的制造方法，其中，
在制作所述第三中间层叠体的工序和使用所述药液进行处理的工序之间具有设置对位用的第二孔的工序，且在制作所述第二中间层叠体的工序中，至少在距所述第二孔的端部的距离大于距所述层叠体的端部的距离的位置，以及距所述第二孔的端部的距离和距所述层叠体的端部的距离相等的位置和/或距所述层叠体的端部的距离大于距所述第二孔的端部的距离的位置设置所述第一孔。
4.根据权利要求3所述的层叠体的制造方法，其中，
在距所述第二孔的端部的距离和距所述层叠体的端部的距离相等的位置和/或距所述层叠体的端部的距离大于距所述第二孔的端部的距离的位置设置的所述第一孔的端部与所述第二孔的所述端部之间的距离在50mm以内。
5.根据权利要求1或2所述的层叠体的制造方法，其中，
该制造方法还具有在使用所述药液进行处理的工序之后从所述第三中间层叠体除去所述载体基板的工序。
6.根据权利要求1或2所述的层叠体的制造方法，其中，
所述第一孔的截面面积为0.002mm2以上8mm2以下，且所述第一孔的数量为在100mm见方的区域内存在三个以上。
7.根据权利要求1或2所述的层叠体的制造方法，其中，
所述载体基板的厚度为30μm～250μm。
8.根据权利要求1或2所述的层叠体的制造方法，其中，
所述金属层的厚度为20μm以下。
9.根据权利要求1或2所述的层叠体的制造方法，其中，
所述载体基板和所述金属层之间的界面的剥离强度为1N/m～50N/m。
10.根据权利要求1或2所述的层叠体的制造方法，其中，
使用所述药液进行处理的工序是将在利用激光加工形成了非通孔时产生的胶渣除去的工序。
11.根据权利要求1或2所述的层叠体的制造方法，其中，
使用所述药液进行处理的工序是对所述金属箔的表面实施镀敷的工序。
12.根据权利要求1或2所述的层叠体的制造方法，其中，
使用所述药液进行处理的工序是利用减成法用所述金属箔形成电路图案的工序。
13.根据权利要求1或2所述的层叠体的制造方法，其中，
所述第一中间层叠体是通过在所述支承体的一个面或者两个面层叠具有载体金属箔和比所述载体金属箔薄的金属箔的带载体金属箔的金属箔而制作成的层叠体。
14.根据权利要求13所述的层叠体的制造方法，其中，
所述带载体金属箔的金属箔中的金属箔的厚度为5μm以下。
15.根据权利要求13所述的层叠体的制造方法，其中，
所述带载体金属箔的金属箔是具有载体铜箔和比所述载体铜箔薄的铜箔的带载体铜箔的铜箔。
16.根据权利要求1或2所述的层叠体的制造方法，其中，
所述支承体的厚度为5μm～200μm。
17.根据权利要求1或2所述的层叠体的制造方法，其中，
所述支承体为绝缘材料。
18.根据权利要求1或2所述的层叠体的制造方法，其中，
所述绝缘材料为预浸料。
19.根据权利要求1或2所述的层叠体的制造方法，其中，
所述金属箔是铜箔。
20.一种具有积层结构的层叠体的制造方法，其中，
该制造方法具有一个或者两个以上如下工序：
在通过权利要求1～19中任一项所述的层叠体的制造方法得到的层叠体的一个面或者两个面层叠配置金属箔以及绝缘材料，一边对所述层叠体、所述金属箔以及所述绝缘材料进行加热一边沿着它们的层叠方向进行加压的工序。
21.一种半导体元件搭载用基板的制造方法，其中，
该制造方法具有如下工序：
利用减成法在通过权利要求1～19中任一项所述的层叠体的制造方法得到的层叠体的外层形成电路图案的工序，或者，利用减成法在通过权利要求20所述的具有积层结构的层叠体的制造方法得到的具有积层结构的层叠体的外层形成电路图案的工序。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6236119B2 (ja) * 2015-06-24 2017-11-22 Ｊｘ金属株式会社 キャリア付銅箔、積層体、積層体の製造方法、プリント配線板の製造方法及び電子機器の製造方法
EP3419402B1 (en) * 2016-02-17 2021-10-27 Fuji Corporation Work apparatus and production line
US10716217B2 (en) 2016-09-15 2020-07-14 Advanced Copper Foil Inc. Poly-based burr suppressor
US11081367B2 (en) 2017-04-27 2021-08-03 Mitsubishi Gas Chemical Company, Inc. Support and method for producing semiconductor device-mounting substrate using the same
CN107353841A (zh) * 2017-08-14 2017-11-17 东莞市哲华电子有限公司 一种Mylar片的低成本生产工艺
JP7435444B2 (ja) * 2018-07-18 2024-02-21 株式会社レゾナック 銅張積層板、プリント配線板、半導体パッケージ及び銅張積層板の製造方法
CN111354650A (zh) * 2018-12-21 2020-06-30 深南电路股份有限公司 一种埋入式元件电路板及其制作方法
CN113192896A (zh) * 2020-01-14 2021-07-30 何崇文 芯片封装结构及其制作方法
CN117457618B (zh) * 2023-12-25 2024-04-09 长电集成电路(绍兴)有限公司 芯片封装结构及芯片封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW428877U (en) * 1996-07-05 2001-04-01 Haisoole Kk An electronic circuit board
JP2007214427A (ja) * 2006-02-10 2007-08-23 Shinko Electric Ind Co Ltd 配線基板の製造方法
CN102548199A (zh) * 2011-12-29 2012-07-04 广东生益科技股份有限公司 电路基板及其制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1222574A (en) 1982-03-04 1987-06-02 Economics Laboratory, Inc. Method and apparatus for manufacturing multi layer printed circuit boards
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
KR100346400B1 (ko) * 1999-12-16 2002-08-01 엘지전자주식회사 다층 인쇄회로기판 및 그 제조방법
WO2004034759A1 (ja) * 2002-10-08 2004-04-22 Dai Nippon Printing Co., Ltd. 部品内蔵配線板、部品内蔵配線板の製造方法
WO2005029933A1 (ja) 2003-09-18 2005-03-31 Mitsubishi Denki Kabushiki Kaisha 多層プリント配線板およびその製造方法
JP5236379B2 (ja) * 2007-08-24 2013-07-17 日本特殊陶業株式会社 Ｉｃ検査装置用基板及びその製造方法
JP5047906B2 (ja) 2008-08-27 2012-10-10 京セラＳｌｃテクノロジー株式会社 配線基板の製造方法
TWI400025B (zh) 2009-12-29 2013-06-21 Subtron Technology Co Ltd 線路基板及其製作方法
US8510936B2 (en) 2009-12-29 2013-08-20 Subtron Technology Co., Ltd. Manufacturing method of package carrier
JP5302920B2 (ja) 2010-03-12 2013-10-02 日本特殊陶業株式会社 多層配線基板の製造方法
CN102194703A (zh) 2010-03-16 2011-09-21 旭德科技股份有限公司 线路基板及其制作方法
US20110253439A1 (en) 2010-04-20 2011-10-20 Subtron Technology Co. Ltd. Circuit substrate and manufacturing method thereof
JP5896200B2 (ja) * 2010-09-29 2016-03-30 日立化成株式会社 半導体素子搭載用パッケージ基板の製造方法
JP2012109430A (ja) 2010-11-18 2012-06-07 Toppan Printing Co Ltd 配線基板の製造方法および電子部品実装構造体の製造方法
KR101894117B1 (ko) * 2011-03-29 2018-08-31 미츠비시 가스 가가쿠 가부시키가이샤 프리프레그, 및 금속박 피복 적층판, 그리고 프린트 배선판
JP6103486B2 (ja) * 2011-11-07 2017-03-29 三菱瓦斯化学株式会社 樹脂組成物、これを用いたプリプレグ及び積層板
JP5955050B2 (ja) 2012-03-26 2016-07-20 京セラ株式会社 配線基板の製造方法
JP6318690B2 (ja) * 2013-02-21 2018-05-09 味の素株式会社 部品内蔵回路板の製造方法、および半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW428877U (en) * 1996-07-05 2001-04-01 Haisoole Kk An electronic circuit board
JP2007214427A (ja) * 2006-02-10 2007-08-23 Shinko Electric Ind Co Ltd 配線基板の製造方法
CN102548199A (zh) * 2011-12-29 2012-07-04 广东生益科技股份有限公司 电路基板及其制作方法

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